JP5665745B2 - 電子デバイス用エピタキシャル基板およびその製造方法 - Google Patents

電子デバイス用エピタキシャル基板およびその製造方法 Download PDF

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Description

本発明は、電子デバイス用エピタキシャル基板およびその製造方法に関し、特に、横方向を電流導通方向とするHEMT用エピタキシャル基板およびその製造方法に関する。
近年、IC用デバイス等の高速化に伴い、高速の電界効果トランジスタ(FET: Field effect transistor)として、高電子移動度トランジスタ(HEMT: High electron mobility transistor)が広く用いられるようになっている。このような電界効果型のトランジスタは、例えば図１に模式的に示されるように、絶縁性基板２１上にチャネル層２２および電子供給層２３を積層し、この電子供給層２３の表面にソース電極２４、ドレイン電極２５およびゲート電極２６を配設することにより形成されるのが一般的である。デバイスの動作時には、ソース電極２４、電子供給層２３、チャネル層２２、電子供給層２３およびドレイン電極２５の順に電子が移動して横方向を主電流導通方向とし、この横方向の電子の移動は、ゲート電極２６に印加される電圧により制御される。HEMTにおいて、バンドギャップの異なる電子供給層２３およびチャネル層２２の接合界面に生じる電子は、通常の半導体内と比較して高速で移動することができる。
このような電界効果型のトランジスタのエピタキシャル基板としては、半導体基板上にIII族窒化物積層体をエピタキシャル成長させたものを用いるのが一般的であり、この半導体基板の例として、特許文献１には、デバイスの性能を劣化させる基板損失の低減を目的として、1×102Ω・cmを超える抵抗値を有するSi基板を用いることが記載されている。
このように、従来は抵抗値の高いSi基板を用いることが望ましいとされてきたが、一般に、所定の抵抗値を有するSi基板上に、抵抗値の異なる層をエピタキシャル成長させると、これらSi基板と層との間に格子定数の不整合が生じ、歪みを緩和するために反りが発生することが知られている。このように反りが生じたエピタキシャル基板にパターンを形成する際、通常、エピタキシャル基板の裏面を真空吸着して、エピタキシャル基板表面の高さを一定にするが、基板の断面で見たときに、上述した反りの形状が均一でない場合、真空吸着を良好に行うことができないという問題があった。特に、高抵抗のSi基板は、不純物含有量が少ないため、剛性が低くて変形し易く、複雑な形状の反りが発生し易いという問題があった。
特開２００８-５２２４４７号明細書
本発明の目的は、上記問題を解決し、反り形状を適正に制御した、横方向を電流導通方向とする電子デバイス用エピタキシャル基板およびその製造方法を提供することにある。
上記目的を達成するため、本発明の要旨構成は以下のとおりである。
（１）低抵抗Si単結晶基板と高抵抗Si単結晶基板とを貼り合わせて貼り合わせ基板を形成する工程と、該貼り合わせ基板の高抵抗Si単結晶基板側の表面上に、絶縁層としてのバッファを形成する工程と、該バッファ上に、複数層のIII族窒化物層をエピタキシャル成長させて主積層体を形成してエピタキシャル基板を作製する工程とを具え、前記低抵抗Si単結晶基板の比抵抗が100Ω・cm以下であり、かつ前記高抵抗Si単結晶基板の比抵抗が1000Ω・cm以上であることを特徴とする横方向を電流導通方向とする電子デバイス用エピタキシャル基板の製造方法。
（２）前記貼り合わせ基板を形成する工程は、前記低抵抗Si単結晶基板と前記高抵抗Si単結晶基板との貼り合わせを、Si酸化膜を介して行う上記（１）に記載の電子デバイス用エピタキシャル基板の製造方法。
（３）低抵抗Si単結晶基板上に、高抵抗Si単結晶層をエピタキシャル成長させる工程と、前記高抵抗Si単結晶層上に、絶縁層としてのバッファを形成する工程と、該バッファ上に、複数層のIII族窒化物層をエピタキシャル成長させて主積層体を形成してエピタキシャル基板を作製する工程とを具え、前記低抵抗Si単結晶基板の比抵抗が100Ω・cm以下であり、かつ前記高抵抗Si単結晶層の比抵抗が1000Ω・cm以上であることを特徴とする横方向を電流導通方向とする電子デバイス用エピタキシャル基板の製造方法。
（４）低抵抗Si単結晶基板および該低抵抗Si単結晶基板の上方に配設された高抵抗Si単結晶基板を有する基板と、前記高抵抗Si単結晶基板上に配設された絶縁層としてのバッファと、該バッファ上に、複数層のIII族窒化物層をエピタキシャル成長させた主積層体とを具え、前記低抵抗Si単結晶基板の比抵抗が100Ω・cm以下であり、かつ前記高抵抗Si単結晶基板の比抵抗が1000Ω・cm以上であることを特徴とする横方向を電流導通方向とする電子デバイス用エピタキシャル基板。
（５）前記低抵抗Si単結晶基板および前記高抵抗Si単結晶基板の間にSi酸化膜を設ける上記（４）に記載の電子デバイス用エピタキシャル基板。
（６）前記高抵抗Si単結晶基板の厚さは、10μm以上である上記（４）または（５）に記載の電子デバイス用エピタキシャル基板。
（７）前記低抵抗Si単結晶基板の厚さは、前記高抵抗Si単結晶基板の厚さの10倍以上である上記（４）、（５）または（６）に記載の電子デバイス用エピタキシャル基板。
（８）前記バッファは、超格子構造または傾斜組成構造を有する上記（４）〜（７）のいずれか一に記載の電子デバイス用エピタキシャル基板。
（９）前記バッファは、Ｃ濃度が1×1018atoms/cm3以上である上記（４）〜（８）のいずれか一に記載の電子デバイス用エピタキシャル基板。
本発明は、低抵抗Si単結晶基板およびこの低抵抗Si単結晶基板の上方に配設された高抵抗Si単結晶基板を有する基板を用いることによって、反り形状を適正に制御した、横方向を電流導通方向とする電子デバイス用エピタキシャル基板およびその製造方法を提供することができる。
図１は、一般的な電界効果トランジスタを示す模式的断面図である。 図２は、本発明に従う電子デバイス用エピタキシャル基板の模式的断面図である。 図３(a)、(b)は、基板の断面で見たときの反りの形状を模式的に示したものであり、図３(a)は、一方向に均一に反っている状態を、図３(b)は、両方向に不均一に反っている状態を示す。 図４(a)〜(d)は、本発明のSORIおよびLTVを説明するための模式図である。 図５(a)、(b)は、本発明に従うエピタキシャル基板の断面から見た反り形状を示す模式的断面図である。 図６(a)、(b)は、比較例のエピタキシャル基板の断面から見た反り形状を示す模式的断面図である。
次に、本発明の電子デバイス用エピタキシャル基板の実施形態について図面を参照しながら説明する。図２は、本発明に従う電子デバイス用エピタキシャル基板の断面構造を模式的に示したものである。なお、図２は、説明の便宜上、厚さ方向を誇張して描いたものである。
本発明に従う電子デバイス用エピタキシャル基板１は、図２に示すように、低抵抗Si単結晶基板２ａおよびこの低抵抗Si単結晶基板２ａの上方に配設された高抵抗Si単結晶基板２ｂを有する基板２と、高抵抗Si単結晶基板２ｂ上に配設された絶縁層としてのバッファ３と、このバッファ３上に、複数層のIII族窒化物層をエピタキシャル成長させた主積層体４とを具え、低抵抗Si単結晶基板２ａの比抵抗を100Ω・cm以下とし、かつ高抵抗Si単結晶基板２ｂの比抵抗を1000Ω・cm以上とすることによって、反りの形状を均一形状とすることができ、これにより、真空吸着を良好に行うことができ、その結果、露光不良の発生を抑制することができるという顕著な効果を奏するものである。
ここで、「横方向を主電流導通方向とする」とは、図１で示したように、ソース電極２４からドレイン電極２５へ、主に積層体の幅方向に電流が流れることを意味し、例えば半導体を一対の電極で挟んだ構造のように、主に縦方向すなわち積層体の厚さ方向に電流が流れるものとは異なることを意味する。
また、本発明において、基板の断面で見たときに、上述した反りの形状が均一な場合とは、図３(a)に示すように、一方向に均一に反っている状態を言い、反りの形状が均一でない場合とは、図３(b)に示すように、例えばＭ字形状のように、両方向に不均一に反っている状態のことを言う。
図２を参照すると、基板２は、低抵抗Si単結晶基板２ａと高抵抗Si単結晶基板２ｂとを貼り合わせるか、または、低抵抗Si単結晶基板２ａ上に、高抵抗Si単結晶層２ｂをエピタキシャル成長させることにより形成する。図２には示されていないが、低抵抗Si単結晶基板２ａと高抵抗Si単結晶基板２ｂとを貼り合わせる場合には、これら基板２ａ，２ｂの全面にSi酸化膜を形成した後、これらを貼り合わせてもよい。
低抵抗Si単結晶基板２ａの比抵抗は100Ω・cm以下とする。下限は特に指定されるものではないが、実際のドーピングにより工業的に入手可能な0.001Ω・cm以上が好ましい。この低抵抗Si単結晶基板２ａの比抵抗は、ｐ型不純物元素、ｎ型不純物元素を添加することにより調整される。このｐ、ｎ型不純物元素としては、例えばボロン、リンがそれぞれ挙げられ、不純物元素が添加された基板は、不純物が添加されない高純度の基板よりも硬くなる。特に、こうした不純物のうち最も軽元素であるボロンは、結合エネルギーが大きく、基板の硬さを高める効果が高いことから、用いる不純物元素として特に好ましい。また、こうした導電性に寄与する不純物以外に、Ｃ、Ｈ、Ｏ、Ge、Ｎなどが同時に混入していても良い。不純物によっては硬さをさらに向上することが期待できる。また、このような基板は、CZ法で作製するのが好ましい。
高抵抗Si単結晶基板２ｂの比抵抗は1000Ω・cm以上とする。上限は特に指定されるものではないが、実際の高純度化により工業的に入手可能な20000Ω・cm以下が好ましい。比抵抗を大きくすることにより、高周波特性の優れた電子デバイス用エピタキシャル基板を作製することができる。なお、低抵抗Siと高抵抗Siの主面の結晶面は、必ずしも同じである必要はない。例えば、低抵抗Si基板は(110)面を用い、高抵抗Si基板はエピタキシャル成長に適した(111)面を用いることも可能である。
基板２として、低抵抗Si単結晶基板２ａと高抵抗Si単結晶基板２ｂとを貼り合わせたものを用いる場合には、高抵抗Si単結晶基板２ｂは、Si結晶の高純度化が容易なFZ法で作製するのが好ましい。一方、低抵抗Si単結晶基板２ａ上に高抵抗Si単結晶層(基板)２ｂをエピタキシャル成長させて基板２を形成する場合には、高抵抗Si単結晶層２ｂは、不純物混入を極力抑制した条件および装置構成で成長させる。厚膜単結晶の成長が必要なため、熱CVD法を用いて作製することが好ましい。
本発明は、上述した低抵抗Si単結晶基板２ａと高抵抗Si単結晶基板２ｂとを有する基板２を用いることにより、基板の高周波特性と、均一な反りを得るための硬さとを両立させることができるものである。低抵抗Si単結晶基板２ａと高抵抗Si単結晶層(基板)２ｂが同一材料により構成されるため、熱応力による反りの抑制も期待できる。
このとき、高抵抗Si単結晶基板または層２ｂの厚さは、10μm以上とするのが好ましい。厚さが10μm未満だと、低抵抗Si単結晶基板２ａに存在するキャリアが、電子デバイス層の導電層にあるキャリアと誘導性あるいは容量性の相互作用を起こし、１GHz以上の高周波動作させる際に損失が発生するおそれがあるためである。
また、低抵抗Si単結晶基板２ａの厚さは、基板としての形状を保持できる程度の厚みであれば特に限定されるものではないが、特に、100〜2000μmの範囲であるのが好ましい。厚さが100μm未満だと、取り扱い中に破損するおそれがあり、2000μmを超えると、基板の重量による取り扱いが困難となるおそれがあるためである。また、低抵抗Si単結晶基板は、高抵抗Si単結晶基板の剛性を補完する必要があるため、高抵抗Si単結晶基板の厚みの10倍以上の厚みを持つことが好ましい。なお、低抵抗Si単結晶基板は、デバイス製造の際、放熱性の向上のために除去される場合がある。
その後、高抵抗Si単結晶基板２ｂ上に、絶縁層としてのバッファ３を形成する。バッファ３は、超格子構造または傾斜組成構造を有するのが好ましい。超格子構造とは、図２に示すように、第１層５ａと第２層５ｂを周期的に含むように積層することを意味する。第１層５ａと第２層５ｂ以外の層(たとえば組成遷移層)を含むことは可能である。また、傾斜組成構造とは、特定のIII族元素含有量を膜厚方向に傾斜させることを意味する。
また、バッファ３は、図２に示すように、Si単結晶基板２と接する初期成長層６および初期成長層６上の超格子積層構造からなる超格子積層体５を有するのが好ましい。初期成長層６は例えばAlN材料からなることができ、初期成長層６をAlNで形成することにより、高抵抗Si単結晶基板２ｂとの反応を抑制し、縦方向耐圧の向上を可能とする。これは、初期成長層６をGa,Inを含むIII族窒化物材料で形成した場合、Ga,Inが基板のSiと反応して欠陥を発生させ、エピタキシャル膜内に貫通欠陥を誘起することによる、縦方向耐圧の低下の抑制を目的としている。ただし、ここでいうAlN材料は、１％以下の微量不純物を含んでいても良く、例えば、上記Ga,Inをはじめとして、Si,Ｈ,Ｏ,Ｃ,Ｂ,Mg,As,Ｐなどの不純物を含むことができる。また、バッファ３は、Ｃ濃度が1×1018atoms/cm3以上であるのが好ましい。縦方向耐圧を向上させるためである。
このバッファ３上に、複数層のIII族窒化物層をエピタキシャル成長させて主積層体４を形成してエピタキシャル基板を作製する。電子デバイス用エピタキシャル基板１は、HEMTに用いるのが好ましい。図２に示すエピタキシャル基板１の主積層体４はBa1Alb1Gac1Ind1N(0≦a1≦1, 0≦b1≦1, 0≦c1≦1, 0≦d1≦1, a1+b1+c1+d1=1)材料からなるチャネル層４ａおよびチャネル層４ａよりバンドギャップの大きいBa2Alb2Gac2Ind2N(0≦a2≦1, 0≦b2≦1, 0≦c2≦1, 0≦d2≦1, a2+b2+c2+d2=1)材料からなる電子供給層４ｂを有することができる。この際、両層とも単一もしくは複数の組成から構成することができる。特に、合金散乱をさけ、電流導通部分の比抵抗を下げるためには、チャネル層４ａの少なくとも電子供給層４ｂと接する部分４ａ２はGaN材料とすることが好ましい。
なお、図１、図２および図３は、代表的な実施形態の例を示したものであって、本発明はこれらの実施形態に限定されるものではない。たとえば、各層の間に本発明の効果に悪影響を与えない程度の中間層を挿入したり、他の超格子層を挿入したり、組成に傾斜をつけたりすることも可能である。
（実験例１）
(111)面４インチ高抵抗Si単結晶基板(厚さ:40μm，FZ法，意図的なドープ無し，比抵抗:6×103Ω・cm)と(111)面４インチ低抵抗Si単結晶基板(厚さ:560μm，CZ法，Ｂドープ，比抵抗:15Ω・cm)とを張り合わせて、貼り合わせ基板を用意した。この高抵抗Si単結晶基板は、予め熱酸化することにより基板の両面にSi酸化膜を形成後、片面のSi酸化膜を除去することにより形成した、一方の面にSi酸化膜(厚さ:1μm)を有し、上記貼り合わせは、このSi酸化膜を介して行った。
この貼り合わせ基板の反りを、「SORI」、「LTV」および「LTVの最大値」により評価した。ここで、SORIとは、図４(a)に示す、基板の非真空吸着時の表面の高さの最大値と最小値との差をいい、LTV(Local thickness variation)とは、図４(b)に示すように、基板を真空吸着した状態で、図４(d)のように画定された複数のサイト(10mm×10mm)それぞれの高さの最大値と最小値との差をいう。例えば図４(c)のように、真空吸着が不十分の場合には、吸着ステージとの間に隙間が生じ、この隙間の分だけLTVが増加することになる。露光は、各サイトでフォーカスして行うので、LTVが大きいと、ピントが合わず、露光不良となる。よって、LTVの最大値が小さいことは、露光不良が生じにくいことを意味する。なお、SORIおよびLTVの測定のいずれにおいても、エッヂイクスクルージョン(外周測定所外部)3mmの条件で行った。
上記貼り合わせ基板のSORI、LTVおよびLTVの最大値を、基板加工精度測定装置(ニデック社製、FT-900)を用いて測定したところ、SORIは4.0μm、LTVの最大値は1.5μmであった。
続いて、上記貼り合わせ基板の高抵抗Si単結晶基板側の表面上に、初期成長層(AlN材料，厚さ:100nm)および超格子積層体(AlN，厚さ:4nmおよびAl0.15Ga0.85N，厚さ:25nm、合計75層)を成長させてバッファを形成し、この超格子積層体上にチャネル層(GaN材料，厚さ:0.75μm)および電子供給層(Al0.27Ga0.73N材料，厚さ:18nm)をエピタキシャル成長させてHEMT構造の主積層体を形成し、試料を得た。超格子積層体のＣ濃度は2.0×1018atoms/cm3であった。また、チャネル層の電子供給層側の部分は、Ｃ濃度が0.8〜1.5×1016atoms/cm3であった。各層の成長温度、圧力を表１に示す。成長方法としてはMOCVD法を用い、III族原料としては、TMA(トリメチルアルミニウム)・TMG(トリメチルガリウム)、Ｖ族原料としてはアンモニアを用い、キャリアガスとして、水素および窒素ガスを用いた。ここでいう成膜温度は、成長中に放射温度計を用いて測定した、基板自体の温度を意味する。
このようにして形成されたエピタキシャル基板の断面から見た反り形状を図５(a)に示す。図５(a)は、オリエンテーションフラット中心部と基板中心部とを通る基板断面の表面形状を表している。このエピタキシャル基板のSORIおよびLTVを測定したところ、SORIは19.7μm、LTVの最大値は1.5μmであった。
（実験例２）実施例１と同様に形成した貼り合わせ基板(SORI:4.2μm，LTVの最大値:1.4μm)の高抵抗Si単結晶基板側の表面上に、初期成長層(AlN材料，厚さ:100nm)およびAl0.6Ga0.4N層(厚さ:0.5μm)およびAl0.3Ga0.7N層(厚さ:0.3μm)を順次成長させてバッファを形成し、この傾斜組成バッファ層上にチャネル層(GaN材料:厚さ0.75μm)および電子供給層(Al0.27Ga0.73N材料，厚さ:18nm)を、エピタキシャル成長させてHEMT構造の主積層体を形成し、試料を得た。AlGaN層内のＣ濃度は2.0×1018atoms/cm3であった。また、チャネル層の電子供給層側の部分は、Ｃ濃度が0.8〜1.5×1016atoms/cm3であった。各層の成長温度、圧力を表２に示す。成長方法としてはMOCVD法を用い、III族原料としては、TMA(トリメチルアルミニウム)・TMG(トリメチルガリウム)、Ｖ族原料としてはアンモニアを用い、キャリアガスとして、水素および窒素ガスを用いた。ここでいう成膜温度は、成長中に放射温度計を用いて測定した、基板自体の温度を意味する。
このようにして形成されたエピタキシャル基板の断面から見た反り形状を図５(b)に示す。図５(b)は、オリエンテーションフラット中心部と基板中心部とを通る基板断面の表面形状を表している。このエピタキシャル基板のSORIおよびLTVを測定したところ、SORIは30.1μm、LTVの最大値は1.5μmであった。
（比較例１）
(111)面４インチSi単結晶基板(厚さ:600μm，CZ法，Ｂドープ，比抵抗:6×103Ω・cm，SORI:3.1μm、LTVの最大値:0.9μm)上に、実施例１と同様の構造を同条件にて形成し、試料を得た。このようにして形成されたエピタキシャル基板の断面から見た反り形状を図６(a)に示す。図６(a)は、オリエンテーションフラット中心部と基板中心部とを通る基板断面の表面形状を表している。このエピタキシャル基板のSORIおよびLTVを測定したところ、SORIは21.8μm、LTVの最大値は3.0μmであった。
（比較例２）
比較例１と同様のSi単結晶基板(SORI:3.0μm、LTVの最大値:0.9μm)上に、実施例２と同様の構造を同条件にて形成し、試料を得た。このようにして形成されたエピタキシャル基板の断面から見た反り形状を図６(b)に示す。図６(b)は、オリエンテーションフラット中心部と基板中心部とを通る基板断面の表面形状を表している。このエピタキシャル基板のSORIおよびLTVを測定したところ、SORIは36.9μm、LTVの最大値は3.5μmであった。
（評価）比較例１および２のエピタキシャル基板は、図６(a),(b)に示すように、中心部は下凸形状であるものの、基板周辺部に近い領域が上凸形状となり、基板外周部はそれぞれ約5μmおよび約10μm程度垂れ下がり、全体としてＭ字型形状となっていた。また、各サイトの厚さむらが2μmを超えるサイトが基板周辺部に多く存在した。裏面が均一に吸着されなかったことが要因と考えられる。一方、本発明に従う実施例１および２のエピタキシャル基板は、図５(a),(b)に示すように、下凸形状で全体として均一形状となっていた。また、表３に示すように、エピタキシャル成長後のLTVの最大値はエピタキシャル成長前のLTVの最大値と比較して増加が見られなかった。
本発明によれば、低抵抗Si単結晶基板およびこの低抵抗Si単結晶基板の上方に配設された高抵抗Si単結晶基板を有する基板を用いることによって、反り形状を適正に制御した、横方向を電流導通方向とする電子デバイス用エピタキシャル基板およびその製造方法を提供することができる。
１ 電子デバイス用エピタキシャル基板
２ 基板
２ａ 低抵抗Si単結晶基板
２ｂ 高抵抗Si単結晶基板
３ バッファ
４ 主積層体
４ａ チャネル層
４ｂ 電子供給層
５ 超格子積層体
５ａ 第１層
５ｂ 第２層
６ 初期成長層
２１ 絶縁性基板
２２ チャネル層
２３ 電子供給層
２４ ソース電極
２５ ドレイン電極
２６ ゲート電極

Claims (9)

  1. 低抵抗Si単結晶基板と高抵抗Si単結晶基板とを貼り合わせて貼り合わせ基板を形成する工程と、該貼り合わせ基板の高抵抗Si単結晶基板側の表面上に、絶縁層としてのバッファを形成する工程と、該バッファ上に、複数層のIII族窒化物層をエピタキシャル成長させて主積層体を形成してエピタキシャル基板を作製する工程とを具え、前記低抵抗Si単結晶基板の比抵抗が100Ω・cm以下であり、かつ前記高抵抗Si単結晶基板の比抵抗が1000Ω・cm以上であることを特徴とする横方向を電流導通方向とする電子デバイス用エピタキシャル基板の製造方法。
  2. 前記貼り合わせ基板を形成する工程は、前記低抵抗Si単結晶基板と前記高抵抗Si単結晶基板との貼り合わせを、Si酸化膜を介して行う請求項１に記載の電子デバイス用エピタキシャル基板の製造方法。
  3. 低抵抗Si単結晶基板上に、高抵抗Si単結晶層をエピタキシャル成長させる工程と、前記高抵抗Si単結晶層上に、絶縁層としてのバッファを形成する工程と、該バッファ上に、複数層のIII族窒化物層をエピタキシャル成長させて主積層体を形成してエピタキシャル基板を作製する工程とを具え、前記低抵抗Si単結晶基板の比抵抗が100Ω・cm以下であり、かつ前記高抵抗Si単結晶層の比抵抗が1000Ω・cm以上であることを特徴とする横方向を電流導通方向とする電子デバイス用エピタキシャル基板の製造方法。
  4. 低抵抗Si単結晶基板および該低抵抗Si単結晶基板の上方に配設された高抵抗Si単結晶基板を有する基板と、前記高抵抗Si単結晶基板上に配設された絶縁層としてのバッファと、該バッファ上に、複数層のIII族窒化物層をエピタキシャル成長させた主積層体とを具え、前記低抵抗Si単結晶基板の比抵抗が100Ω・cm以下であり、かつ前記高抵抗Si単結晶基板の比抵抗が1000Ω・cm以上であることを特徴とする横方向を電流導通方向とする電子デバイス用エピタキシャル基板。
  5. 前記低抵抗Si単結晶基板および前記高抵抗Si単結晶基板の間にSi酸化膜を設ける請求項４に記載の電子デバイス用エピタキシャル基板。
  6. 前記高抵抗Si単結晶基板の厚さは、10μm以上である請求項４または５に記載の電子デバイス用エピタキシャル基板。
  7. 前記低抵抗Si単結晶基板の厚さは、前記高抵抗Si単結晶基板の厚さの10倍以上である請求項４、５または６に記載の電子デバイス用エピタキシャル基板。
  8. 前記バッファは、超格子構造または傾斜組成構造を有する請求項４〜７のいずれか一項に記載の電子デバイス用エピタキシャル基板。
  9. 前記バッファは、Ｃ濃度が1×1018atoms/cm3以上である請求項４〜８のいずれか一項に記載の電子デバイス用エピタキシャル基板。
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