JP2001135720A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2001135720A JP2001135720A JP31702499A JP31702499A JP2001135720A JP 2001135720 A JP2001135720 A JP 2001135720A JP 31702499 A JP31702499 A JP 31702499A JP 31702499 A JP31702499 A JP 31702499A JP 2001135720 A JP2001135720 A JP 2001135720A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- oxide film
- film
- pad oxide
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
- H01L21/76235—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls trench shape altered by a local oxidation of silicon process step, e.g. trench corner rounding by LOCOS
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】
【課題】 ディボット形成およびキンク発生を抑制し，
接合リーク電流を低減するとともに，ゲート酸化膜の信
頼性向上を図ることが可能な半導体装置およびその製造
方法を提供すること。 【解決手段】 Ｓｉ基板１上にパッド酸化膜３およびＳ
ｉ３Ｎ４膜５を生成し，ホトリソ工程を行い，ＲＩＥ法
にてＳｉ3Ｎ４膜５をエッチングする。レジストがつい
た状態でＳｉ3Ｎ４膜５をマスクにしてＳｉ基板１をエ
ッチングし，レジストを除去し，トレンチ７を形成す
る。トレンチ側壁酸化膜９をＲＴＡ法にて，酸窒化して
形成する。ＣＶＤ酸化膜１１を埋め込み，ＣＭＰ研磨を
行い，平坦化する。Ｓｉ3Ｎ４膜５除去およびパッド酸
化膜３除去を行い，フィールド領域を形成する。その後
は所定の工程によるトランジスタ形成を行う。
接合リーク電流を低減するとともに，ゲート酸化膜の信
頼性向上を図ることが可能な半導体装置およびその製造
方法を提供すること。 【解決手段】 Ｓｉ基板１上にパッド酸化膜３およびＳ
ｉ３Ｎ４膜５を生成し，ホトリソ工程を行い，ＲＩＥ法
にてＳｉ3Ｎ４膜５をエッチングする。レジストがつい
た状態でＳｉ3Ｎ４膜５をマスクにしてＳｉ基板１をエ
ッチングし，レジストを除去し，トレンチ７を形成す
る。トレンチ側壁酸化膜９をＲＴＡ法にて，酸窒化して
形成する。ＣＶＤ酸化膜１１を埋め込み，ＣＭＰ研磨を
行い，平坦化する。Ｓｉ3Ｎ４膜５除去およびパッド酸
化膜３除去を行い，フィールド領域を形成する。その後
は所定の工程によるトランジスタ形成を行う。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体装置におけ
る素子分離領域の構造と製造方法に関するものである。
る素子分離領域の構造と製造方法に関するものである。
【０００２】
【従来の技術】従来，Ｓｉを主成分とする半導体装置で
は，ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏ
ｆ Ｓｉｌｉｃｏｎ）法または，ＳＴＩ（Ｓｈａｌｌｏ
ｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により，素
子分離領域（以下フィールド領域と称する）を形成し，
素子間を電気的に分離していた。フィールド領域以外の
領域を活性領域またはアクティブ領域と呼び，素子形成
はこの領域で行う。ＬＯＣＯＳ法を用いてフィールド領
域を形成した場合，フィールド領域の端部にバーズビー
クが発生し，アクティブ領域として使用できる面積が減
少する。素子の小型化が進んだ近年では，アクティブ領
域の幅とピッチが小さくなり，この点が問題となり，フ
ィールド領域の構造にＬＯＣＯＳ法を選択することは困
難になってきた。これに対して，ＳＴＩ法はその製造方
法からバーズビークの発生がほとんどなく，変換差の少
ない形成方法として期待がもたれている。その製造方法
は，図７（ａ）に示すようにＳｉ基板１にトレンチ７と
呼ばれる溝を形成し，その後図７（ｂ）に示すようにト
レンチ７の側壁にトレンチ側壁酸化膜７１を形成し，ト
レンチ内部にＣＶＤ酸化膜などの埋め込み絶縁膜７２を
埋め込み，フィールド領域を形成するものである。
は，ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏ
ｆ Ｓｉｌｉｃｏｎ）法または，ＳＴＩ（Ｓｈａｌｌｏ
ｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により，素
子分離領域（以下フィールド領域と称する）を形成し，
素子間を電気的に分離していた。フィールド領域以外の
領域を活性領域またはアクティブ領域と呼び，素子形成
はこの領域で行う。ＬＯＣＯＳ法を用いてフィールド領
域を形成した場合，フィールド領域の端部にバーズビー
クが発生し，アクティブ領域として使用できる面積が減
少する。素子の小型化が進んだ近年では，アクティブ領
域の幅とピッチが小さくなり，この点が問題となり，フ
ィールド領域の構造にＬＯＣＯＳ法を選択することは困
難になってきた。これに対して，ＳＴＩ法はその製造方
法からバーズビークの発生がほとんどなく，変換差の少
ない形成方法として期待がもたれている。その製造方法
は，図７（ａ）に示すようにＳｉ基板１にトレンチ７と
呼ばれる溝を形成し，その後図７（ｂ）に示すようにト
レンチ７の側壁にトレンチ側壁酸化膜７１を形成し，ト
レンチ内部にＣＶＤ酸化膜などの埋め込み絶縁膜７２を
埋め込み，フィールド領域を形成するものである。
【０００３】
【発明が解決しようとする課題】しかしながら，上記の
ような製造方法では，アクティブ領域との境界近傍のフ
ィールド領域の表面に，図８に示すディボット８１と呼
ばれる溝が形成され，ディボット８１に隣接したアクテ
ィブ領域のエッジが露出する。図８はそのエッジ近傍の
拡大図である。この部分が露出すると後述する応力の発
生に関連して多数の問題が生ずる。
ような製造方法では，アクティブ領域との境界近傍のフ
ィールド領域の表面に，図８に示すディボット８１と呼
ばれる溝が形成され，ディボット８１に隣接したアクテ
ィブ領域のエッジが露出する。図８はそのエッジ近傍の
拡大図である。この部分が露出すると後述する応力の発
生に関連して多数の問題が生ずる。
【０００４】フィールド領域の構造をＳＴＩ法で形成し
た場合，埋め込み絶縁膜７２を埋め込んだ後の熱処理時
に，埋め込み絶縁膜７２とＳｉ基板１が膨張し，両者の
膨張係数が異なるため，界面において応力が発生する。
また，熱酸化で形成したトレンチ側壁酸化膜７１とＳｉ
基板１の界面においても，Ｓｉ原子間に酸素原子が割り
込み体積膨張が生じることによる応力が発生する。これ
らの応力はアクティブ領域とフィールド領域の境界近傍
において発生し，特にアクティブ領域のエッジ部分に強
い応力が発生する。
た場合，埋め込み絶縁膜７２を埋め込んだ後の熱処理時
に，埋め込み絶縁膜７２とＳｉ基板１が膨張し，両者の
膨張係数が異なるため，界面において応力が発生する。
また，熱酸化で形成したトレンチ側壁酸化膜７１とＳｉ
基板１の界面においても，Ｓｉ原子間に酸素原子が割り
込み体積膨張が生じることによる応力が発生する。これ
らの応力はアクティブ領域とフィールド領域の境界近傍
において発生し，特にアクティブ領域のエッジ部分に強
い応力が発生する。
【０００５】強い応力が発生しているエッジ部分では，
不純物イオン注入後のアニール時に，不純物の増速拡散
が起こり，図８に示すようにアクティブ領域の中央部分
に比べてエッジ部分の不純物濃度が低くなる。ディボッ
ト形成によりエッジ部分が露出していると，この不純物
濃度が低い領域に閾値電圧の低い寄生トランジスタが形
成される。この場合のトランジスタ特性曲線は，図９に
示すようにキンクをもった曲線になる。図９において，
縦軸はドレイン電流Ｉｄ，横軸はゲート電圧Ｖｇであ
る。寄生トランジスタが存在しない場合は，トランジス
タ特性曲線にキンクは発生しない。キンクが存在する
と，設計時とは異なる電気的特性になり，トランジスタ
の特性が特定できない。また，寄生トランジスタやキン
クは一様ではないため，生産時のトランジスタの特性が
一様に定められず，ばらつきをもったものとなってしま
う。
不純物イオン注入後のアニール時に，不純物の増速拡散
が起こり，図８に示すようにアクティブ領域の中央部分
に比べてエッジ部分の不純物濃度が低くなる。ディボッ
ト形成によりエッジ部分が露出していると，この不純物
濃度が低い領域に閾値電圧の低い寄生トランジスタが形
成される。この場合のトランジスタ特性曲線は，図９に
示すようにキンクをもった曲線になる。図９において，
縦軸はドレイン電流Ｉｄ，横軸はゲート電圧Ｖｇであ
る。寄生トランジスタが存在しない場合は，トランジス
タ特性曲線にキンクは発生しない。キンクが存在する
と，設計時とは異なる電気的特性になり，トランジスタ
の特性が特定できない。また，寄生トランジスタやキン
クは一様ではないため，生産時のトランジスタの特性が
一様に定められず，ばらつきをもったものとなってしま
う。
【０００６】また，応力の発生は転位を引き起こし，結
晶欠陥が発生する。そして不純物濃度が低下すると，空
乏層がその他の領域と比べて延びやすくなり，この結晶
欠陥を介して接合リーク電流の増加を招く。
晶欠陥が発生する。そして不純物濃度が低下すると，空
乏層がその他の領域と比べて延びやすくなり，この結晶
欠陥を介して接合リーク電流の増加を招く。
【０００７】Ｓｉ基板への酸化膜形成は等方的に行われ
るわけではなく，結晶方向により異なる。ディボット形
成により，アクティブ領域のエッジ部分が露出している
と，エッジの垂直方向の面と水平方向の面で形成される
酸化膜の厚みが異なる。このことと，エッジ部分に発生
した応力のために，図８に示すようにこの部分のゲート
酸化膜９２が局所的に薄膜化する。薄膜化が起こると，
ゲート酸化膜９２の信頼性に問題が生じる。また，この
部分はもともと構造上電界が集中しやすく，この部分の
ゲート酸化膜９２が薄膜化すると，相乗効果によりさら
に電界が集中する。電界集中はキンク発生の原因の１つ
と考えられており，好ましくない。
るわけではなく，結晶方向により異なる。ディボット形
成により，アクティブ領域のエッジ部分が露出している
と，エッジの垂直方向の面と水平方向の面で形成される
酸化膜の厚みが異なる。このことと，エッジ部分に発生
した応力のために，図８に示すようにこの部分のゲート
酸化膜９２が局所的に薄膜化する。薄膜化が起こると，
ゲート酸化膜９２の信頼性に問題が生じる。また，この
部分はもともと構造上電界が集中しやすく，この部分の
ゲート酸化膜９２が薄膜化すると，相乗効果によりさら
に電界が集中する。電界集中はキンク発生の原因の１つ
と考えられており，好ましくない。
【０００８】本発明は，このような問題に鑑みてなされ
たもので，その目的とするところは，ディボット形成お
よびキンク発生を抑制し，接合リーク電流を低減すると
ともに，ゲート酸化膜の信頼性向上を図ることが可能な
半導体装置およびその製造方法を提供することにある。
たもので，その目的とするところは，ディボット形成お
よびキンク発生を抑制し，接合リーク電流を低減すると
ともに，ゲート酸化膜の信頼性向上を図ることが可能な
半導体装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に，本発明は，請求項1に記載のように，素子分離領域
に溝形状のトレンチを設け，前記トレンチ内の側壁酸化
膜に窒素を含む酸化膜を用いることを特徴とする半導体
装置を提供する。窒素を含む酸化膜を使用することによ
り，酸化膜中の構造の歪みを緩和することができ，トレ
ンチ側壁酸化膜中の圧縮応力，アクティブ領域のエッジ
部分の応力，およびＳｉ基板に与えられる引っ張り応力
が緩和され，結晶欠陥の発生，接合リーク電流，キンク
発生を抑制できる。
に，本発明は，請求項1に記載のように，素子分離領域
に溝形状のトレンチを設け，前記トレンチ内の側壁酸化
膜に窒素を含む酸化膜を用いることを特徴とする半導体
装置を提供する。窒素を含む酸化膜を使用することによ
り，酸化膜中の構造の歪みを緩和することができ，トレ
ンチ側壁酸化膜中の圧縮応力，アクティブ領域のエッジ
部分の応力，およびＳｉ基板に与えられる引っ張り応力
が緩和され，結晶欠陥の発生，接合リーク電流，キンク
発生を抑制できる。
【００１０】さらに，請求項２に記載のように，素子分
離領域に溝形状のトレンチを設け，前記トレンチ内の素
子分離膜表面の組成に窒素を含むことを特徴とする半導
体装置とすれば，耐ＨＦ性を向上できるので，後工程に
おけるＨＦ処理時にディボットが形成されにくくなる。
また，請求項３に記載のように，素子分離領域に溝形状
のトレンチを設け，前記トレンチ内の素子分離膜表面の
組成および素子形成領域表面の組成に窒素を含むことを
特徴とする半導体装置とすれば，広範囲にわたり応力が
緩和でき，不純物の増速拡散を抑制することができ，つ
まりはキンク発生を抑制できる。また，耐ＨＦを向上で
きるので，後工程におけるＨＦ処理時にディボットが形
成されにくくなる。
離領域に溝形状のトレンチを設け，前記トレンチ内の素
子分離膜表面の組成に窒素を含むことを特徴とする半導
体装置とすれば，耐ＨＦ性を向上できるので，後工程に
おけるＨＦ処理時にディボットが形成されにくくなる。
また，請求項３に記載のように，素子分離領域に溝形状
のトレンチを設け，前記トレンチ内の素子分離膜表面の
組成および素子形成領域表面の組成に窒素を含むことを
特徴とする半導体装置とすれば，広範囲にわたり応力が
緩和でき，不純物の増速拡散を抑制することができ，つ
まりはキンク発生を抑制できる。また，耐ＨＦを向上で
きるので，後工程におけるＨＦ処理時にディボットが形
成されにくくなる。
【００１１】本発明の別の観点によれば，請求項４に記
載のように，Ｓｉ基板上にパッド酸化膜およびシリコン
窒化膜を生成する工程と，ホトリソおよびエッチングを
行い，溝形状のトレンチを形成する工程と，酸窒化法に
て前記トレンチの側壁酸化を行う工程と，前記トレンチ
内に絶縁膜を埋め込み，平坦化した後，シリコン窒化膜
およびパッド酸化膜を除去する工程を施すことを特徴と
する半導体装置の製造方法が提供される。窒素を含む酸
化膜を使用することにより，酸化膜中の構造の歪みを緩
和することができ，トレンチ側壁酸化膜中の圧縮応力，
アクティブ領域のエッジ部分の応力，およびＳｉ基板に
与えられる引っ張り応力が緩和され，結晶欠陥の発生，
接合リーク電流，キンク発生を抑制できる。
載のように，Ｓｉ基板上にパッド酸化膜およびシリコン
窒化膜を生成する工程と，ホトリソおよびエッチングを
行い，溝形状のトレンチを形成する工程と，酸窒化法に
て前記トレンチの側壁酸化を行う工程と，前記トレンチ
内に絶縁膜を埋め込み，平坦化した後，シリコン窒化膜
およびパッド酸化膜を除去する工程を施すことを特徴と
する半導体装置の製造方法が提供される。窒素を含む酸
化膜を使用することにより，酸化膜中の構造の歪みを緩
和することができ，トレンチ側壁酸化膜中の圧縮応力，
アクティブ領域のエッジ部分の応力，およびＳｉ基板に
与えられる引っ張り応力が緩和され，結晶欠陥の発生，
接合リーク電流，キンク発生を抑制できる。
【００１２】さらに，請求項５に記載のように，Ｓｉ基
板上にパッド酸化膜およびシリコン窒化膜を生成する工
程と，ホトリソおよびエッチングを行い，溝形状のトレ
ンチを形成する工程と，前記トレンチの側壁酸化を行う
工程と，前記トレンチ内に絶縁膜を埋め込み，平坦化し
た後，シリコン窒化膜およびパッド酸化膜を除去する工
程と，酸窒化法にて犠牲酸化を行った後，イオン注入を
行う工程を施すようにすれば，素子分離膜の耐ＨＦ性を
向上できるので，ディボット形成を抑制できる。その際
に請求項６に記載のように，酸窒化法にてトレンチ側壁
酸化を行えば，Ｓｉ基板との境界面の部分が強化され，
よりディボット形成を抑制することができる。
板上にパッド酸化膜およびシリコン窒化膜を生成する工
程と，ホトリソおよびエッチングを行い，溝形状のトレ
ンチを形成する工程と，前記トレンチの側壁酸化を行う
工程と，前記トレンチ内に絶縁膜を埋め込み，平坦化し
た後，シリコン窒化膜およびパッド酸化膜を除去する工
程と，酸窒化法にて犠牲酸化を行った後，イオン注入を
行う工程を施すようにすれば，素子分離膜の耐ＨＦ性を
向上できるので，ディボット形成を抑制できる。その際
に請求項６に記載のように，酸窒化法にてトレンチ側壁
酸化を行えば，Ｓｉ基板との境界面の部分が強化され，
よりディボット形成を抑制することができる。
【００１３】さらに好ましくは，請求項７に記載のよう
に，Ｓｉ基板上にパッド酸化膜およびシリコン窒化膜を
生成する工程と，ホトリソおよびエッチングを行い，溝
形状のトレンチを形成する工程と，酸窒化法にて前記ト
レンチ側壁酸化を行う工程と，前記トレンチ内に絶縁膜
を埋め込み，平坦化した後，シリコン窒化膜およびパッ
ド酸化膜を除去する工程と，酸窒化法にてゲート酸化を
行い，イオン注入を行う工程を施すようにすれば，ゲー
ト酸化膜の信頼性の向上に加え，耐ＨＦ性が得られ，な
おかつ全工程を短縮できる。
に，Ｓｉ基板上にパッド酸化膜およびシリコン窒化膜を
生成する工程と，ホトリソおよびエッチングを行い，溝
形状のトレンチを形成する工程と，酸窒化法にて前記ト
レンチ側壁酸化を行う工程と，前記トレンチ内に絶縁膜
を埋め込み，平坦化した後，シリコン窒化膜およびパッ
ド酸化膜を除去する工程と，酸窒化法にてゲート酸化を
行い，イオン注入を行う工程を施すようにすれば，ゲー
ト酸化膜の信頼性の向上に加え，耐ＨＦ性が得られ，な
おかつ全工程を短縮できる。
【００１４】さらに，本発明の別の観点によれば，請求
項８に記載のように，Ｓｉ基板上にＴＥＯＳ系のＣＶＤ
酸化膜にてパッド酸化膜を形成し，ＲＴＡ法にてアニー
ルした後，その上にシリコン窒化膜を生成する工程と，
ホトリソおよびエッチングを行い，溝形状のトレンチを
形成する工程と，酸窒化法にて前記トレンチ側壁酸化を
行う工程と，前記トレンチ内に絶縁膜を埋め込み，平坦
化した後，シリコン窒化膜およびパッド酸化膜を除去す
る工程と，酸窒化法にてゲート酸化を行い，イオン注入
を行う工程を施すことを特徴とする半導体装置の製造方
法が提供される。耐ＨＦ性の低いＣＶＤ酸化膜をパッド
酸化膜に用いることにより，パッド酸化膜除去時間を短
縮でき，ひいては，埋め込み絶縁膜が除去される量も減
るので，ディボット形成が抑制できる。
項８に記載のように，Ｓｉ基板上にＴＥＯＳ系のＣＶＤ
酸化膜にてパッド酸化膜を形成し，ＲＴＡ法にてアニー
ルした後，その上にシリコン窒化膜を生成する工程と，
ホトリソおよびエッチングを行い，溝形状のトレンチを
形成する工程と，酸窒化法にて前記トレンチ側壁酸化を
行う工程と，前記トレンチ内に絶縁膜を埋め込み，平坦
化した後，シリコン窒化膜およびパッド酸化膜を除去す
る工程と，酸窒化法にてゲート酸化を行い，イオン注入
を行う工程を施すことを特徴とする半導体装置の製造方
法が提供される。耐ＨＦ性の低いＣＶＤ酸化膜をパッド
酸化膜に用いることにより，パッド酸化膜除去時間を短
縮でき，ひいては，埋め込み絶縁膜が除去される量も減
るので，ディボット形成が抑制できる。
【００１５】さらに，本発明の別の観点によれば，請求
項９に記載のように，Ｓｉ基板上にＴＥＯＳ系のＣＶＤ
酸化膜にてパッド酸化膜を形成し，ＲＴＡ法にてアニー
ルした後，その上にシリコン窒化膜を生成する工程と，
ホトリソおよびエッチングを行い，酸窒化法にて犠牲の
ためのＬＯＣＯＳを形成する工程と，エッチングを行
い，前記ＬＯＣＯＳの領域内に溝形状のトレンチを形成
する工程と，酸窒化法にて前記トレンチ側壁酸化を行う
工程と，前記トレンチ内に絶縁膜を埋め込み，平坦化し
た後，シリコン窒化膜およびパッド酸化膜を除去する工
程と，酸窒化法にてゲート酸化を行い，イオン注入を行
う工程を施すことを特徴とする半導体装置の製造方法が
提供される。窒素を含んだ酸化膜がＬＯＣＯＳの一部と
して残るため，耐ＨＦ性が向上し，ディボット形成を抑
制できる。その上，ＬＯＣＯＳ形成により，アクティブ
領域のエッジのコーナーが丸まり，ゲート酸化膜の薄膜
化を抑制できる。
項９に記載のように，Ｓｉ基板上にＴＥＯＳ系のＣＶＤ
酸化膜にてパッド酸化膜を形成し，ＲＴＡ法にてアニー
ルした後，その上にシリコン窒化膜を生成する工程と，
ホトリソおよびエッチングを行い，酸窒化法にて犠牲の
ためのＬＯＣＯＳを形成する工程と，エッチングを行
い，前記ＬＯＣＯＳの領域内に溝形状のトレンチを形成
する工程と，酸窒化法にて前記トレンチ側壁酸化を行う
工程と，前記トレンチ内に絶縁膜を埋め込み，平坦化し
た後，シリコン窒化膜およびパッド酸化膜を除去する工
程と，酸窒化法にてゲート酸化を行い，イオン注入を行
う工程を施すことを特徴とする半導体装置の製造方法が
提供される。窒素を含んだ酸化膜がＬＯＣＯＳの一部と
して残るため，耐ＨＦ性が向上し，ディボット形成を抑
制できる。その上，ＬＯＣＯＳ形成により，アクティブ
領域のエッジのコーナーが丸まり，ゲート酸化膜の薄膜
化を抑制できる。
【００１６】
【発明の実施の形態】以下，図面に基づいて本発明の実
施の形態を詳細に説明する。図１は，本発明の第１の実
施の形態に係る半導体装置の製造工程断面図である。 （１）まず，図１（ａ）に示すように，Ｓｉ基板１上に
パッド酸化膜３を８５０℃ウエットＯ２雰囲気で１００
〜３００オングストローム形成し，その上にＳｉ ３Ｎ４
膜５をＬＰＣＶＤ（減圧ＣＶＤ）法にて１５００〜２０
００オングストローム生成する。 （２）次にホトリソ工程を行い，ＲＩＥ（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法にてＳｉ3Ｎ４膜５
をエッチングする。レジストがついた状態でＳｉ3Ｎ４
膜５をマスクにしてＳｉ基板１をエッチングし，レジス
トを除去し，トレンチ７を形成する。 （３）図１（ｂ）に示すように，トレンチ側壁酸化膜９
をＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅａｌ）
法にて，１０５０〜１１５０℃のＯ２雰囲気で酸化，９
５０〜１０５０℃のＮＨ３雰囲気で窒化，１０５０〜１
１５０℃のＮ２Ｏ雰囲気で再酸化，という条件で酸窒化
して３００オングストローム形成する。
施の形態を詳細に説明する。図１は，本発明の第１の実
施の形態に係る半導体装置の製造工程断面図である。 （１）まず，図１（ａ）に示すように，Ｓｉ基板１上に
パッド酸化膜３を８５０℃ウエットＯ２雰囲気で１００
〜３００オングストローム形成し，その上にＳｉ ３Ｎ４
膜５をＬＰＣＶＤ（減圧ＣＶＤ）法にて１５００〜２０
００オングストローム生成する。 （２）次にホトリソ工程を行い，ＲＩＥ（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法にてＳｉ3Ｎ４膜５
をエッチングする。レジストがついた状態でＳｉ3Ｎ４
膜５をマスクにしてＳｉ基板１をエッチングし，レジス
トを除去し，トレンチ７を形成する。 （３）図１（ｂ）に示すように，トレンチ側壁酸化膜９
をＲＴＡ（ＲａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅａｌ）
法にて，１０５０〜１１５０℃のＯ２雰囲気で酸化，９
５０〜１０５０℃のＮＨ３雰囲気で窒化，１０５０〜１
１５０℃のＮ２Ｏ雰囲気で再酸化，という条件で酸窒化
して３００オングストローム形成する。
【００１７】（４）図１（ｃ）に示すように，ＣＶＤ酸
化膜１１を埋め込む。 （５）図１（ｄ）に示すように，ＣＭＰ（Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）研
磨を行い，平坦化する。 （６）図１（ｅ）に示すように，Ｓｉ3Ｎ４膜５除去お
よびパッド酸化膜３除去を行い，フィールド領域を形成
する。 （７）その後は所定の工程によるトランジスタ形成を行
う。
化膜１１を埋め込む。 （５）図１（ｄ）に示すように，ＣＭＰ（Ｃｈｅｍｉｃ
ａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）研
磨を行い，平坦化する。 （６）図１（ｅ）に示すように，Ｓｉ3Ｎ４膜５除去お
よびパッド酸化膜３除去を行い，フィールド領域を形成
する。 （７）その後は所定の工程によるトランジスタ形成を行
う。
【００１８】本実施の形態では，トレンチ側壁酸化膜９
は酸窒化膜になっており，窒素を含む。所定量の窒素を
含む酸化膜は，酸化膜中の構造の歪みを緩和することが
できる。したがって，トレンチ側壁酸化膜９中の圧縮応
力が緩和され，アクティブ領域のエッジの部分の応力，
およびＳｉ基板１に与えられる引っ張り応力も緩和され
る。その結果，トレンチ側壁近傍のＳｉ基板中への結晶
欠陥の発生が抑制できるので，接合リーク電流を低減で
きる。また，その後のイオン注入，活性化においても側
壁近傍の不純物の増速拡散が抑制されるので，寄生トラ
ンジスタ形成が抑制され，ひいてはキンク発生を抑制で
きる。さらに，窒素を導入したトレンチ側壁酸化膜９
は，耐ＨＦ性が向上している。これより，後工程におけ
るＨＦ処理において，エッジ部分の浸食量が減少するた
め，ディボット形成を抑制することができる。
は酸窒化膜になっており，窒素を含む。所定量の窒素を
含む酸化膜は，酸化膜中の構造の歪みを緩和することが
できる。したがって，トレンチ側壁酸化膜９中の圧縮応
力が緩和され，アクティブ領域のエッジの部分の応力，
およびＳｉ基板１に与えられる引っ張り応力も緩和され
る。その結果，トレンチ側壁近傍のＳｉ基板中への結晶
欠陥の発生が抑制できるので，接合リーク電流を低減で
きる。また，その後のイオン注入，活性化においても側
壁近傍の不純物の増速拡散が抑制されるので，寄生トラ
ンジスタ形成が抑制され，ひいてはキンク発生を抑制で
きる。さらに，窒素を導入したトレンチ側壁酸化膜９
は，耐ＨＦ性が向上している。これより，後工程におけ
るＨＦ処理において，エッジ部分の浸食量が減少するた
め，ディボット形成を抑制することができる。
【００１９】図２は，本発明の第２の実施の形態に係る
半導体装置の製造工程断面図である。第１の実施の形態
の（１），（２）工程と同様にトレンチを形成する。そ
の後，図２（ａ）に示すようにトレンチ側壁酸化膜２９
を９５０〜１０５０℃ドライＯ ２雰囲気にて熱酸化して
形成する。その後は第１の実施の形態の（４）〜（６）
工程と同様の手順をふむ。この間の工程を図２（ｂ），
（ｃ），（ｄ）で表す。
半導体装置の製造工程断面図である。第１の実施の形態
の（１），（２）工程と同様にトレンチを形成する。そ
の後，図２（ａ）に示すようにトレンチ側壁酸化膜２９
を９５０〜１０５０℃ドライＯ ２雰囲気にて熱酸化して
形成する。その後は第１の実施の形態の（４）〜（６）
工程と同様の手順をふむ。この間の工程を図２（ｂ），
（ｃ），（ｄ）で表す。
【００２０】次に図２（ｅ）に示すように，犠牲酸化膜
２８を第１の実施の形態におけるトレンチ酸化膜形成と
同様な条件で酸窒化で形成し，トランジスタの閾値電圧
を決めるイオン注入を行い，活性化アニールを行う。そ
の後，ゲート電極形成等，所定の工程によるトランジス
タ形成を行う。
２８を第１の実施の形態におけるトレンチ酸化膜形成と
同様な条件で酸窒化で形成し，トランジスタの閾値電圧
を決めるイオン注入を行い，活性化アニールを行う。そ
の後，ゲート電極形成等，所定の工程によるトランジス
タ形成を行う。
【００２１】本実施の形態では，アクティブ領域である
Ｓｉ基板１上に酸窒化膜を形成している。前述のよう
に，所定量の窒素を含む酸化膜は，酸化膜中の構造の歪
みを緩和することができるため，Ｓｉ基板１表面近傍の
応力を緩和する。したがって，その後のイオン注入およ
び活性化において不純物の増速拡散を抑制でき，寄生ト
ランジスタ形成およびキンク発生を抑制できる。さらに
犠牲酸化時にＣＶＤ酸化膜１１表面が窒素を含んだ膜に
なるため，通常のＣＶＤ酸化膜と比較して，耐ＨＦ性が
向上する。これにより，後工程におけるＨＦ処理におい
て，ＣＶＤ酸化膜１１の浸食量が減少するため，ディボ
ット形成を抑制することができる。
Ｓｉ基板１上に酸窒化膜を形成している。前述のよう
に，所定量の窒素を含む酸化膜は，酸化膜中の構造の歪
みを緩和することができるため，Ｓｉ基板１表面近傍の
応力を緩和する。したがって，その後のイオン注入およ
び活性化において不純物の増速拡散を抑制でき，寄生ト
ランジスタ形成およびキンク発生を抑制できる。さらに
犠牲酸化時にＣＶＤ酸化膜１１表面が窒素を含んだ膜に
なるため，通常のＣＶＤ酸化膜と比較して，耐ＨＦ性が
向上する。これにより，後工程におけるＨＦ処理におい
て，ＣＶＤ酸化膜１１の浸食量が減少するため，ディボ
ット形成を抑制することができる。
【００２２】図３は，本発明の第３の実施の形態に係る
半導体装置の製造工程断面図である。本実施の形態で
は，第１の実施の形態の（１）〜（６）工程と同様の手
順をふんで，フィールド領域を形成する。フィールド領
域を形成するまでの製造工程断面図は，図１と同じなの
でここでは省略している。図１（ｅ）に相当するのが図
３（ａ）である。すなわち，ここでのトレンチ側壁酸化
膜９も第１の実施の形態のトレンチ側壁酸化膜９形成と
同様な条件で酸窒化にて形成する。
半導体装置の製造工程断面図である。本実施の形態で
は，第１の実施の形態の（１）〜（６）工程と同様の手
順をふんで，フィールド領域を形成する。フィールド領
域を形成するまでの製造工程断面図は，図１と同じなの
でここでは省略している。図１（ｅ）に相当するのが図
３（ａ）である。すなわち，ここでのトレンチ側壁酸化
膜９も第１の実施の形態のトレンチ側壁酸化膜９形成と
同様な条件で酸窒化にて形成する。
【００２３】次に図３（ｂ）に示すように，犠牲酸化膜
２８を第１の実施の形態におけるトレンチ酸化膜９形成
と同様な条件で酸窒化で形成し，トランジスタの閾値電
圧を決めるイオン注入を行い，活性化アニールを行う。
その後，ゲート電極形成等，所定の工程によるトランジ
スタ形成を行う。
２８を第１の実施の形態におけるトレンチ酸化膜９形成
と同様な条件で酸窒化で形成し，トランジスタの閾値電
圧を決めるイオン注入を行い，活性化アニールを行う。
その後，ゲート電極形成等，所定の工程によるトランジ
スタ形成を行う。
【００２４】本実施の形態は，トレンチ側壁酸化膜９と
犠牲酸化膜２８両方を酸窒化膜で形成しており，第１の
実施の形態と第２の実施の形態を合わせた形態になって
いる。よって，両実施の形態の効果を合わせた効果が得
られる。特に，前述の応力緩和の効果により，より広範
囲な部分で不純物の増速拡散を抑制できる。また，トレ
ンチ側壁酸化膜９と犠牲酸化膜２８両方の耐ＨＦ性が向
上するため，後工程におけるＨＦ処理に対してディボッ
ト形成をより抑制することができる。
犠牲酸化膜２８両方を酸窒化膜で形成しており，第１の
実施の形態と第２の実施の形態を合わせた形態になって
いる。よって，両実施の形態の効果を合わせた効果が得
られる。特に，前述の応力緩和の効果により，より広範
囲な部分で不純物の増速拡散を抑制できる。また，トレ
ンチ側壁酸化膜９と犠牲酸化膜２８両方の耐ＨＦ性が向
上するため，後工程におけるＨＦ処理に対してディボッ
ト形成をより抑制することができる。
【００２５】図４は，本発明の第４の実施の形態に係る
半導体装置の製造工程断面図である。本実施の形態で
は，第１の実施の形態の（１）〜（６）工程と同様の手
順をふんで，フィールド領域を形成する。フィールド領
域を形成するまでの製造工程断面図は，図１と同じなの
でここでは省略している。図１（ｅ）に相当するのが図
４（ａ）である。すなわち，ここでのトレンチ側壁酸化
膜９も第１の実施の形態のトレンチ側壁酸化膜９形成と
同様な条件で酸窒化にて形成する。
半導体装置の製造工程断面図である。本実施の形態で
は，第１の実施の形態の（１）〜（６）工程と同様の手
順をふんで，フィールド領域を形成する。フィールド領
域を形成するまでの製造工程断面図は，図１と同じなの
でここでは省略している。図１（ｅ）に相当するのが図
４（ａ）である。すなわち，ここでのトレンチ側壁酸化
膜９も第１の実施の形態のトレンチ側壁酸化膜９形成と
同様な条件で酸窒化にて形成する。
【００２６】そして図４（ｂ）に示すように，ゲート酸
化膜４８形成を第１の実施の形態におけるトレンチ酸化
膜９形成と同様な条件で酸窒化にて行い，トランジスタ
の閾値電圧を決めるイオン注入を行い，活性化アニール
を行う。その後，所定の工程によるトランジスタ形成を
行う。
化膜４８形成を第１の実施の形態におけるトレンチ酸化
膜９形成と同様な条件で酸窒化にて行い，トランジスタ
の閾値電圧を決めるイオン注入を行い，活性化アニール
を行う。その後，所定の工程によるトランジスタ形成を
行う。
【００２７】ＬＯＣＯＳのエッジにおけるゲート酸化膜
薄膜化は，酸窒化における再酸化により改善するとの報
告がある。同様な効果がトレンチ構造においても期待で
きるため，ゲート酸化膜４８を酸窒化により形成した本
実施の形態では，第３の実施の形態の効果に加え，ゲー
ト酸化膜４８の信頼性向上というメリットが得られる。
また，従来の工程では，フィールド酸化膜を形成した
後，犠牲酸化を行い，トランジスタの閾値電圧を決める
イオン注入を行い活性化し，その後犠牲酸化膜を除去
し，ゲート酸化をしてから電極形成し，トランジスタを
形成していた。しかし，本実施の形態では，犠牲酸化の
工程を省き，ゲート酸化膜４８上からトランジスタの閾
値電圧を決めるイオン注入を行う。したがって，工程数
を少なくでき，時間，コストの削減ができ，なおかつ耐
ＨＦ性の効果も得られる。
薄膜化は，酸窒化における再酸化により改善するとの報
告がある。同様な効果がトレンチ構造においても期待で
きるため，ゲート酸化膜４８を酸窒化により形成した本
実施の形態では，第３の実施の形態の効果に加え，ゲー
ト酸化膜４８の信頼性向上というメリットが得られる。
また，従来の工程では，フィールド酸化膜を形成した
後，犠牲酸化を行い，トランジスタの閾値電圧を決める
イオン注入を行い活性化し，その後犠牲酸化膜を除去
し，ゲート酸化をしてから電極形成し，トランジスタを
形成していた。しかし，本実施の形態では，犠牲酸化の
工程を省き，ゲート酸化膜４８上からトランジスタの閾
値電圧を決めるイオン注入を行う。したがって，工程数
を少なくでき，時間，コストの削減ができ，なおかつ耐
ＨＦ性の効果も得られる。
【００２８】図５は，本発明の第５の実施の形態に係る
半導体装置の製造工程断面図である。 （１）まず，図５（ａ）に示すように，Ｓｉ基板１上に
パッド酸化膜５３をＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ
−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）系のＣＶＤ酸化膜で
１００〜５００オングストローム形成し，その後，ＣＶ
Ｄ酸化膜の焼き締めとして，ＲＴＡ法にて望ましくはト
レンチ酸化膜と同等の温度，すなわち１０００〜１０５
０℃程度の温度で，Ｎ２雰囲気にてアニールする。その
後，Ｓｉ３Ｎ４膜５をＬＰＣＶＤ法にて１５００〜２０
００オングストローム生成する。 （２）次にホトリソ工程を行い，ＲＩＥ法にてＳｉ3Ｎ
４膜５をエッチングする。レジストがついた状態でＳｉ
3Ｎ４膜５をマスクにしてＳｉ基板１をエッチングし，
レジストを除去し，トレンチ７を形成する。 （３）図５（ｂ）に示すように，トレンチ側壁酸化膜９
をＲＴＡ法にて，第１の実施の形態のトレンチ酸化膜形
成と同様な条件で３００オングストローム形成する。
半導体装置の製造工程断面図である。 （１）まず，図５（ａ）に示すように，Ｓｉ基板１上に
パッド酸化膜５３をＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ
−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）系のＣＶＤ酸化膜で
１００〜５００オングストローム形成し，その後，ＣＶ
Ｄ酸化膜の焼き締めとして，ＲＴＡ法にて望ましくはト
レンチ酸化膜と同等の温度，すなわち１０００〜１０５
０℃程度の温度で，Ｎ２雰囲気にてアニールする。その
後，Ｓｉ３Ｎ４膜５をＬＰＣＶＤ法にて１５００〜２０
００オングストローム生成する。 （２）次にホトリソ工程を行い，ＲＩＥ法にてＳｉ3Ｎ
４膜５をエッチングする。レジストがついた状態でＳｉ
3Ｎ４膜５をマスクにしてＳｉ基板１をエッチングし，
レジストを除去し，トレンチ７を形成する。 （３）図５（ｂ）に示すように，トレンチ側壁酸化膜９
をＲＴＡ法にて，第１の実施の形態のトレンチ酸化膜形
成と同様な条件で３００オングストローム形成する。
【００２９】（４）図５（ｃ）に示すように，ＣＶＤ酸
化膜１１を埋め込む。 （５）その後ＣＭＰ研磨を行い，平坦化する。 （６）図５（ｄ）に示すように，Ｓｉ3Ｎ４膜５除去お
よびパッド酸化膜５３除去を行い，フィールド領域を形
成する。 （７）図５（ｅ）に示すように，ゲート酸化膜４８形成
を第１の実施の形態におけるトレンチ酸化膜９形成と同
様な条件で酸窒化にて行い，トランジスタの閾値電圧を
決めるイオン注入を行い，活性化アニールを行う。その
後，所定の工程によるトランジスタ形成を行う。
化膜１１を埋め込む。 （５）その後ＣＭＰ研磨を行い，平坦化する。 （６）図５（ｄ）に示すように，Ｓｉ3Ｎ４膜５除去お
よびパッド酸化膜５３除去を行い，フィールド領域を形
成する。 （７）図５（ｅ）に示すように，ゲート酸化膜４８形成
を第１の実施の形態におけるトレンチ酸化膜９形成と同
様な条件で酸窒化にて行い，トランジスタの閾値電圧を
決めるイオン注入を行い，活性化アニールを行う。その
後，所定の工程によるトランジスタ形成を行う。
【００３０】本実施の形態では，パッド酸化膜５３に熱
酸化膜よりも耐ＨＦ性が低いＣＶＤ酸化膜を用いている
ため，ＨＦ処理におけるレートが速くなり，パッド酸化
膜５３除去時に処理時間を短くすることができる。ま
た，このため，パッド酸化膜５３除去時におけるＣＶＤ
酸化膜１１の浸食量が減少するため，ディボット形成を
抑制できる。
酸化膜よりも耐ＨＦ性が低いＣＶＤ酸化膜を用いている
ため，ＨＦ処理におけるレートが速くなり，パッド酸化
膜５３除去時に処理時間を短くすることができる。ま
た，このため，パッド酸化膜５３除去時におけるＣＶＤ
酸化膜１１の浸食量が減少するため，ディボット形成を
抑制できる。
【００３１】図６は，本発明の第６の実施の形態に係る
半導体装置の製造工程断面図である。本実施の形態で
は，第５の実施の形態の（１）工程後，ホトリソ工程を
行い，ＲＩＥ法にてＳｉ3Ｎ４膜５をエッチングする。
その後，図６（ａ）に示すように，犠牲のためのＬＯＣ
ＯＳ６８を，第１の実施の形態のトレンチ側壁酸化膜９
形成と同様な条件で酸窒化にて１００〜５００オングス
トローム程度形成する。
半導体装置の製造工程断面図である。本実施の形態で
は，第５の実施の形態の（１）工程後，ホトリソ工程を
行い，ＲＩＥ法にてＳｉ3Ｎ４膜５をエッチングする。
その後，図６（ａ）に示すように，犠牲のためのＬＯＣ
ＯＳ６８を，第１の実施の形態のトレンチ側壁酸化膜９
形成と同様な条件で酸窒化にて１００〜５００オングス
トローム程度形成する。
【００３２】次にホトリソ工程を行い，図６（ｂ）に示
すように，形成したＬＯＣＯＳ６８の所定の領域にエッ
チング工程にてトレンチ７を形成する。次に，トレンチ
側壁酸化膜９をＲＴＡ法にて第１の実施の形態のトレン
チ側壁酸化膜９形成と同様な条件で酸窒化にて３００オ
ングストローム形成する。
すように，形成したＬＯＣＯＳ６８の所定の領域にエッ
チング工程にてトレンチ７を形成する。次に，トレンチ
側壁酸化膜９をＲＴＡ法にて第１の実施の形態のトレン
チ側壁酸化膜９形成と同様な条件で酸窒化にて３００オ
ングストローム形成する。
【００３３】次にＣＶＤ酸化膜１１を埋め込み，図６
（ｃ）に示すように，ＣＭＰ研磨を行い平坦化する。図
６（ｄ）に示すようにＳｉ3Ｎ４膜５除去およびパッド
酸化膜５３除去を行い，フィールド領域を形成する。図
６（ｅ）に示すように，第５の実施の形態と同様にゲー
ト酸化膜４８形成を酸窒化にて行い，トランジスタの閾
値電圧を決めるイオン注入を行い，活性化アニールを行
う。その後，所定の工程によるトランジスタ形成を行
う。
（ｃ）に示すように，ＣＭＰ研磨を行い平坦化する。図
６（ｄ）に示すようにＳｉ3Ｎ４膜５除去およびパッド
酸化膜５３除去を行い，フィールド領域を形成する。図
６（ｅ）に示すように，第５の実施の形態と同様にゲー
ト酸化膜４８形成を酸窒化にて行い，トランジスタの閾
値電圧を決めるイオン注入を行い，活性化アニールを行
う。その後，所定の工程によるトランジスタ形成を行
う。
【００３４】ここで，犠牲のためのＬＯＣＯＳ６８形成
後のトレンチ７形成は，ホトリソ工程を行わずに，Ｓｉ
3Ｎ４膜５をマスクにして行ってもよい。この場合は，
ホトリソ工程を削除することができ，工程の簡略化がで
きる。
後のトレンチ７形成は，ホトリソ工程を行わずに，Ｓｉ
3Ｎ４膜５をマスクにして行ってもよい。この場合は，
ホトリソ工程を削除することができ，工程の簡略化がで
きる。
【００３５】本実施の形態によれば，犠牲のために形成
したＬＯＣＯＳ６８で残された部分が窒素を含んだ酸化
膜になっているため，耐ＨＦ性が通常のＣＶＤ酸化膜よ
りも高く，第５の実施の形態と比較してディボット形成
を抑制する効果が得られる。また，ＬＯＣＯＳ６８形成
により，アクティブ領域のエッジのコーナーが丸まり，
ゲート酸化膜４８の薄膜化を抑制できる。
したＬＯＣＯＳ６８で残された部分が窒素を含んだ酸化
膜になっているため，耐ＨＦ性が通常のＣＶＤ酸化膜よ
りも高く，第５の実施の形態と比較してディボット形成
を抑制する効果が得られる。また，ＬＯＣＯＳ６８形成
により，アクティブ領域のエッジのコーナーが丸まり，
ゲート酸化膜４８の薄膜化を抑制できる。
【００３６】以上，添付図面を参照しながら本発明にか
かる半導体装置およびその製造方法の好適な実施形態に
ついて説明したが，本発明はかかる例に限定されないこ
とは言うまでもない。当業者であれば，特許請求の範囲
に記載された技術的思想の範疇内において，各種の変更
例または修正例に想到し得ることは明らかであり，それ
らについても当然に本発明の技術的範囲に属するものと
了解される。
かる半導体装置およびその製造方法の好適な実施形態に
ついて説明したが，本発明はかかる例に限定されないこ
とは言うまでもない。当業者であれば，特許請求の範囲
に記載された技術的思想の範疇内において，各種の変更
例または修正例に想到し得ることは明らかであり，それ
らについても当然に本発明の技術的範囲に属するものと
了解される。
【００３７】
【発明の効果】以上，詳細に説明したように本発明によ
れば，ディボット形成およびキンク発生を抑制し，接合
リーク電流を低減するとともに，ゲート酸化膜の信頼性
向上を図ることが可能な半導体装置およびその製造方法
を提供することができる。
れば，ディボット形成およびキンク発生を抑制し，接合
リーク電流を低減するとともに，ゲート酸化膜の信頼性
向上を図ることが可能な半導体装置およびその製造方法
を提供することができる。
【図１】 本発明の第１の実施の形態に係る半導体装置
の製造工程断面図である。
の製造工程断面図である。
【図２】 本発明の第２の実施の形態に係る半導体装置
の製造工程断面図である。
の製造工程断面図である。
【図３】 本発明の第３の実施の形態に係る半導体装置
の製造工程断面図である。
の製造工程断面図である。
【図４】 本発明の第４の実施の形態に係る半導体装置
の製造工程断面図である。
の製造工程断面図である。
【図５】 本発明の第５の実施の形態に係る半導体装置
の製造工程断面図である。
の製造工程断面図である。
【図６】 本発明の第６の実施の形態に係る半導体装置
の製造工程断面図である。
の製造工程断面図である。
【図７】 トレンチ構造を示す図である。
【図８】 アクティブ領域のエッジ近傍の拡大図であ
る。
る。
【図９】 寄生トランジスタが発生した場合のトランジ
スタ特性曲線である。
スタ特性曲線である。
１ Ｓｉ基板 ３，５３ パッド酸化膜 ５ Ｓｉ３Ｎ４膜 ７ トレンチ ９，２９，７１ トレンチ側壁酸化膜 １１ ＣＶＤ酸化膜 ２８ 犠牲酸化膜 ４８，９２ ゲート酸化膜 ６８ ＬＯＣＯＳ ７２ 埋め込み絶縁膜 ８１ ディボット ＡＣ アクティブ領域 ＦＩ フィールド領域 ８２ 不純物低濃度領域 ８３ 薄膜部
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M108 AA02 AB05 AB15 AB27 AC07 AC13 AC14 AC22 AC34 AC55 AD13 5F032 AA23 AA26 AA35 AA44 AA54 AA77 AA84 BB01 BB06 CA17 DA03 DA23 DA33 DA53 DA57 DA74 DA78 DA80
Claims (9)
- 【請求項１】 素子分離領域に溝形状のトレンチを設
け，前記トレンチ内の側壁酸化膜に窒素を含む酸化膜を
用いることを特徴とする半導体装置。 - 【請求項２】 素子分離領域に溝形状のトレンチを設
け，前記トレンチ内の素子分離膜表面の組成に窒素を含
むことを特徴とする半導体装置。 - 【請求項３】 素子分離領域に溝形状のトレンチを設
け，前記トレンチ内の素子分離膜表面の組成および素子
形成領域表面の組成に窒素を含むことを特徴とする半導
体装置。 - 【請求項４】 Ｓｉ基板上にパッド酸化膜およびシリコ
ン窒化膜を生成する工程と，ホトリソおよびエッチング
を行い，溝形状のトレンチを形成する工程と，酸窒化法
にて前記トレンチの側壁酸化を行う工程と，前記トレン
チ内に絶縁膜を埋め込み，平坦化した後，シリコン窒化
膜およびパッド酸化膜を除去する工程を施すことを特徴
とする半導体装置の製造方法。 - 【請求項５】 Ｓｉ基板上にパッド酸化膜およびシリコ
ン窒化膜を生成する工程と，ホトリソおよびエッチング
を行い，溝形状のトレンチを形成する工程と，前記トレ
ンチの側壁酸化を行う工程と，前記トレンチ内に絶縁膜
を埋め込み，平坦化した後，シリコン窒化膜およびパッ
ド酸化膜を除去する工程と，酸窒化法にて犠牲酸化を行
った後，イオン注入を行う工程を施すことを特徴とする
半導体装置の製造方法。 - 【請求項６】 酸窒化法にて前記トレンチ側壁酸化を行
うことを特徴とする請求項５に記載の半導体装置の製造
方法。 - 【請求項７】 Ｓｉ基板上にパッド酸化膜およびシリコ
ン窒化膜を生成する工程と，ホトリソおよびエッチング
を行い，溝形状のトレンチを形成する工程と，酸窒化法
にて前記トレンチ側壁酸化を行う工程と，前記トレンチ
内に絶縁膜を埋め込み，平坦化した後，シリコン窒化膜
およびパッド酸化膜を除去する工程と，酸窒化法にてゲ
ート酸化を行い，イオン注入を行う工程を施すことを特
徴とする半導体装置の製造方法。 - 【請求項８】 Ｓｉ基板上にＴＥＯＳ系のＣＶＤ酸化膜
にてパッド酸化膜を形成し，ＲＴＡ法にてアニールした
後，その上にシリコン窒化膜を生成する工程と，ホトリ
ソおよびエッチングを行い，溝形状のトレンチを形成す
る工程と，酸窒化法にて前記トレンチ側壁酸化を行う工
程と，前記トレンチ内に絶縁膜を埋め込み，平坦化した
後，シリコン窒化膜およびパッド酸化膜を除去する工程
と，酸窒化法にてゲート酸化を行い，イオン注入を行う
工程を施すことを特徴とする半導体装置の製造方法。 - 【請求項９】 Ｓｉ基板上にＴＥＯＳ系のＣＶＤ酸化膜
にてパッド酸化膜を形成し，ＲＴＡ法にてアニールした
後，その上にシリコン窒化膜を生成する工程と，ホトリ
ソおよびエッチングを行い，酸窒化法にて犠牲のための
ＬＯＣＯＳを形成する工程と，エッチングを行い，前記
ＬＯＣＯＳの領域内に溝形状のトレンチを形成する工程
と，酸窒化法にて前記トレンチ側壁酸化を行う工程と，
前記トレンチ内に絶縁膜を埋め込み，平坦化した後，シ
リコン窒化膜およびパッド酸化膜を除去する工程と，酸
窒化法にてゲート酸化を行い，イオン注入を行う工程を
施すことを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31702499A JP3604072B2 (ja) | 1999-11-08 | 1999-11-08 | 半導体装置の製造方法 |
| US09/604,681 US6642124B1 (en) | 1999-11-08 | 2000-06-27 | Semiconductor device and manufacturing method thereof |
| US11/266,778 USRE41696E1 (en) | 1999-11-08 | 2005-11-03 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31702499A JP3604072B2 (ja) | 1999-11-08 | 1999-11-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001135720A true JP2001135720A (ja) | 2001-05-18 |
| JP3604072B2 JP3604072B2 (ja) | 2004-12-22 |
Family
ID=18083581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31702499A Expired - Fee Related JP3604072B2 (ja) | 1999-11-08 | 1999-11-08 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6642124B1 (ja) |
| JP (1) | JP3604072B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323394B2 (en) | 2004-10-06 | 2008-01-29 | Oki Electric Industry Co., Ltd. | Method of producing element separation structure |
| JP2008235351A (ja) * | 2007-03-16 | 2008-10-02 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置。 |
| JP5799235B2 (ja) * | 2010-11-19 | 2015-10-21 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6613651B1 (en) * | 2000-09-05 | 2003-09-02 | Lsi Logic Corporation | Integrated circuit isolation system |
| TWI252565B (en) * | 2002-06-24 | 2006-04-01 | Hitachi Ltd | Semiconductor device and manufacturing method thereof |
| US7316979B2 (en) * | 2003-08-01 | 2008-01-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and apparatus for providing an integrated active region on silicon-on-insulator devices |
| JP2005277196A (ja) * | 2004-03-25 | 2005-10-06 | Elpida Memory Inc | 半導体装置の製造方法 |
| US20050275058A1 (en) * | 2004-05-28 | 2005-12-15 | Leibiger Steven M | Method for enhancing field oxide and integrated circuit with enhanced field oxide |
| US7879694B1 (en) | 2004-07-13 | 2011-02-01 | National Semiconductor Corporation | System and method for applying a pre-gate plasma etch in a semiconductor device manufacturing process |
| US7223698B1 (en) * | 2005-02-10 | 2007-05-29 | Advanced Micro Devices, Inc. | Method of forming a semiconductor arrangement with reduced field-to active step height |
| US7199020B2 (en) * | 2005-04-11 | 2007-04-03 | Texas Instruments Incorporated | Nitridation of STI liner oxide for modulating inverse width effects in semiconductor devices |
| US7586158B2 (en) * | 2005-07-07 | 2009-09-08 | Infineon Technologies Ag | Piezoelectric stress liner for bulk and SOI |
| CN100426486C (zh) * | 2005-11-22 | 2008-10-15 | 上海华虹Nec电子有限公司 | 一种改进器件浅沟道隔离边缘漏电的方法 |
| JP2010199156A (ja) * | 2009-02-23 | 2010-09-09 | Panasonic Corp | 半導体装置及びその製造方法 |
| CN102005379B (zh) * | 2010-10-25 | 2015-08-19 | 上海华虹宏力半导体制造有限公司 | 提高沟槽栅顶角栅氧可靠性的方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4764248A (en) * | 1987-04-13 | 1988-08-16 | Cypress Semiconductor Corporation | Rapid thermal nitridized oxide locos process |
| US5436481A (en) * | 1993-01-21 | 1995-07-25 | Nippon Steel Corporation | MOS-type semiconductor device and method of making the same |
| JP3963961B2 (ja) * | 1994-08-31 | 2007-08-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100192178B1 (ko) * | 1996-01-11 | 1999-06-15 | 김영환 | 반도체 소자의 아이솔레이션 방법 |
| US5763315A (en) * | 1997-01-28 | 1998-06-09 | International Business Machines Corporation | Shallow trench isolation with oxide-nitride/oxynitride liner |
| US5843820A (en) * | 1997-09-29 | 1998-12-01 | Vanguard International Semiconductor Corporation | Method of fabricating a new dynamic random access memory (DRAM) cell having a buried horizontal trench capacitor |
| TW353797B (en) * | 1997-12-27 | 1999-03-01 | United Microelectronics Corp | Method of shallow trench isolation |
| US5976951A (en) * | 1998-06-30 | 1999-11-02 | United Microelectronics Corp. | Method for preventing oxide recess formation in a shallow trench isolation |
| US6245638B1 (en) * | 1998-08-03 | 2001-06-12 | Advanced Micro Devices | Trench and gate dielectric formation for semiconductor devices |
| US6297128B1 (en) * | 1999-01-29 | 2001-10-02 | Vantis Corporation | Process for manufacturing shallow trenches filled with dielectric material having low mechanical stress |
| US6352897B1 (en) * | 1999-06-09 | 2002-03-05 | United Microelectronics Corp. | Method of improving edge recess problem of shallow trench isolation |
-
1999
- 1999-11-08 JP JP31702499A patent/JP3604072B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-27 US US09/604,681 patent/US6642124B1/en not_active Ceased
-
2005
- 2005-11-03 US US11/266,778 patent/USRE41696E1/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7323394B2 (en) | 2004-10-06 | 2008-01-29 | Oki Electric Industry Co., Ltd. | Method of producing element separation structure |
| JP2008235351A (ja) * | 2007-03-16 | 2008-10-02 | Seiko Epson Corp | 半導体装置の製造方法及び半導体装置。 |
| JP4687671B2 (ja) * | 2007-03-16 | 2011-05-25 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP5799235B2 (ja) * | 2010-11-19 | 2015-10-21 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| USRE41696E1 (en) | 2010-09-14 |
| US6642124B1 (en) | 2003-11-04 |
| JP3604072B2 (ja) | 2004-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE41696E1 (en) | Semiconductor device and manufacturing method thereof | |
| JP4072308B2 (ja) | トレンチ素子分離方法 | |
| US6261921B1 (en) | Method of forming shallow trench isolation structure | |
| JP2000012676A (ja) | 半導体装置のトレンチ素子分離方法 | |
| US20020004285A1 (en) | Stress-free shallow trench isolation | |
| JP5121102B2 (ja) | 半導体装置の製造方法 | |
| JP3439387B2 (ja) | 半導体装置の製造方法 | |
| JP3877672B2 (ja) | 半導体装置の製造方法 | |
| JP4592193B2 (ja) | 半導体装置の製造方法 | |
| JP4577680B2 (ja) | 半導体装置の製造方法 | |
| KR100839894B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH0817813A (ja) | 半導体装置の製造方法 | |
| JP2004363121A (ja) | 半導体装置の製造方法 | |
| JP3644682B2 (ja) | 半導体装置の製造方法 | |
| JP3744889B2 (ja) | 半導体装置の製造方法 | |
| KR100473732B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JP3277957B2 (ja) | Ｓｏｉ半導体装置の製造方法 | |
| KR100430681B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| JP2001210709A (ja) | 半導体装置の製造方法 | |
| KR100634430B1 (ko) | 반도체소자의 소자분리막 형성방법 | |
| JP2002100670A (ja) | 半導体装置及びその製造方法 | |
| US20030186555A1 (en) | Utilizing chemical dry etching for forming rounded corner in shallow trench isolation process | |
| JP2000340644A (ja) | 半導体装置の製造方法 | |
| KR20010061041A (ko) | 반도체소자의 소자분리막 형성방법 | |
| JP2001244327A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040406 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040603 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040629 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040827 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040921 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040924 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111008 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111008 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121008 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |