JP2001127160A - 半導体集積回路及びそのレイアウト設計手法 - Google Patents

Abstract

(57)【要約】 【課題】 未完結配線の発生を防ぎ、レイアウト設計期
間を短縮することができる半導体集積回路及びそのレイ
アウト設計手法を提供する。 【解決手段】 機能セル１は、各種の機能を実現するた
めに必要な実サイズ領域２と、配置配線時に他の機能セ
ルとの間に間隔を空け端子密度を緩和すると同時に、機
能セル間の配線を施す領域として利用することを目的と
した一定の幅の配線専用領域３とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板上に自
動配置配線プログラムを用いて各種の機能セルを配置及
び配線されてなる半導体集積回路及びそのレイアウト設
計手法に関する。

【０００２】

【従来の技術】セルベース方式等のレイアウト設計手法
を用いた半導体集積回路は、半導体基板上に自動配置配
線プログラムを用いて各種の機能セルを配置、配線する
ことにより形成される。

【０００３】以下、従来の半導体集積回路及びそのレイ
アウト設計手法について図を用いて説明する。図６及び
図７は、従来のレイアウト設計手法を説明する図である
（説明を簡易化するため、セル列を３列のみ示した）。
従来のレイアウト設計手法においては、各種の機能セル
を配置、配線する際、機能セル２１のセルサイズは実際
の大きさ（実サイズ）で定義されていた。そして、図６
に示すように、端子２２の集中による配線混雑領域２３
が発生した場合には、図７に示すように、機能セル２１
のセル列の配置領域内に配置禁止領域２４を設定し、こ
れを配線専用領域として再度、機能セルを配置すること
により未完結配線の発生を回避していた。

【０００４】

【発明が解決しようとする課題】しかしながら、機能セ
ルのサイズを実サイズで定義しているため、大規模な回
路においては、機能セルが集中し、端子密度が高くな
り、配線が混雑し、自動配置配線プログラムの実行処理
時間等が長くなり、このため、レイアウト設計期間の長
期化、更には未完結配線の発生をも招いていた。

【０００５】また、上記未完結配線の修復を行う際、い
ったん初期配置配線を行い、混雑場所、混雑度、あるい
は未完結配線を確認してから配置禁止領域を設定し、再
度配置配線を行うため、レイアウト設計期間が長期化し
ていた。

【０００６】さらに、上記従来手法は配置禁止領域設定
後、再度配置し直すので、他の配置配線個所に影響を与
えることがある。これにより、前記作業を再び繰り返す
必要もあり、更なるレイアウト設計期間の長期化という
悪循環を招いていた。

【０００７】本発明は、上記従来の問題点に鑑みてなさ
れたものであって、未完結配線の発生を防ぎ、レイアウ
ト設計期間を短縮することができる半導体集積回路及び
そのレイアウト設計手法を提供することを目的とする。

【０００８】

【課題を解決するための手段】すなわち、本発明に係る
半導体集積回路は、以下の特徴を有することにより前記
目的を達成できる。 １．半導体基板上に自動配置配線プログラムを用いて各
種の機能セルを配置及び配線されることにより構成され
た半導体集積回路において、前記機能セルを配置すると
きに、セルサイズを擬似的に大きく見せかけて配置さ
れ、前記各種の機能セルの実際のセルサイズと、擬似的
に大きく見せかけたセルサイズとの差分領域を、前記各
種の機能セル間の配線専用領域として配線されされたこ
と（請求項１）。 ２．前記各種の機能セル毎に擬似的に大きく見せかける
量が一定値として設定されたこと（請求項２）。 ３．前記各種の機能セルの持つ端子数あるいは端子配置
位置、端子定義層などの情報からあらかじめ混雑度が予
測され、前記各種の機能セル毎に擬似的に大きく見せか
ける量が可変値として設定されたこと（請求項３）。 ４．前記各種の機能セル間の横方向（セル列方向）を前
記差分領域としたこと（請求項４）。 ５．前記各種の機能セル間の縦方向（セル列に垂直な方
向）を前記差分領域としたこと（請求項５）。 ６．前記各種の機能セル間の横方向（セル列方向）及び
縦方向（セル列に垂直な方向）を前記差分領域としたこ
と（請求項６）。

【０００９】また、本発明に係る半導体集積回路のレイ
アウト設計手法は、以下の特徴を有することにより前記
目的を達成できる。 ７．半導体基板上に自動配置配線プログラムを用いて各
種の機能セルを配置及び配線する半導体集積回路のレイ
アウト設計手法であって、前記機能セルを配置すると
き、セルサイズを擬似的に大きく見せかけることによ
り、自動的に前記各種の機能セル間に間隔をあけ、端子
密度を緩和して配置し、前記各種の機能セルの実際のセ
ルサイズと、擬似的に大きく見せかけたセルサイズとの
差分領域を、前記各種の機能セル間の配線専用領域とし
て配線すること（請求項７）。 ８．前記各種の機能セル間に、一定の間隔をあけること
（請求項８）。 ９．前記各種の機能セルの持つ端子数あるいは端子配置
位置、端子定義層などの情報からあらかじめ配線の混雑
度を予測し、前記各種の機能セル毎に擬似的に大きく見
せかける量を可変値として設定し、前記各種の機能セル
間に、該可変値の間隔をあけること（請求項９）。 １０．前記各種の機能セル間の横方向（セル列方向）を
前記差分領域とすること（請求項１０）。 １１．前記各種の機能セル間の縦方向（セル列に垂直な
方向）を前記差分領域とすること（請求項１１）。 １２．記各種の機能セル間の横方向（セル列方向）及び
縦方向（セル列に垂直な方向）を前記差分領域とするこ
と（請求項１２）。

【００１０】（作用）本発明は、自動配置配線プログラ
ムを実行する際に、機能セルを擬似的に大きく見せかけ
ることにより、機能セル間に配線専用領域が設けられる
ことにより、複数の機能セル間での端子集中を回避し、
端子密度が緩和され、未完結配線の発生を未然に防ぎ、
レイアウト設計期間を短縮することができる。

【００１１】

【発明の実施の形態】以下、本発明について図面を用い
て詳細に説明する。 （第１の実施の形態）図１は、本発明に係る第１の実施
の形態の機能セルを示す図であり、（ａ）は機能セルの
実サイズ領域、（ｂ）は機能セル全体を示す。図２は、
本発明に係る第１の実施の形態のレイアウト設計手法を
説明する図である（説明を簡易化するため、セル列を３
列のみ示した）。

【００１２】図１の（ｂ）の機能セル１は、各種の機能
を実現するために必要な図１の（ａ）に示した実サイズ
領域２と、配置配線時に他の機能セルとの間に間隔を空
け端子密度を緩和すると同時に、機能セル間の配線を施
す領域として利用することを目的とした一定の幅の配線
専用領域３とを有する。

【００１３】このように、実際のセルサイズよりも擬似
的に大きなサイズを持つ機能セル１を、図２のように、
各種の機能セルを列状に配置し、これらの機能セルの端
子４を適宜（例えば、端子ＡとＢを接続する配線５のよ
うに）、配線するレイアウト設計手法を用いる。

【００１４】つまり、機能セル１を実サイズ領域２に対
して一定の幅の配線専用領域３を付加し、自動配置配線
プログラムを実行する際に、擬似的にセルサイズを大き
く見せかける。このことにより、機能セル間を横方向
に、一定の間隔を空けて配置させる。

【００１５】本実施形態を適用することにより、複数の
機能セル間での端子の集中が回避され、同時に配線専用
領域が設けられるため、配線の混雑、あるいは未完結配
線の発生を未然に防ぐことが出来る。

【００１６】（第２の実施の形態）図３は、本発明に係
る第２の実施の形態のレイアウト設計手法を示す図であ
る（説明を簡易化するため、セル列を３列のみ示し
た）。上記第１の実施の形態では、各種の機能セルの配
線専用領域３は一定の幅としたが、本実施形態では、各
機能セルの持つ端子数あるいは端子配置位置、端子定義
層などの情報からあらかじめ配線の混雑度を予測し、各
種の機能セル毎に配線専用領域３の幅を可変にする。

【００１７】（第３の実施の形態）図４は、本発明に係
る第３の実施の形態の機能セルを示す図であり、（ａ）
は機能セルの実サイズ領域、（ｂ）は機能セル全体を示
す。図５は、本発明に係る第３の実施の形態のレイアウ
ト設計手法を示す図である（説明を簡易化するため、セ
ル列を３列のみ示した）。上記第１の実施の形態では、
横方向（セル列方向）にのみ、配線専用領域３を設定し
ているが、本実施の形態では、縦横両方に配線専用領域
３を設定する。

【００１８】なお、適宜縦方向に配線する領域を別途、
各セル間に確保する等すれば、縦方向のみに、配線専用
領域３を設定してもよい。さらに、縦方向の配線専用領
域３、または、縦横両方の配線専用領域３の幅を、各機
能セルの持つ端子数あるいは端子配置位置、端子定義層
などの情報からあらかじめ配線の混雑度を予測し、各種
の機能セル毎に可変にしても良い。

【００１９】

【発明の効果】以上、詳記したように、本発明の半導体
集積回路及びそのレイアウト設計手法によれば、自動配
置配線プログラムを実行する際に、機能セルを擬似的に
大きく見せかけることにより、機能セル間に一定の幅の
配線専用領域が設けられる。これにより、複数の機能セ
ル間での端子集中を回避し、端子密度を緩和することが
できる。また、配線専用領域が設けるられることによ
り、配線の混雑、あるいは未完結配線の発生を未然に防
ぐことが可能である。特に、大規模な半導体集積回路に
おいては、レイアウト設計期間の長期化を防ぎ、更には
長い迂回配線等も排除でき、この配線遅延による半導体
集積回路の性能悪化を防ぐことができる。

【図面の簡単な説明】

【図１】本発明に係る第１の実施の形態の機能セルを示
す図である。（ａ）は機能セルの実サイズ領域、（ｂ）
は機能セル全体。

【図２】本発明に係る第１の実施の形態のレイアウト設
計手法を示す図である。

【図３】本発明に係る第２の実施の形態のレイアウト設
計手法を示す図である。

【図４】本発明に係る第３の実施の形態の機能セルを示
す図である。（ａ）は機能セルの実サイズ領域、（ｂ）
は機能セル全体。

【図５】本発明に係る第３の実施の形態のレイアウト設
計手法を示す図である。

【図６】従来のレイアウト設計手法を説明する図であ
る。

【図７】従来のレイアウト設計手法を説明する図であ
る。

【符号の説明】

１ 機能セル ２ 実サイズ領域 ３ 配線専用領域 ４ 端子 ５ 配線

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に自動配置配線プログラム
   を用いて各種の機能セルを配置及び配線されることによ
   り構成された半導体集積回路において、 前記機能セルを配置するときに、セルサイズを擬似的に
   大きく見せかけて配置され、前記各種の機能セルの実際
   のセルサイズと、擬似的に大きく見せかけたセルサイズ
   との差分領域を、前記各種の機能セル間の配線専用領域
   として配線されされたことを特徴とする半導体集積回
   路。
2. 【請求項２】 前記各種の機能セル毎に擬似的に大きく
   見せかける量が一定値として設定されたことを特徴とす
   る請求項１に記載の半導体集積回路。
3. 【請求項３】 前記各種の機能セルの持つ端子数あるい
   は端子配置位置、端子定義層などの情報からあらかじめ
   混雑度が予測され、前記各種の機能セル毎に擬似的に大
   きく見せかける量が可変値として設定されたことを特徴
   とする請求項１に記載の半導体集積回路。
4. 【請求項４】 前記各種の機能セル間の横方向（セル列
   方向）を前記差分領域としたことを特徴とする請求項１
   〜３のいずれかに記載の半導体集積回路。
5. 【請求項５】 前記各種の機能セル間の縦方向（セル列
   に垂直な方向）を前記差分領域としたことを特徴とする
   請求項１〜３のいずれかに記載の半導体集積回路。
6. 【請求項６】 前記各種の機能セル間の横方向（セル列
   方向）及び縦方向（セル列に垂直な方向）を前記差分領
   域としたことを特徴とする請求項１〜３のいずれかに記
   載の半導体集積回路。
7. 【請求項７】 半導体基板上に自動配置配線プログラム
   を用いて各種の機能セルを配置及び配線する半導体集積
   回路のレイアウト設計手法であって、 前記機能セルを配置するとき、セルサイズを擬似的に大
   きく見せかけることにより、自動的に前記各種の機能セ
   ル間に間隔をあけ、端子密度を緩和して配置し、前記各
   種の機能セルの実際のセルサイズと、擬似的に大きく見
   せかけたセルサイズとの差分領域を、前記各種の機能セ
   ル間の配線専用領域として配線することを特徴とする半
   導体集積回路のレイアウト設計手法。
8. 【請求項８】 前記各種の機能セル間に、一定の間隔を
   あけることを特徴とする請求項７に記載の半導体集積回
   路のレイアウト設計手法。
9. 【請求項９】 前記各種の機能セルの持つ端子数あるい
   は端子配置位置、端子定義層などの情報からあらかじめ
   配線の混雑度を予測し、前記各種の機能セル毎に擬似的
   に大きく見せかける量を可変値として設定し、前記各種
   の機能セル間に、該可変値の間隔をあけることを特徴と
   する請求項７に記載の半導体集積回路のレイアウト設計
   手法。
10. 【請求項１０】 前記各種の機能セル間の横方向（セル
    列方向）を前記差分領域とすることを特徴とする請求項
    ７〜９のいずれかに記載の半導体集積回路のレイアウト
    設計手法。
11. 【請求項１１】 前記各種の機能セル間の縦方向（セル
    列に垂直な方向）を前記差分領域とすることを特徴とす
    る請求項７〜９のいずれかに記載の半導体集積回路のレ
    イアウト設計手法。
12. 【請求項１２】 前記各種の機能セル間の横方向（セル
    列方向）及び縦方向（セル列に垂直な方向）を前記差分
    領域とすることを特徴とする請求項７〜９のいずれかに
    記載の半導体集積回路のレイアウト設計手法。