JP2001102447A - コンタクト構造の製造方法 - Google Patents

コンタクト構造の製造方法

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JP2001102447A JP27792299A JP27792299A JP2001102447A JP 2001102447 A JP2001102447 A JP 2001102447A JP 27792299 A JP27792299 A JP 27792299A JP 27792299 A JP27792299 A JP 27792299A JP 2001102447 A JP2001102447 A JP 2001102447A
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Abstract

(57)【要約】 【課題】 埋め込み配線の形成と低誘電率層間絶縁膜の
形成とを組み合わせたコンタクト構造の製造方法であっ
て、低誘電率層間絶縁膜に形成する接続孔に対して形状
の異常を発生させないものを実現する。 【解決手段】 第３の層間絶縁膜１０の上面に第４の層
間絶縁膜１１を形成する。次に、第４の層間絶縁膜１１
に配線溝の、第３の層間絶縁膜１０に接続孔のパターニ
ングをそれぞれ施す。次に、接続孔のパターンをまず第
３の低誘電率層間絶縁膜９に形成する。次に、そこに露
出した第２の層間絶縁膜８を除去し、第３の層間絶縁膜
１０に配線溝のパターンを形成する。そして、第２およ
び第３の低誘電率層間絶縁膜７，９をエッチングして配
線溝と接続孔とを同時に形成する。こうすれば、第２お
よび第３の低誘電率層間絶縁膜７，９を露出させずにフ
ォトレジストの再形成が行え、接続孔に形状の異常が発
生しにくい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、コンタクト構造
の製造方法に関し、特に、埋め込み配線および低誘電率
層間絶縁膜の形成に関するものである。
【０００２】
【従来の技術】ゲート長の小さな（例えば０．１８μｍ
以下の）半導体デバイスにおいて高速化を実現するため
には、デバイスにおける信号遅延を低減することが重要
である。デバイスでの信号遅延はトランジスタでの信号
遅延と配線での信号遅延との和で表わされるが、配線ピ
ッチの縮小が急速に進むにつれて、配線での信号遅延の
方がトランジスタでの信号遅延よりもデバイスでの信号
遅延に占める割合が大きくなっている。
【０００３】配線での信号遅延は配線の抵抗と配線間の
容量との積に比例するため、配線での信号遅延を低減す
るには、配線抵抗あるいは配線間容量を低減することが
必要となる。この問題を解決するために、銅等の低抵抗
の金属を用いる埋め込み配線技術と、従来の代表的な層
間絶縁膜であるシリコン酸化膜に比べ低い誘電率を有す
る低誘電率層間絶縁膜の形成技術とを組み合わせること
が、盛んに研究されている。本発明は、そのうち、下層
配線への接続孔と上層配線とを一度に形成する埋め込み
配線形成方法（いわゆるデュアルダマシンプロセス）と
有機系の低誘電率層間絶縁膜の形成とを組み合わせたコ
ンタクト構造の製造方法に関する。
【０００４】図７〜図１９は、埋め込み配線の形成と低
誘電率層間絶縁膜の形成とを組み合わせた、従来のコン
タクト構造の製造方法の各工程を模式的に示したもので
ある。なお図１４〜図１７は、接続孔と配線溝との区別
を容易にするために立体図で示している。
【０００５】まず、図７に示すように、シリコン基板等
の半導体基板１上にトランジスタ等の素子を形成し、そ
の後、素子を覆うようにして絶縁膜を形成する。ただし
図７では、素子と絶縁膜とをまとめて下部絶縁層２とし
て表わしており、素子を表示してはいない。
【０００６】次に、下部絶縁層２上に第１の低誘電率層
間絶縁膜３を形成し、第１の低誘電率層間絶縁膜３上に
ハードマスク４を形成する。なお、第１の低誘電率層間
絶縁膜３には例えば、炭素、酸素、水素を主成分とする
有機物であるポリアリルエーテル（PolyArylEther：以
下ＰＡＥと記す）膜が採用され、ハードマスク４には例
えばシリコン酸化膜が採用される。
【０００７】そして、フォトレジスト１６をハードマス
ク４上に形成し、フォトリソグラフィ技術を用いて配線
溝のパターン１７ａを形成する（図８）。そして、フォ
トレジスト１６をマスクとしてハードマスク４に対しエ
ッチングを行い、ハードマスク４に配線溝のパターン１
７ｂを形成する（図９）。ハードマスク４にシリコン酸
化膜を採用する場合、例えばＣＦ4とＯ2との混合ガスを
用いたプラズマエッチングによりエッチングが行える。
【０００８】ハードマスク４のエッチング終了後、第１
の低誘電率層間絶縁膜３に対しエッチングを行い、配線
溝１７ｃを形成する。第１の低誘電率層間絶縁膜３にＰ
ＡＥ膜を採用する場合、例えばＯ2とＮ2との混合ガスを
用いたプラズマエッチングによりエッチングが行える。
このエッチングガスはフォトレジストに対してもエッチ
ング効果があるため、第１の低誘電率層間絶縁膜３のエ
ッチングの際にフォトレジスト１６も同時に除去するこ
とができる（図１０）。なお、このときハードマスク４
は、フォトレジスト１６が完全に除去されてしまった後
に、パターン１７ｂに開口した部分以外の第１の低誘電
率層間絶縁膜３がエッチングされてしまうのを防ぐ。例
えば、シリコン酸化膜は上記のＯ2とＮ2との混合ガスを
用いたプラズマエッチングによっては除去されないの
で、ハードマスク４に適している。
【０００９】その後、半導体基板１上の全面に例えばス
パッタ法を用いてバリアメタル（図示せず）を形成し、
さらにその上に銅等の第１の金属膜５を例えばスパッタ
法や化学気相成長（Chemical Vapor Deposition：以下
ＣＶＤと記す）法、電解メッキ法などを用いて形成する
（図１１）。なお、バリアメタルは、第１の金属膜５を
構成する金属が下部絶縁層２や第１の低誘電率層間絶縁
膜３に拡散するのを防ぐために設けられる。
【００１０】そして、ハードマスク４の表面よりも上方
に存在するバリアメタルおよび第１の金属膜５を、例え
ば化学的機械研磨（Chemical Mechanical Polishing：
以下ＣＭＰと記す）法を用いて除去し、配線溝の中にの
みバリアメタルおよび第１の金属膜５を残す（図１
２）。
【００１１】次に、ハードマスク４および第１の金属膜
５上に、第１の層間絶縁膜６、第２の低誘電率層間絶縁
膜７、第２の層間絶縁膜８、第３の低誘電率層間絶縁膜
９および第３の層間絶縁膜１０を、この順に積層して形
成する（図１３）。ここで、第１の層間絶縁膜６には例
えばシリコン窒化膜が、第２および第３の層間絶縁膜
８，１０には例えばシリコン酸化膜が、第２および第３
の低誘電率層間絶縁膜７，９には例えばＰＡＥ膜が、そ
れぞれ採用される。
【００１２】そして、フォトレジスト１８を第３の層間
絶縁膜１０上に形成し、フォトリソグラフィ技術により
接続孔のパターン１５ｅをフォトレジスト１８に形成す
る（図１４）。そして、フォトレジスト１８をマスクと
して、第３の層間絶縁膜１０、第３の低誘電率層間絶縁
膜９、第２の層間絶縁膜８および第２の低誘電率層間絶
縁膜７にエッチングを施し、接続孔１５ｆを形成する
（図１５）。なお、第２および第３の層間絶縁膜８，１
０にシリコン酸化膜を採用し、第２および第３の低誘電
率層間絶縁膜７，９にＰＡＥ膜を採用した場合には、上
記と同様、ＣＦ4とＯ2との混合ガスを用いたプラズマエ
ッチングによりシリコン酸化膜のエッチングを行い、Ｏ
2とＮ2との混合ガスを用いたプラズマエッチングにより
ＰＡＥ膜のエッチングを行えばよい。また、フォトレジ
スト１８についてもＰＡＥ膜のエッチング時に同時に除
去される。また、第１の層間絶縁膜６が接続孔１５ｆ形
成時のエッチングストッパとして機能する。よって、第
１の金属膜５にエッチングがおよぶことはない。
【００１３】次に、第３の低誘電率層間絶縁膜９内に配
線溝を形成する。そのために、フォトレジスト１９を第
３の層間絶縁膜１０上に形成し、フォトリソグラフィ技
術により配線溝のパターン１３ｄを形成する（図１
６）。その後、フォトレジスト１９をマスクとして第３
の層間絶縁膜１０および第３の低誘電率層間絶縁膜９に
対しエッチングを行って配線溝のパターン１３ｅを形成
し、続いて、第１の層間絶縁膜６に対しエッチングを行
って接続孔のパターン１５ｇを形成する（図１７）。そ
して、半導体基板１上の全面に例えばスパッタ法を用い
てバリアメタル（図示せず）を形成し、さらにその上に
第２の金属膜２０を形成する（図１８）。そして、第３
の層間絶縁膜１０の表面よりも上方に存在するバリアメ
タルおよび第２の金属膜２０を、例えばＣＭＰ法を用い
て除去し、配線溝１３ｅおよび接続孔１５ｄ，１５ｇの
中にのみバリアメタルおよび第２の金属膜２０を残す
（図１９）。
【００１４】
【発明が解決しようとする課題】フォトレジスト１８，
１９へのパターニング時に用いるフォトマスクのアライ
ンメント精度が高くない場合には、フォトレジストにパ
ターンが設計どおり形成できないことがある。そのよう
な場合、フォトレジストを除去して、もう一度形成し直
し、再度フォトレジストのパターニングを行う。このと
き、失敗したフォトレジストについてはＯ2ガスを用い
たプラズマアッシングによって除去することができる。
【００１５】フォトレジスト１８を除去する場合は、再
び新たなフォトレジストを形成してパターニングすれば
よく、特に問題はない。ところが、フォトレジスト１９
を除去する場合に問題がある。
【００１６】フォトレジスト１９を除去する段階では、
すでに接続孔１５ｆが形成されているので、第２および
第３の低誘電率層間絶縁膜７，９が接続孔１５ｆに露出
している。すると、接続孔１５ｆに露出した第２および
第３の低誘電率層間絶縁膜７，９の壁面が、フォトレジ
スト１９を除去するためのＯ2ガスプラズマに曝されて
しまう。低誘電率層間絶縁膜のうちＰＡＥ膜などは、Ｏ
2ガスプラズマに曝されればエッチングされてしまうと
いう性質を有している。よって、第２および第３の低誘
電率層間絶縁膜７，９にＰＡＥ膜等Ｏ2ガスプラズマに
エッチングされやすい材質を採用した場合、図２０に示
すように、第２および第３の低誘電率層間絶縁膜７，９
の接続孔１５ｆに露出した壁面２１は過剰にエッチング
されて、より奥まった位置の壁面２２にまで後退してし
まう。すなわち、接続孔１５ｆの径が拡大して形状の異
常を招いてしまい、設計どおりの寸法にならない。
【００１７】すると、接続孔１５ｆ内に金属膜を充分に
埋め込むことができず下層配線の第１の金属膜５とのコ
ンタクトが充分に取れなかったり、また、隣接する接続
孔同士がつながって短絡を招いてしまうといった問題が
生じる。
【００１８】また、フォトマスクのアラインメント精度
が高く、フォトレジスト１８，１９へのパターン形成が
設計どおりに行われた場合であっても、図１６の状態の
後、配線溝１３ｅを形成する段階で、同様に接続孔１５
ｆの径が拡大しやすいという問題が生じる。配線溝１３
ｅを形成するには、第３の層間絶縁膜１０および第３の
低誘電率層間絶縁膜９にパターニングを行う必要があ
る。しかし、このパターニングの際にはすでに接続孔１
５ｆが形成されているため、接続孔１５ｆ内に露出した
第２の低誘電率層間絶縁膜７の壁面に対して過度のエッ
チングが施されてしまいやすい。すなわち、図２１に示
すように、接続孔１５ｆ内に露出した第２の低誘電率層
間絶縁膜７の壁面２１がより奥まった壁面２２にまで後
退してしまい、先の場合と同様、接続孔１５ｆの径が拡
大して形状の異常を招いてしまう。その結果、上記と同
様、接続孔１５ｆ内に金属膜を充分には埋め込むことが
できなかったり、隣接する接続孔同士が短絡してしまう
といった問題が生じる。
【００１９】さらに、以上のような低誘電率層間絶縁膜
への過度のエッチングは、低誘電率層間絶縁膜のエッチ
ングの際に第３の層間絶縁膜１０の表面が露出している
ことによって加速されてしまう。図１４に示す工程から
図１５に示す工程に至る間にフォトレジスト１８が完全
に除去されてしまうと、その後のエッチングプラズマに
対しては第３の層間絶縁膜１０がマスクとなるが、ここ
で第３の層間絶縁膜１０にシリコン酸化膜が採用されて
おれば、エッチングプラズマによってシリコン酸化膜の
表面から酸素原子が叩き出され、結果として酸素リッチ
なエッチングプラズマに変化すると考えられるからであ
る。
【００２０】本発明は、以上の問題を解決するためにな
されたものであり、埋め込み配線の形成と低誘電率層間
絶縁膜の形成とを組み合わせたコンタクト構造の製造方
法であって、低誘電率層間絶縁膜に形成する接続孔に対
して形状の異常を発生させないものを実現する。
【００２１】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは、表面に接続対象たる電極を有する下地
層を準備する第１工程と、前記下地層の上に第１絶縁膜
と、第２絶縁膜と、第３絶縁膜と、フォトレジストの除
去処理に対する耐性が前記第３絶縁膜よりも強い第４絶
縁膜と、第１の貫通孔を有する第５絶縁膜とを、この順
に積層して形成する第２工程と、前記第４および第５絶
縁膜上に前記フォトレジストを形成し、前記フォトレジ
ストにパターニングを施し、前記フォトレジストをマス
クとして前記第４絶縁膜にエッチングを行い、前記第１
の貫通孔において部分的に露出する第２の貫通孔を前記
第４絶縁膜に形成する第３工程と、前記第４絶縁膜をマ
スクとして前記第３絶縁膜にエッチングを行い、前記第
２の貫通孔と同形の第３の貫通孔を前記第３絶縁膜に形
成する第４工程と、前記第５絶縁膜をマスクとして前記
第４絶縁膜にエッチングを行い、前記第１の貫通孔と同
形の第４の貫通孔を形成する第５工程と、前記第３絶縁
膜をマスクとして前記第２絶縁膜にエッチングを行い、
前記第２の貫通孔と同形の第５の貫通孔を形成する第６
工程と、前記第４絶縁膜および前記第２絶縁膜をそれぞ
れマスクとし、前記第３絶縁膜および前記第１絶縁膜に
エッチングを行い、それぞれに前記第１の貫通孔および
第２の貫通孔と同形の第６および第７の貫通孔を、前記
電極の上方に位置するように形成する第７工程とを備え
るコンタクト構造の製造方法である。
【００２２】この発明のうち請求項２にかかるものは、
請求項１記載のコンタクト構造の製造方法であって、前
記第７工程において、前記第６の貫通孔の形成と前記第
７の貫通孔の形成とを同時に行う。
【００２３】この発明のうち請求項３にかかるものは、
請求項１または２記載のコンタクト構造の製造方法であ
って、前記第５工程と前記第６工程とを同時に行う。
【００２４】この発明のうち請求項４にかかるものは、
請求項１乃至３のいずれか一つに記載のコンタクト構造
の製造方法であって、前記第７工程の後に、前記第５絶
縁膜を除去する第８工程をさらに備える。
【００２５】この発明のうち請求項５にかかるものは、
請求項１乃至４のいずれか一つに記載のコンタクト構造
の製造方法であって、前記第２工程の前に、前記下地層
の上に前記第１絶縁膜に対しエッチング選択性を有する
第６絶縁膜を形成する第９工程と、前記第１絶縁膜をマ
スクとして前記第６絶縁膜にエッチングを行い、前記第
２の貫通孔と同形の第８の貫通孔を形成する第１０工程
とをさらに備える。
【００２６】この発明のうち請求項６にかかるものは、
請求項５記載のコンタクト構造の製造方法であって、前
記第８工程と前記第１０工程とを同時に行う。
【００２７】この発明のうち請求項７にかかるものは、
請求項１乃至６のいずれか一つに記載のコンタクト構造
の製造方法であって、前記第５絶縁膜は、シリコン窒化
膜またはシリコン炭化膜またはシリコン炭化酸化膜のい
ずれかである。
【００２８】この発明のうち請求項８にかかるものは、
請求項１乃至７のいずれか一つに記載のコンタクト構造
の製造方法であって、前記第１または第３絶縁膜はポリ
アリルエーテル膜であり、前記第４または第７工程にお
いて、窒素と水素とアンモニアとの混合ガスを用いるプ
ラズマエッチングにより、前記第１または第３絶縁膜
に、第３、第６または第７の貫通孔が形成される。
【００２９】
【発明の実施の形態】実施の形態．まず、従来の技術と
同様、図７〜図１３に示す工程を行って、半導体基板１
上に下部絶縁層２、第１の低誘電率層間絶縁膜３、ハー
ドマスク４、バリアメタル（図示せず）、第１の金属膜
５、第１の層間絶縁膜６、第２の低誘電率層間絶縁膜
７、第２の層間絶縁膜８、第３の低誘電率層間絶縁膜９
および第３の層間絶縁膜１０を形成する。
【００３０】なお、各層の材料には、従来の技術と同様
のものを採用すればよい。すなわち、第１〜第３の低誘
電率層間絶縁膜３，７，９には、例えばＰＡＥ膜を採用
すればよい。ＰＡＥ膜は例えば回転塗布法により形成で
きる。そのほかにも低誘電率層間絶縁膜として、水素化
シルセスキオキサン（Hydrogen Silsesquioxane）、メ
チルシルセスキオキサン（Methyl Silsesquioxane）、
ベンゾシクロブテン（Benzocyclobutene）、ポリテトラ
フロロエチレン（Polytetrafluoroethylene）や、ポー
ラスシリカであるキセロゲル（Xerogel）、エアロゲル
（Aerogel）などの回転塗布法で形成される材料や、フ
ッ素化シリコン酸化膜、フッ素化アモルファスカーボ
ン、パリレン（Parylene）などのＣＶＤ法で形成される
材料が適用可能である。これらの低誘電率層間絶縁膜の
比誘電率は、およそ１．８〜３．０程度である。なお、
第１の低誘電率層間絶縁膜３の膜厚は例えば４００ｎ
ｍ、第２の低誘電率層間絶縁膜７の膜厚は例えば６００
ｎｍ、第３の低誘電率層間絶縁膜９の膜厚は例えば４０
０ｎｍとすればよい。
【００３１】また、ハードマスク４、第２の層間絶縁膜
８および第３の層間絶縁膜１０にも従来の技術と同様、
例えばシリコン酸化膜を採用すればよい。また、第３の
層間絶縁膜１０は、フォトレジストの除去処理に対する
耐性を備えている必要がある。シリコン酸化膜はこの耐
性を備えている。シリコン酸化膜は例えばプラズマＣＶ
Ｄ法により形成できる。また、ハードマスク４、第２の
層間絶縁膜８および第３の層間絶縁膜１０の膜厚は、そ
れぞれ例えば１００ｎｍとすればよい。
【００３２】また、第１の層間絶縁膜６にも従来の技術
と同様、例えばシリコン窒化膜を採用すればよい。シリ
コン窒化膜も例えばプラズマＣＶＤ法により形成でき
る。また、第１の層間絶縁膜６の膜厚は例えば１００ｎ
ｍとすればよい。
【００３３】また、第１の金属膜５には例えばアルミ合
金や銅等を用いればよい。これらの金属膜は、スパッタ
法で成膜した後、熱処理により金属膜を軟化させて埋め
込むリフロー法や、ＣＶＤ法、電解メッキ法等により形
成できる。
【００３４】次に、第３の層間絶縁膜１０の上に第４の
層間絶縁膜１１を形成する（図１）。この第４の層間絶
縁膜１１には、例えばシリコン窒化膜を採用すればよ
い。また、第４の層間絶縁膜１１は、フォトレジストの
除去処理に対する耐性を備えている必要がある。シリコ
ン窒化膜はこの耐性を備えている。シリコン窒化膜は、
第１の層間絶縁膜６と同様、例えばプラズマＣＶＤ法に
より形成できる。また、第４の層間絶縁膜１１の膜厚は
例えば１００ｎｍとすればよい。
【００３５】続いて、第４の層間絶縁膜１１に配線溝の
パターニングを行う。まず、第４の層間絶縁膜１１上に
フォトレジスト１２を形成し、フォトレジスト１２に配
線溝のパターンを形成してこれをマスクとし、また、第
３の層間絶縁膜１０をエッチングストッパとしてエッチ
ングを行う。そして、第４の層間絶縁膜１１に配線溝の
パターン１３ａを形成する（図２）。なお、第３の層間
絶縁膜１０にシリコン酸化膜を採用し、第４の層間絶縁
膜１１にシリコン窒化膜を採用する場合、例えばＣｌ2
とＯ2との混合ガスを用いたプラズマエッチングを行え
ば、第３の層間絶縁膜１０をほとんどエッチングするこ
となく、第４の層間絶縁膜１１にパターン１３ａを形成
することができる。Ｃｌ2とＯ2との混合ガスを用いたプ
ラズマエッチングでは、ガスの流量比等のエッチング条
件を調整することで、エッチングレート（単位時間当た
りに除去可能な膜厚）の比を例えば、シリコン窒化膜：
シリコン酸化膜＝１０：１程度とすることが可能だから
である。
【００３６】そして、フォトレジスト１２を除去し、次
に、第３の層間絶縁膜１０に接続孔のパターニングを行
う。フォトレジスト１４を第３の層間絶縁膜１０および
第４の層間絶縁膜１１の上に形成し、先ほど形成したパ
ターン１３ａ内に収まるようフォトレジスト１４に接続
孔のパターンを形成して、これをマスクとし、また、第
３の低誘電率層間絶縁膜９をエッチングストッパとして
エッチングを行う。そして、第３の層間絶縁膜１０に接
続孔のパターン１５ａを形成する（図３）。
【００３７】なお、パターン１５ａの形成の際に、フォ
トマスクのアラインメント精度が高くない場合、フォト
レジストを除去した後、フォトレジストを再形成し、パ
ターニングを行う。このとき、再パターニングのためフ
ォトレジストの除去処理を行っても、フォトレジストの
除去処理に対する耐性の強い第３の層間絶縁膜１０が存
在するので、第３の低誘電率層間絶縁膜９に影響を与え
ることがない。
【００３８】さて、第３の層間絶縁膜１０にシリコン酸
化膜を採用し、第３の低誘電率層間絶縁膜９にＰＡＥ膜
を採用する場合、例えばＣ4Ｆ8とＡｒとの混合ガスを用
いたプラズマエッチングを行えば、第３の低誘電率層間
絶縁膜９をまったくエッチングすることなく、第３の層
間絶縁膜１０にパターン１５ａを形成することができ
る。ＰＡＥ膜はＣ4Ｆ8とＡｒとの混合ガスを用いたプラ
ズマエッチングでは除去されないからである。
【００３９】なお、Ｃ4Ｆ8とＡｒとの混合ガスにさらに
Ｏ2ガスを微量加えてもよい。こうすれば、エッチング
による再堆積物が除去されやすくなるので、パターン１
５ａのアスペクト比が上昇してエッチング形状がより望
ましいものとなり、エッチング残渣も残りにくくなる。
なお、Ｏ2ガスを微量としているので、第３の低誘電率
層間絶縁膜９にＰＡＥ膜等Ｏ2ガスプラズマにエッチン
グされやすい材質を採用する場合であっても、第３の低
誘電率層間絶縁膜９に与えるダメージは少ない。
【００４０】また、接続孔のパターン１５ａの形成工程
においては、フォトマスクのアラインメント精度が高く
ない場合、フォトレジスト１４へのパターニング時に配
線溝のパターン１３ａの領域内に接続孔のパターンが収
まらず、第４の層間絶縁膜１１がフォトレジスト１４に
形成したパターンに露出してしまうことがある。しか
し、接続孔は下層配線である第１の金属膜５と上層の配
線溝とを導通できればよいので、そのような場合は、他
の部分の短絡等の障害をもたらさないのであれば、その
まま接続孔を形成してもよい。そしてその場合、フォト
レジスト１４に形成したパターンに露出した第３の層間
絶縁膜１０と第４の層間絶縁膜１１との両方をエッチン
グすればよい。
【００４１】次に、第３の低誘電率層間絶縁膜９に接続
孔のパターニングを行う（図４）。このとき、フォトレ
ジスト１４、第３の層間絶縁膜１０および第４の層間絶
縁膜１１をマスクとし、第２の層間絶縁膜８をエッチン
グストッパとして第３の低誘電率層間絶縁膜９にエッチ
ングを行う。なお、フォトレジスト１４は、第３の低誘
電率層間絶縁膜９のエッチングの際に同時にエッチング
される。よって、フォトレジスト１４の除去後は、第３
の層間絶縁膜１０および第４の層間絶縁膜１１がマスク
として機能する。第２および第３の層間絶縁膜８，１０
にシリコン酸化膜を採用し、第４の層間絶縁膜１１にシ
リコン窒化膜を採用し、第３の低誘電率層間絶縁膜９に
ＰＡＥ膜を採用する場合、例えばＯ2とＮ2との混合ガ
ス、または、Ｎ2とＨ2との混合ガスを用いたプラズマエ
ッチングを行えばよい。どちらの混合ガスの場合も、第
２および第３の層間絶縁膜８，１０並びに第４の層間絶
縁膜１１をエッチングすることなく、第３の低誘電率層
間絶縁膜９にパターン１５ａと同形のパターン１５ｂを
形成することができる。シリコン酸化膜およびシリコン
窒化膜は、どちらの混合ガスを用いたプラズマエッチン
グであっても除去されないからである。よって、第２の
層間絶縁膜８がパターン１５ｂに露出した時点でエッチ
ングが停止する。
【００４２】なお、Ｎ2とＨ2との混合ガスを用いる場合
には、さらにＮＨ3ガスを加えてもよい。こうすれば、
第３の低誘電率層間絶縁膜９のエッチング速度が速くな
る。
【００４３】次に、第４の層間絶縁膜１１をマスクと
し、第３の低誘電率層間絶縁膜９をエッチングストッパ
として第３の層間絶縁膜１０にエッチングを施し、第３
の層間絶縁膜１０のうち配線溝のパターン１３ａに露出
した部分にパターン１３ａと同形のパターン１３ｂを形
成する。
【００４４】そして、第３の低誘電率層間絶縁膜９をマ
スクとし、第２の低誘電率層間絶縁膜７をエッチングス
トッパとして第２の層間絶縁膜８にエッチングを施し、
第２の層間絶縁膜８のうち接続孔のパターン１５ｂに露
出した部分にもパターン１５ｂと同形のパターン１５ｃ
を形成する（図５）。第２および第３の層間絶縁膜８，
１０にシリコン酸化膜を採用し、第４の層間絶縁膜１１
にシリコン窒化膜を採用し、第２および第３の低誘電率
層間絶縁膜７，９にＰＡＥ膜を採用する場合、例えば接
続孔のパターン１５ａの形成工程と同様、Ｃ4Ｆ8とＡｒ
との混合ガスを用いたプラズマエッチングを行えばよ
い。そうすれば、第２および第３の低誘電率層間絶縁膜
７，９並びに第４の層間絶縁膜１１をエッチングするこ
となく、第３の層間絶縁膜１０に配線溝のパターン１３
ｂを形成し、第２の層間絶縁膜８に接続孔のパターン１
５ｃを形成することができる。ＰＡＥ膜は先述の通りＣ
4Ｆ8とＡｒとの混合ガスを用いたプラズマエッチングで
は除去されず、また、シリコン窒化膜については、エッ
チング条件を調整することでエッチングレートの比を例
えば、シリコン酸化膜：シリコン窒化膜＝１０：１程度
とすることが可能だからである。なお、先と同様、Ｃ4
Ｆ8とＡｒとの混合ガスに微量のＯ2ガスを加えてもよ
い。Ｏ2ガスを加えると先述のように、エッチング形状
がより望ましいものとなり、エッチング残渣も残りにく
くなる。なお、Ｏ2ガスを微量としているので、第２お
よび第３の低誘電率層間絶縁膜７，９にＰＡＥ膜等Ｏ2
ガスプラズマにエッチングされやすい材質を採用する場
合であっても、第２および第３の低誘電率層間絶縁膜
７，９に与えるダメージは少ない。
【００４５】なお、第２の層間絶縁膜８および第３の層
間絶縁膜１０に互いにエッチング選択性のない材料（例
えば上の例のシリコン酸化膜のように同じ材料）を採用
すれば、一度のエッチングでパターン１５ｃおよびパタ
ーン１３ｂを同時に形成できる。こうすれば、図４から
図５に至るのに要する時間が短くて済む。もちろん、互
いにエッチング選択性のある材料を第２および第３の層
間絶縁膜８，１０に用いて、個別にエッチングを行って
もよい。
【００４６】そして次に、第４の層間絶縁膜１１をマス
クとし、第２の層間絶縁膜８をエッチングストッパとし
て第３の低誘電率層間絶縁膜９にエッチングを施し、第
３の低誘電率層間絶縁膜９のうち配線溝のパターン１３
ｂに露出した部分にパターン１３ｂと同形のパターン１
３ｃを形成する。このパターン１３ｃの形成時には、同
時に、第２の層間絶縁膜８をマスクとし、第１の層間絶
縁膜６をエッチングストッパとするエッチングも第２の
低誘電率層間絶縁膜７に施され、第２の低誘電率層間絶
縁膜７のうち接続孔のパターン１５ｃに露出した部分に
パターン１５ｃと同形のパターン１５ｄを形成する（図
６）。
【００４７】このときも、第２および第３の層間絶縁膜
８，１０にシリコン酸化膜を採用し、第１および第４の
層間絶縁膜６，１１にシリコン窒化膜を採用し、第２お
よび第３の低誘電率層間絶縁膜７，９にＰＡＥ膜を採用
する場合であれば、パターン１５ｂの形成時と同様、例
えばＯ2とＮ2との混合ガス、または、Ｎ2とＨ2との混合
ガスを用いたプラズマエッチングを行えばよい。そうす
れば、第１〜第４の層間絶縁膜６，８，１０，１１をエ
ッチングすることなく、第３の低誘電率層間絶縁膜９に
配線溝のパターン１３ｃを形成し、第２の低誘電率層間
絶縁膜７に接続孔のパターン１５ｄを形成することがで
きる。また、Ｎ2とＨ2との混合ガスを用いる場合には、
さらにＮＨ3ガスを加えてもよい。
【００４８】なお、第２および第３の低誘電率層間絶縁
膜７，９それぞれの材質を適切に選択して、エッチング
レートおよび膜厚を調整することで、配線溝のパターン
１３ｃと接続孔のパターン１５ｄとを同時に形成するこ
とは可能である。配線溝のパターン１３ｃと接続孔のパ
ターン１５ｄとを同時に形成すれば、第２および第３の
低誘電率層間絶縁膜７，９の材料や膜厚、エッチングレ
ートを調整することにより、接続孔のパターン１５ｄに
エッチングが過度に施されるのを防ぐことができる。す
なわち、図２１に示したような接続孔の形状の異常が発
生しにくい。図２１では、接続孔の形成後に配線溝を形
成したため、形成済みの接続孔に過度のエッチングが施
されたが、接続孔と配線溝とを同時に形成すれば、どち
らか一方に過度のエッチングが施されることは生じにく
いからである。よって、接続孔のパターン１５ｄの形状
に異常が生じにくい。
【００４９】なお、配線溝の間隔に余裕が有り、配線溝
の幅が広がっても隣接する配線溝間で短絡の恐れがない
ときには、先に第３の低誘電率層間絶縁膜９に配線溝の
パターン１３ｃを形成しておき、その後、第２の層間絶
縁膜８をマスクとして第２の低誘電率層間絶縁膜７にエ
ッチングを施して接続孔のパターン１５ｄを形成するよ
うにしてもよい。この際、パターン１３ｃの形成時にパ
ターン１５ｃを介して第２の低誘電率層間絶縁膜７がエ
ッチングされても構わない。続いて接続孔のパターン１
５ｄの形成が行われるからである。
【００５０】また、第１の層間絶縁膜６は、第２の低誘
電率層間絶縁膜７のエッチングに対してエッチングスト
ッパとして機能するが、この膜は必須のものではない。
【００５１】さて、第１の層間絶縁膜６のうち接続孔の
パターン１５ｄに露出した部分にパターン１５ｄと同形
のパターンを形成し、また、第４の層間絶縁膜１１を除
去する。これにより、図１７に示す状態に移る。
【００５２】この際、第２および第３の層間絶縁膜８，
１０にシリコン酸化膜を採用し、第２および第３の低誘
電率層間絶縁膜７，９にＰＡＥ膜を採用し、第１および
第４の層間絶縁膜６，１１にシリコン窒化膜を採用する
場合、例えばＣｌ2と微量のＯ2との混合ガスを用いたプ
ラズマエッチングを行えばよい。そうすれば、第２およ
び第３の層間絶縁膜８，１０をほとんどエッチングする
ことなく、第１の層間絶縁膜６のうち接続孔のパターン
１５ｄに露出した部分と第４の層間絶縁膜１１とを除去
することができる。また、第２および第３の低誘電率層
間絶縁膜７，９をエッチングすることもない。ＰＡＥ膜
はＣｌ2と微量のＯ2との混合ガスを用いたプラズマエッ
チングでもほとんど除去されないからである。なお、Ｏ
2ガスを微量としているので、第３の低誘電率層間絶縁
膜９にＰＡＥ膜等Ｏ2ガスプラズマにエッチングされや
すい材質を採用する場合であっても、第３の低誘電率層
間絶縁膜９に与えるダメージは少ない。
【００５３】また、以上のように、第４の層間絶縁膜１
１と第１の層間絶縁膜６とに互いにエッチング選択性の
ない材料（例えば上の例のシリコン窒化膜のように同じ
材料）を採用すれば、一度のエッチングで同時に第４の
層間絶縁膜１１の除去とパターン１５ｇの形成ができ
る。こうすれば、図６から図１７に至るのに要する時間
が短くて済む。
【００５４】この後、従来の技術と同様、図１８に示し
たように、バリアメタル（図示せず）を例えばスパッタ
法を用いて形成し、さらにその上に銅等の第２の金属膜
２０をリフロー法やＣＶＤ法、電解メッキ法等により形
成する。そして、第３の層間絶縁膜１０の表面よりも上
方に存在するバリアメタルおよび第２の金属膜２０を例
えばＣＭＰ法を用いて除去すれば、図１９に示した構造
が完成する。
【００５５】なお図２〜図６においては、接続孔と配線
溝との区別を容易にするために立体図で示した。
【００５６】本実施の形態にかかるコンタクト構造の製
造方法を用いれば、上側に配線溝のパターン１３ｃを、
下側に配線溝よりも狭い接続孔のパターン１５ｄを備え
たコンタクト構造を形成することができる。また、パタ
ーン１５ａの形成の際に、再パターニングのためフォト
レジストの除去処理を行っても、フォトレジストの除去
処理に対する耐性の強い第３および第４の層間絶縁膜１
０，１１が存在するので、第２および第３の低誘電率絶
縁膜７，９に影響を与えることがない。フォトレジスト
１２を再形成する際には第４の層間絶縁膜１１が未エッ
チングの状態なので、低誘電率層間絶縁膜９，７，３が
表面に露出せず、Ｏ2ガスプラズマを浴びることがない
からである。また、フォトレジスト１４を再形成する際
も同様に、第３の層間絶縁膜１０が未エッチングの状態
なので、低誘電率層間絶縁膜９，７，３が表面に露出せ
ず、Ｏ2ガスプラズマを浴びることがないからである。
【００５７】また、上述したように、配線溝のパターン
１３ｃと接続孔のパターン１５ｄとを同時に形成すれ
ば、第２および第３の低誘電率層間絶縁膜７，９の材料
や膜厚、エッチングレートを調整することにより、接続
孔のパターン１５ｄにエッチングが過度に施されるのを
防ぐことができる。よって、図２１に示したような接続
孔の形状の異常が発生しにくい。
【００５８】さらに、低誘電率層間絶縁膜へのエッチン
グの加速を抑制することができる。図５から図６に至る
段階において、エッチングプラズマに対するマスクの役
割の大部分を第４の層間絶縁膜１１が担うため、第４の
層間絶縁膜１１にシリコン窒化膜のような酸素原子をほ
とんど有しない材料を採用すれば、エッチングプラズマ
が酸素リッチな状態になることを防ぐことができるから
である。
【００５９】よって、本実施の形態にかかるコンタクト
構造の製造方法を用いれば、接続孔内に金属膜を充分に
は埋め込むことができなかったり、隣接する接続孔同士
が短絡してしまうといった問題は生じにくい。
【００６０】なお、第４の層間絶縁膜に他の層間絶縁膜
よりも比誘電率の高い材料（例えば、上に例示したシリ
コン窒化膜の比誘電率は７．３と、代表的な層間絶縁膜
であるシリコン酸化膜の３．９に比してやや高い）を用
いたとしても、最終的には除去するので層間絶縁膜を追
加することによる不利益は生じない。
【００６１】また、本実施の形態では、第１および第４
の層間絶縁膜の例としてシリコン窒化膜を挙げたが、シ
リコン窒化膜の代わりにシリコン炭化膜またはシリコン
炭化酸化膜を用いてもよい。
【００６２】シリコン炭化膜およびシリコン炭化酸化膜
も、シリコン窒化膜の場合と同様、Ｃｌ2とＯ2との混合
ガスを用いたプラズマエッチングによってシリコン酸化
膜に選択性を持たせてエッチングすることが可能であ
り、エッチングガスの流量比を変化させることでシリコ
ン酸化膜とのエッチング選択比を調整できる。同様に、
Ｃ4Ｆ8とＡｒとの混合ガスを用いたプラズマエッチング
では、シリコン炭化膜およびシリコン炭化酸化膜はエッ
チングされずにシリコン酸化膜がエッチングされるよ
う、エッチング選択比を調整することができる。
【００６３】また、いずれの膜も低誘電率層間絶縁膜へ
のエッチングの加速を抑制することができる。ここで、
シリコン炭化酸化膜は酸素原子をその内部に有するの
で、エッチングプラズマを酸素リッチな状態にして低誘
電率層間絶縁膜へのエッチングを加速するのではないか
という懸念が生じるかもしれない。しかし、シリコン炭
化酸化膜内では炭素原子が酸素原子と結合していること
から、シリコン酸化膜に比べ酸素原子がプラズマに叩き
出されにくく、また、叩き出された酸素原子も、同時に
叩き出される炭素原子と結合してＣＯあるいはＣＯ2と
なりやすいので、エッチングプラズマが酸素リッチな状
態にはならない。
【００６４】なお、シリコン炭化膜およびシリコン炭化
酸化膜は、例えば、メチルシラン（ＳｉＨn（ＣＨ３）
4-n）またはメチルシランとＯ2との混合ガスを原料ガス
としてプラズマＣＶＤ法により形成することができる。
【００６５】
【発明の効果】この発明のうち請求項１にかかるコンタ
クト構造の製造方法を用いれば、上側に第６の貫通孔
を、下側に第７の貫通孔を備えたコンタクト構造を形成
することができる。また、第２の貫通孔の形成の際に、
再パターニングのためフォトレジストの除去処理を行っ
ても、フォトレジストの除去処理に対する耐性の強い第
４絶縁膜が存在するので、第３絶縁膜に影響を与えるこ
とがない。
【００６６】この発明のうち請求項２にかかるコンタク
ト構造の製造方法を用いれば、第３絶縁膜への第６の貫
通孔の形成と第１絶縁膜への第７の貫通孔の形成とを同
時に行うので、第１および第３絶縁膜の材料や膜厚、エ
ッチングレートを調整することにより第７の貫通孔にエ
ッチングが過度に施されるのを防ぐことができる。よっ
て、第７の貫通孔の形状に異常が生じにくい。
【００６７】この発明のうち請求項３にかかるコンタク
ト構造の製造方法を用いれば、工程に要する時間が短く
て済む。
【００６８】この発明のうち請求項４にかかるコンタク
ト構造の製造方法を用いれば、第５絶縁膜を最終的には
除去するので、第５絶縁膜に比誘電率の高い材料を用い
ることができる。
【００６９】この発明のうち請求項５にかかるコンタク
ト構造の製造方法を用いれば、第１絶縁膜のエッチング
時に第６絶縁膜がエッチングストッパとして機能するの
で、接続対象たる電極にエッチングがおよぶことはな
い。
【００７０】この発明のうち請求項６にかかるコンタク
ト構造の製造方法を用いれば、工程に要する時間が短く
て済む。
【００７１】この発明のうち請求項７にかかるコンタク
ト構造の製造方法を用いれば、第１または第３絶縁膜へ
のエッチングの加速を抑制することができる。
【００７２】この発明のうち請求項８にかかるコンタク
ト構造の製造方法を用いれば、第１または第３絶縁膜の
エッチング速度が速くなる。
【図面の簡単な説明】
【図１】 この発明の実施の形態にかかるコンタクト構
造の製造方法の各段階を示す断面図である。
【図２】 この発明の実施の形態にかかるコンタクト構
造の製造方法の各段階を示す断面図である。
【図３】 この発明の実施の形態にかかるコンタクト構
造の製造方法の各段階を示す断面図である。
【図４】 この発明の実施の形態にかかるコンタクト構
造の製造方法の各段階を示す断面図である。
【図５】 この発明の実施の形態にかかるコンタクト構
造の製造方法の各段階を示す断面図である。
【図６】 この発明の実施の形態にかかるコンタクト構
造の製造方法の各段階を示す断面図である。
【図７】 従来のコンタクト構造の製造方法の各段階を
示す断面図である。
【図８】 従来のコンタクト構造の製造方法の各段階を
示す断面図である。
【図９】 従来のコンタクト構造の製造方法の各段階を
示す断面図である。
【図１０】 従来のコンタクト構造の製造方法の各段階
を示す断面図である。
【図１１】 従来のコンタクト構造の製造方法の各段階
を示す断面図である。
【図１２】 従来のコンタクト構造の製造方法の各段階
を示す断面図である。
【図１３】 従来のコンタクト構造の製造方法の各段階
を示す断面図である。
【図１４】 従来のコンタクト構造の製造方法の各段階
を示す断面図である。
【図１５】 従来のコンタクト構造の製造方法の各段階
を示す断面図である。
【図１６】 従来のコンタクト構造の製造方法の各段階
を示す断面図である。
【図１７】 従来のコンタクト構造の製造方法の各段階
を示す断面図である。
【図１８】 従来のコンタクト構造の製造方法の各段階
を示す断面図である。
【図１９】 従来のコンタクト構造の製造方法の各段階
を示す断面図である。
【図２０】 従来のコンタクト構造の製造方法の問題点
を示す断面図である。
【図２１】 従来のコンタクト構造の製造方法の問題点
を示す断面図である。
【符号の説明】
１ 半導体基板、２ 下部絶縁層、３ 第１の低誘電率
層間絶縁膜、４ ハードマスク、５ 第１の金属膜、６
第１の層間絶縁膜、７ 第２の低誘電率層間絶縁膜、
８ 第２の層間絶縁膜、９ 第３の低誘電率層間絶縁
膜、１０ 第３の層間絶縁膜、１１ 第４の層間絶縁
膜、１２，１４，１６，１８，１９ フォトレジスト、
１３ａ〜１３ｅ 配線溝パターン、１５ａ〜１５ｇ 接
続孔パターン、２０ 第２の金属膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森本 昇 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F033 HH11 JJ01 JJ11 KK09 KK11 MM02 NN07 PP06 PP15 PP27 QQ09 QQ10 QQ12 QQ15 QQ25 QQ28 QQ35 QQ37 QQ73 QQ75 RR01 RR04 RR06 RR11 RR21 SS03 SS11 SS15 SS21 TT04 XX03

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 表面に接続対象たる電極を有する下地層
    を準備する第１工程と、 前記下地層の上に第１絶縁膜と、第２絶縁膜と、第３絶
    縁膜と、フォトレジストの除去処理に対する耐性が前記
    第３絶縁膜よりも強い第４絶縁膜と、第１の貫通孔を有
    する第５絶縁膜とを、この順に積層して形成する第２工
    程と、 前記第４および第５絶縁膜上に前記フォトレジストを形
    成し、前記フォトレジストにパターニングを施し、前記
    フォトレジストをマスクとして前記第４絶縁膜にエッチ
    ングを行い、前記第１の貫通孔において部分的に露出す
    る第２の貫通孔を前記第４絶縁膜に形成する第３工程
    と、 前記第４絶縁膜をマスクとして前記第３絶縁膜にエッチ
    ングを行い、前記第２の貫通孔と同形の第３の貫通孔を
    前記第３絶縁膜に形成する第４工程と、 前記第５絶縁膜をマスクとして前記第４絶縁膜にエッチ
    ングを行い、前記第１の貫通孔と同形の第４の貫通孔を
    形成する第５工程と、 前記第３絶縁膜をマスクとして前記第２絶縁膜にエッチ
    ングを行い、前記第２の貫通孔と同形の第５の貫通孔を
    形成する第６工程と、 前記第４絶縁膜および前記第２絶縁膜をそれぞれマスク
    とし、前記第３絶縁膜および前記第１絶縁膜にエッチン
    グを行い、それぞれに前記第１の貫通孔および第２の貫
    通孔と同形の第６および第７の貫通孔を、前記電極の上
    方に位置するように形成する第７工程とを備えるコンタ
    クト構造の製造方法。
  2. 【請求項２】 前記第７工程において、前記第６の貫通
    孔の形成と前記第７の貫通孔の形成とを同時に行う、請
    求項１記載のコンタクト構造の製造方法。
  3. 【請求項３】 前記第５工程と前記第６工程とを同時に
    行う、請求項１または２記載のコンタクト構造の製造方
    法。
  4. 【請求項４】 前記第７工程の後に、前記第５絶縁膜を
    除去する第８工程をさらに備える、請求項１乃至３のい
    ずれか一つに記載のコンタクト構造の製造方法。
  5. 【請求項５】 前記第２工程の前に、前記下地層の上に
    前記第１絶縁膜に対しエッチング選択性を有する第６絶
    縁膜を形成する第９工程と、 前記第１絶縁膜をマスクとして前記第６絶縁膜にエッチ
    ングを行い、前記第２の貫通孔と同形の第８の貫通孔を
    形成する第１０工程とをさらに備える、請求項１乃至４
    のいずれか一つに記載のコンタクト構造の製造方法。
  6. 【請求項６】 前記第８工程と前記第１０工程とを同時
    に行う、請求項５記載のコンタクト構造の製造方法。
  7. 【請求項７】 前記第５絶縁膜は、シリコン窒化膜また
    はシリコン炭化膜またはシリコン炭化酸化膜のいずれか
    である、請求項１乃至６のいずれか一つに記載のコンタ
    クト構造の製造方法。
  8. 【請求項８】 前記第１または第３絶縁膜はポリアリル
    エーテル膜であり、 前記第４または第７工程において、窒素と水素とアンモ
    ニアとの混合ガスを用いるプラズマエッチングにより、
    前記第１または第３絶縁膜に、第３、第６または第７の
    貫通孔が形成される、請求項１乃至７のいずれか一つに
    記載のコンタクト構造の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002343858A (ja) * 2001-05-11 2002-11-29 Sony Corp 半導体装置およびその製造方法
WO2002097852A2 (en) * 2001-03-30 2002-12-05 Lam Research Corporation Plasma etching of silicon carbide
JP2003163264A (ja) * 2001-09-28 2003-06-06 Sharp Corp エアギャップの銅のインタコネクト
US6841467B2 (en) 2000-04-25 2005-01-11 Sharp Kabushiki Kaisha Method for producing semiconductor device
US7084070B1 (en) 2001-03-30 2006-08-01 Lam Research Corporation Treatment for corrosion in substrate processing

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4858895B2 (ja) * 2000-07-21 2012-01-18 富士通セミコンダクター株式会社 半導体装置の製造方法
US6689682B1 (en) * 2000-08-11 2004-02-10 Advanced Micro Devices, Inc. Multilayer anti-reflective coating for semiconductor lithography
US6713874B1 (en) * 2001-03-27 2004-03-30 Advanced Micro Devices, Inc. Semiconductor devices with dual nature capping/arc layers on organic-doped silica glass inter-layer dielectrics
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232098A (ja) * 1993-02-05 1994-08-19 Sony Corp 酸化防止方法およびドライエッチング方法
JPH11251294A (ja) * 1998-02-27 1999-09-17 Sony Corp 半導体装置の製造方法
EP0945900A1 (en) * 1998-03-26 1999-09-29 Matsushita Electric Industrial Co., Ltd. Method for forming interconnection structure
JP2000124306A (ja) * 1998-10-14 2000-04-28 Fujitsu Ltd 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62144342A (ja) 1985-12-19 1987-06-27 Oki Electric Ind Co Ltd 多層配線のコンタクトホ−ル形成方法
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
JP3300643B2 (ja) 1997-09-09 2002-07-08 株式会社東芝 半導体装置の製造方法
US6194128B1 (en) * 1998-09-17 2001-02-27 Taiwan Semiconductor Manufacturing Company Method of dual damascene etching
US6110648A (en) * 1998-09-17 2000-08-29 Taiwan Semiconductor Manufacturing Company Method of enclosing copper conductor in a dual damascene process
US6187663B1 (en) * 1999-01-19 2001-02-13 Taiwan Semiconductor Manufacturing Company Method of optimizing device performance via use of copper damascene structures, and HSQ/FSG, hybrid low dielectric constant materials
US6235653B1 (en) * 1999-06-04 2001-05-22 Taiwan Semiconductor Manufacturing Company Ar-based si-rich oxynitride film for dual damascene and/or contact etch stop layer
US6331479B1 (en) * 1999-09-20 2001-12-18 Chartered Semiconductor Manufacturing Ltd. Method to prevent degradation of low dielectric constant material in copper damascene interconnects

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06232098A (ja) * 1993-02-05 1994-08-19 Sony Corp 酸化防止方法およびドライエッチング方法
JPH11251294A (ja) * 1998-02-27 1999-09-17 Sony Corp 半導体装置の製造方法
EP0945900A1 (en) * 1998-03-26 1999-09-29 Matsushita Electric Industrial Co., Ltd. Method for forming interconnection structure
JP2000124306A (ja) * 1998-10-14 2000-04-28 Fujitsu Ltd 半導体装置及びその製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6841467B2 (en) 2000-04-25 2005-01-11 Sharp Kabushiki Kaisha Method for producing semiconductor device
WO2002097852A2 (en) * 2001-03-30 2002-12-05 Lam Research Corporation Plasma etching of silicon carbide
WO2002097852A3 (en) * 2001-03-30 2003-04-03 Lam Res Corp Plasma etching of silicon carbide
US6919278B2 (en) 2001-03-30 2005-07-19 Lam Research Corporation Method for etching silicon carbide
US7084070B1 (en) 2001-03-30 2006-08-01 Lam Research Corporation Treatment for corrosion in substrate processing
US7166535B2 (en) 2001-03-30 2007-01-23 Lam Research Corporation Plasma etching of silicon carbide
JP2002343858A (ja) * 2001-05-11 2002-11-29 Sony Corp 半導体装置およびその製造方法
JP2003163264A (ja) * 2001-09-28 2003-06-06 Sharp Corp エアギャップの銅のインタコネクト
JP4656803B2 (ja) * 2001-09-28 2011-03-23 シャープ株式会社 エアギャップの銅のインタコネクト

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