JP2001006381A - チャージポンプ回路 - Google Patents

Abstract

(57)【要約】 【課題】 電荷の転送効率が高いチャージポンプ回路を
提供する。 【解決手段】 チャージポンプ単位回路２２．１におい
て、スイッチング用のＮチャネルＭＯＳトランジスタ２
３のゲート−ドレイン間にＰチャネルＭＯＳトランジス
タ２５を接続し、このＰチャネルＭＯＳトランジスタ２
５を切換回路２８によってオン／オフ制御する。また、
倍電圧回路３６によって電源電圧ＶＣＣの２倍の振幅を
有するクロック信号ＣＬＫ２′を生成し、このクロック
信号ＣＬＫ２′をキャパシタ２７に与えてＮチャネルＭ
ＯＳトランジスタ２３のゲートを昇圧させる。Ｎチャネ
ルＭＯＳトランジスタ２３の抵抗値が十分に小さくな
り、正電荷の転送効率が高くなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はチャージポンプ回
路に関し、特に、クロック信号に同期して入力ノードの
正電荷または負電荷を出力ノードに転送させるチャージ
ポンプ回路に関する。

【０００２】

【従来の技術】従来より、フラッシュメモリには、デー
タ書込およびデータ消去用の高電圧を生成するための正
チャージポンプ回路および負チャージポンプ回路が設け
られている（図１参照）。

【０００３】図１９（ａ）〜（ｃ）は、従来の正チャー
ジポンプ回路の構成を示す回路ブロック図である。

【０００４】図１９（ａ）において、この正チャージポ
ンプ回路は、ＮチャネルＭＯＳトランジスタ１０１と、
直列接続されたＮ段（ただし、Ｎは偶数である）のチャ
ージポンプ単位回路１０２．１〜１０２．Ｎとを含む。
ＮチャネルＭＯＳトランジスタ１０１は、電源電位ＶＣ
Ｃのラインと初段のチャージポンプ単位回路１０２．１
の入力ノードとの間にダイオード接続される。

【０００５】奇数段のチャージポンプ単位回路１０２．
１，１０２．３，…，１０２．Ｎ−１は、それぞれクロ
ック信号ＣＬＫ１１，ＣＬＫ１２に同期して後段のチャ
ージポンプ単位回路１０２．２，１０２．４，…，１０
２．Ｎに正電荷を供給する。偶数段のチャージポンプ単
位回路１０２．２，１０２．４，…，１０２．Ｎは、そ
れぞれクロック信号ＣＬＫ１３，ＣＬＫ１４に同期して
後段のチャージポンプ単位回路１０２．３，１０２．
５，…，１０２．Ｎ−１および出力ノードに正電荷を供
給する。最終段のチャージポンプ単位回路１０２．Ｎの
出力電位が、この正チャージポンプ回路の出力電位ＶＯ
となる。

【０００６】チャージポンプ単位回路１０２．１は、図
１９（ｂ）に示すように、ＮチャネルＭＯＳトランジス
タ１０３、抵抗素子１０４およびキャパシタ１０５，１
０６を含む。ＮチャネルＭＯＳトランジスタ１０３は、
チャージポンプ単位回路１０２．１の入力ノードＮ１０
２と出力ノードＮ１０３の間に接続される。抵抗素子１
０４は、ＮチャネルＭＯＳトランジスタ１０３のゲート
と入力ノードＮ１０２との間に接続される。キャパシタ
１０５の一方電極はクロック信号ＣＬＫ１１を受け、そ
の他方電極は入力ノードＮ１０２に接続される。キャパ
シタ１０６の一方電極はクロック信号ＣＬＫ１２を受
け、その他方電極はＮチャネルＭＯＳトランジスタ１０
３のゲートに接続される。

【０００７】他の奇数段のチャージポンプ単位回路１０
２．３，１０２．５，…，１０２．Ｎ−１の各々は、チ
ャージポンプ単位回路１１２．１と同じ構成である。偶
数段のチャージポンプ単位回路１０２．２，１０２．
４，…，１０２．Ｎの各々は、図１９（ｃ）に示すよう
に、クロック信号ＣＬＫ１１，ＣＬＫ１２がクロック信
号ＣＬＫ１３，ＣＬＫ１４で置換されるだけで、その他
はチャージポンプ単位回路１０２．１と同じである。

【０００８】図２０はクロック信号ＣＬＫ１１〜ＣＬＫ
１４の波形図、図２１は奇数段のチャージポンプ単位回
路１０２．１，１０２．３，…，１０２．Ｎ−１の入力
ノードＮ１０１の電位ＶＩ、ＮチャネルＭＯＳトランジ
スタ１０３のゲート電位ＶＧおよび出力ノードＮ１０３
の電位ＶＯの波形図である。以下、図２０および図２１
に従って正チャージポンプ回路の動作について説明す
る。

【０００９】まず図２０を参照して、クロック信号ＣＬ
Ｋ１１は、所定の周期を有し、そのデューティ比は５０
％である。図２０では、クロック信号ＣＬＫ１１は、時
刻ｔ１〜ｔ３，ｔ５〜ｔ７で「Ｈ」レベルとなり、時刻
ｔ３〜ｔ５で「Ｌ」レベルとなっている。他のクロック
信号ＣＬＫ１２〜ＣＬＫ１４の各々は、クロック信号Ｃ
ＬＫ１１と同じ周期を有する。クロック信号ＣＬＫ１２
は、クロック信号ＣＬＫ１１が「Ｈ」レベルになってい
る期間の後半の期間（時刻ｔ２〜ｔ３，ｔ６〜ｔ７）で
「Ｈ」レベルとなり、それ以外の期間は「Ｌ」レベルと
なる。クロック信号ＣＬＫ１３，ＣＬＫ１４は、それぞ
れクロック信号ＣＬＫ１１，ＣＬＫ１２を１／２周期だ
け遅延させた信号である。

【００１０】時刻ｔ１よりも前の時刻では、クロック信
号ＣＬＫ１１，ＣＬＫ１２はともに「Ｌ」レベルになっ
ている。このためＶＩ，ＶＧはともに「Ｈ」レベルとな
り、キャパシタ１０５，１０６はそれぞれ電源電圧ＶＣ
Ｃで充電されている。

【００１１】時刻ｔ１においてクロック信号ＣＬＫ１１
が「Ｌ」レベルから「Ｈ」レベルに立上がると、キャパ
シタ１０５を介して入力ノードＮ１０２が電源電圧ＶＣ
Ｃだけ昇圧され、入力ノードＮ１０２の電位ＶＩは抵抗
素子１０４を介してＮチャネルＭＯＳトランジスタ１０
３のゲートに伝達され、ゲート電位ＶＧは回路の時定数
で決まる曲線に沿って上昇する。

【００１２】時刻ｔ２においてクロック信号ＣＬＫ１２
が「Ｌ」レベルから「Ｈ」レベルに立上がると、キャパ
シタ１０６を介してゲート電位ＶＧが電源電圧ＶＣＣだ
け昇圧され、ＮチャネルＭＯＳトランジスタ１０３の抵
抗値が小さくなって入力ノードＮ１０２から出力ノード
Ｎ１０３に正電荷が移動し、入力電位ＶＩが下降し出力
電位ＶＯが上昇する。

【００１３】時刻ｔ３においてクロック信号ＣＬＫ１
１，ＣＬＫ１２が「Ｈ」レベルから「Ｌ」レベルに立下
がると、時刻ｔ１よりも前の時刻と同じ状態に戻る。

【００１４】時刻ｔ３〜ｔ５ではクロック信号ＣＬＫ１
１，ＣＬＫ１２は「Ｌ」レベルに固定され、奇数段のチ
ャージポンプ単位回路１０２．１，１０２．３，…，１
０２．Ｎ−１は動作しない。この時刻ｔ３〜ｔ５では、
偶数段のチャージポンプ単位回路１０２．２，１０２．
４，…，１０２．Ｎは時刻ｔ１〜ｔ３における奇数段の
チャージポンプ単位回路１０２．１，１０２．３，…，
１０２．Ｎ−１と同様に動作する。

【００１５】このように、この正チャージポンプ回路で
は、クロック信号ＣＬＫ１１〜ＣＬＫ１４に同期して奇
数段のチャージポンプ単位回路１０２．１，１０２．
３，…，１０２．Ｎ−１と偶数段のチャージポンプ単位
回路１０２．２，１０２．４，…，１０２．Ｎとが交互
に動作し、各チャージポンプ単位回路から次段のチャー
ジポンプ単位回路に正電荷が供給され、各チャージポン
プ単位回路で昇圧されて最終段のチャージポンプ単位回
路１０２．Ｎからは高レベルの正電位ＶＯが出力され
る。

【００１６】図２２（ａ）〜（ｃ）は、従来の負チャー
ジポンプ回路の構成を示す回路ブロック図である。

【００１７】図２２（ａ）において、この負チャージポ
ンプ回路は、ＰチャネルＭＯＳトランジスタ１１１と、
直列接続されたＮ段のチャージポンプ単位回路１１２．
１〜１１２．Ｎとを含む。ＰチャネルＭＯＳトランジス
タ１１１は、初段のチャージポンプ単位回路１１２．１
の入力ノードと接地電位ＶＳＳのラインとの間にダイオ
ード接続される。

【００１８】奇数段のチャージポンプ単位回路１１２．
１，１１２．３，…，１１２．Ｎ−１は、それぞれクロ
ック信号ＣＬＫ３１，ＣＬＫ３２に同期して後段のチャ
ージポンプ単位回路１１２．２，１１２．４，…，１１
２．Ｎに負電荷を供給する。偶数段のチャージポンプ単
位回路１１２．２，１１２．４，…，１１２．Ｎ−２
は、それぞれクロック信号ＣＬＫ３３，ＣＬＫ３４に同
期して後段のチャージポンプ単位回路１１２．３，１１
２．５，…，１１２．Ｎ−１および出力ノードに負電荷
を供給する。最終段のチャージポンプ単位回路１１２．
Ｎの出力電位が、この負チャージポンプ回路の出力電位
ＶＯとなる。

【００１９】チャージポンプ単位回路１１２．１は、図
２２（ｂ）に示すように、ＰチャネルＭＯＳトランジス
タ１１３、抵抗素子１１４およびキャパシタ１１５，１
１６を含む。ＰチャネルＭＯＳトランジスタ１１３は、
チャージポンプ単位回路１１２．１の入力ノードＮ１１
２と出力ノードＮ１１３の間に接続される。抵抗素子１
１４は、ＰチャネルＭＯＳトランジスタ１１３のゲート
と入力ノードＮ１１２との間に接続される。キャパシタ
１１５の一方電極はクロック信号ＣＬＫ３１を受け、そ
の他方電極は入力ノードＮ１１２に接続される。キャパ
シタ１１６の一方電極はクロック信号ＣＬＫ３２を受
け、その他方電極はＮチャネルＭＯＳトランジスタ１１
３のゲートに接続される。

【００２０】他の奇数段のチャージポンプ単位回路１１
２．３，１１２．５，…，１１２．Ｎ−１の各々は、チ
ャージポンプ単位回路１１２．１と同じ構成である。偶
数段のチャージポンプ単位回路１１２．２，１１２．
４，…，１１２．Ｎの各々は、図２２（ｃ）に示すよう
に、クロック信号ＣＬＫ３１，ＣＬＫ３２がクロック信
号ＣＬＫ３３，ＣＬＫ３４で置換されるだけで、その他
はチャージポンプ単位回路１１２．１と同じである。

【００２１】図２３はクロック信号ＣＬＫ３１〜ＣＬＫ
３４の波形図、図２４は奇数段のチャージポンプ単位回
路１１２．１，１１２．３，…，１１２．Ｎ−１と入力
ノードＮ１１２の電位ＶＩ、ＰチャネルＭＯＳトランジ
スタ１１３のゲート電位ＶＧおよび出力ノードＮ１１３
の電位ＶＯの波形図である。以下、図２３および図２４
に従って負チャージポンプ回路の動作について説明す
る。

【００２２】まず図２３を参照して、クロック信号ＣＬ
Ｋ３１は、所定の周期を有し、そのデューティ比は５０
％である。図２３では、クロック信号ＣＬＫ３１は、時
刻ｔ１〜ｔ３で「Ｌ」レベルとなり、時刻ｔ３〜ｔ５で
「Ｈ」レベルとなっている。他のクロック信号ＣＬＫ３
２〜ＣＬＫ３４の各々は、クロック信号ＣＬＫ３１と同
じ周期を有する。クロック信号ＣＬＫ３２は、クロック
信号ＣＬＫ３１が「Ｌ」レベルになる期間の後半の期間
（時刻ｔ２〜ｔ３）で「Ｌ」レベルとなり、それ以外の
期間は「Ｈ」レベルとなる。クロック信号ＣＬＫ３３，
ＣＬＫ３４は、それぞれクロック信号ＣＬＫ３１，ＣＬ
Ｋ３２を１／２周期だけ遅延させた信号である。

【００２３】時刻ｔ１よりも前の時刻では、クロック信
号ＣＬＫ３１，ＣＬＫ３２はともに「Ｈ」レベルになっ
ている。このためＶＩ，ＶＧはともに「Ｌ」レベルとな
り、キャパシタ１１５，１１６はそれぞれ電源電圧−Ｖ
ＣＣで充電されている。

【００２４】時刻ｔ１においてクロック信号ＣＬＫ３１
が「Ｈ」レベルから「Ｌ」レベルに立下がると、キャパ
シタ１１５を介して入力ノードＮ１１２が電源電圧ＶＣ
Ｃだけ降圧され、入力ノードＮ１１２の電位ＶＩは抵抗
素子１１４を介してＮチャネルＭＯＳトランジスタ１１
３のゲートに伝達され、ゲート電位ＶＧは回路の時定数
で決まる曲線に沿って下降する。

【００２５】時刻ｔ２においてクロック信号ＣＬＫ３２
が「Ｈ」レベルから「Ｌ」レベルに立下がると、キャパ
シタ１１６を介してゲート電位ＶＧが電源電位ＶＣＣだ
け降圧され、ＰチャネルＭＯＳトランジスタ１１３の抵
抗値は小さくなって入力ノードＮ１１２から出力ノード
Ｎ１１３に負電荷が移動し、入力電位ＶＩが上昇し出力
電位ＶＯが下降する。

【００２６】時刻ｔ３においてクロック信号ＣＬＫ３
１，ＣＬＫ３２が「Ｌ」レベルから「Ｈ」レベルに立上
がると、時刻ｔ１よりも前の時刻と同じ状態になる。

【００２７】時刻ｔ３〜ｔ５ではクロック信号ＣＬＫ３
１，ＣＬＫ３２は「Ｈ」レベルに固定され、奇数段のチ
ャージポンプ単位回路１１２．１，１１２．３，…，１
１２．Ｎ−１は動作しない。この時刻ｔ３〜ｔ５では、
偶数段のチャージポンプ単位回路１１２．２，１１２．
４，…，１１２．Ｎは時刻ｔ１〜ｔ３における奇数段の
チャージポンプ単位回路１１２．１，１１２．３，…，
１１２．Ｎ−１と同様に動作する。

【００２８】このように、この負チャージポンプ回路で
は、クロック信号ＣＬＫ３１〜ＣＬＫ３４に同期して奇
数段のチャージポンプ単位回路１１２．１，１１２．
３，…，１１２．Ｎ−１と偶数段のチャージポンプ単位
回路１１２．２，１１２．４，…，１１２．Ｎとが交互
に動作し、各チャージポンプ単位回路から次段のチャー
ジポンプ単位回路に負電荷が供給され、各チャージポン
プ単位回路で降圧されて最終段のチャージポンプ単位回
路１１２．Ｎからは負の高電位ＶＯが出力される。

【００２９】

【発明が解決しようとする課題】ところで、近年の半導
体製品の低電源電圧化に伴い、フラッシュメモリにも低
電源電圧化が求められている。上述のように、フラッシ
ュメモリには、高電圧を生成するためのチャージポンプ
回路が設けられているが、電源電圧が低減化されると
（特に２Ｖ以下になると）、従来のチャージポンプ回路
では高電圧を生成することが困難になってくる。

【００３０】すなわち、図１９の正チャージポンプ回路
では、ＮチャネルＭＯＳトランジスタ１０３を導通させ
るためにはＶＧ−ＶＯ＞Ｖｔｈｎ（ただし、Ｖｔｈｎは
ＮチャネルＭＯＳトランジスタ１０３のしきい値電圧で
ある）の条件を満たさなければならないが、最終段に近
いほどいわゆる基板効果によってＶｔｈｎが大きくな
り、ＮチャネルＭＯＳトランジスタ１０３が導通しにく
くなるため、正電荷を効率よく次段に転送できなくな
る。

【００３１】同様に図２２の負チャージポンプ回路で
は、ＰチャネルＭＯＳトランジスタ１１４を導通させる
ためにはＶＧ−ＶＯ＜Ｖｔｈｐ（ただし、ＶｔｈｐはＰ
チャネルＭＯＳトランジスタ１１３のしきい値電圧であ
る）の条件を満たさなければならないが、最終段に近い
ほど基板効果によってＶｔｈｐが大きくなり、Ｐチャネ
ルＭＯＳトランジスタ１１３が導通しにくくなるため、
負電荷を効率よく次段に転送できなくなる。

【００３２】それゆえに、この発明の主たる目的は、電
荷を効率よく転送できるチャージポンプ回路を提供する
ことである。

【００３３】

【課題を解決するための手段】請求項１に係る発明は、
クロック信号に同期して入力ノードの正電荷または負電
荷を出力ノードに転送させるチャージポンプ回路であっ
て、第１の導電型式の第１のトランジスタ、第２の導電
型式の第２のトランジスタ、第１の駆動回路、第１の切
換回路、および第２の駆動回路を備える。第１の導電型
式の第１のトランジスタは、入力ノードと出力ノードの
間に接続される。第２の導電型式の第２のトランジスタ
は、入力ノードと第１のトランジスタの入力電極との間
に接続される。第１の駆動回路は、クロック信号の各１
周期内の第１の期間に入力ノードを予め定められた第１
の電圧だけ昇圧または降圧させる。第１の切換回路は、
第１の期間内の第２の期間は第２のトランジスタの入力
電極を第１のトランジスタの入力電極に接続して第２の
トランジスタを非導通にし、それ以外の期間は第２のト
ランジスタの入力電極に活性化電位を与えて第２のトラ
ンジスタを導通させる。第２の駆動回路は、第２の期間
内の第３の期間に第１のトランジスタの入力電極を予め
定められた第２の電圧だけ昇圧または降圧させて第１の
トランジスタを導通させ、入力ノードの正電荷または負
電荷を出力ノードに転送させる。

【００３４】請求項２に係る発明では、請求項１に係る
発明の予め定められた第１の電圧は電源電圧であり、予
め定められた第２の電圧は電源電圧よりも大きく、第２
の駆動回路は、振幅変換回路および第１のキャパシタを
含む。振幅変換回路は、クロック信号と同じ周期を有
し、各１周期内において第３の期間は第１の電位にな
り、それ以外の期間は第２の電位になり、その振幅が電
源電圧である基準クロック信号を受け、その基準クロッ
ク信号の振幅を予め定められた第２の電圧に変換して出
力する。第１のキャパシタの一方電極は振幅変換回路の
出力クロック信号を受け、その他方電極は第１のトラン
ジスタの入力電極に接続される。

【００３５】請求項３に係る発明では、請求項２に係る
発明の予め定められた第２の電圧は電源電圧の２倍の電
圧であり、振幅変換回路は、第２のキャパシタ、充電回
路および第２の切換回路を含む。充電回路は、基準クロ
ック信号が第２または第１の電位である期間は第２のキ
ャパシタの一方電極に電源電位を与えるとともにその他
方電極に接地電位を与え、第２のキャパシタを電源電圧
に充電する。第２の切換回路は、基準クロック信号が第
１または第２の電位である期間は充電回路によって充電
された第２のキャパシタの他方電極に電源電位を与える
とともにその一方電極を第１のキャパシタの一方電極に
接続し、基準クロック信号が第２または第１の電位であ
る期間は第１のキャパシタの一方電極に接地電位を与え
る。

【００３６】請求項４に係る発明では、請求項２に係る
発明の振幅変換回路は、内部チャージポンプ回路、制御
回路および第２の切換回路を含む。内部チャージポンプ
回路は、内部電源ノードに正電荷または負電荷を供給す
る。制御回路は、内部電源ノードが予め定められた基準
電位になるように内部チャージポンプ回路を制御する。
第２の切換回路は、基準クロック信号が第１または第２
の電位である期間は第１のキャパシタの一方電極を内部
電源ノードに接続し、基準クロック信号が第２または第
１の電位である期間は第１のキャパシタの一方電極に接
地電位を与える。

【００３７】請求項５に係る発明は、クロック信号に同
期して入力ノードの正電荷または負電荷を出力ノードに
転送させるチャージポンプ回路であって、トランジス
タ、抵抗素子、第１の駆動回路および第２の駆動回路を
備え、第２の駆動回路は、振幅変換回路および第１のキ
ャパシタを含む。トランジスタは、入力ノードと出力ノ
ードの間に接続される。抵抗素子は、入力ノードとトラ
ンジスタの入力電極との間に接続される。第１の駆動回
路は、クロック信号の各１周期内の第１の期間に入力ノ
ードを電源電圧だけ昇圧または降圧させる。第２の駆動
回路は、第１の期間内の第２の期間にトランジスタの入
力電極を電源電圧よりも大きな予め定められた電圧だけ
昇圧または降圧させてトランジスタを導通させ、入力ノ
ードの正電荷または負電荷を出力ノードに転送させる。
振幅変換回路は、クロック信号と同じ周期を有し、各１
周期内において第２の期間は第１の電位になり、それ以
外の期間は第２の電位になり、その振幅は電源電圧であ
る基準クロック信号を受け、その基準クロック信号の振
幅を予め定められた電圧に変換して出力する。第１のキ
ャパシタの一方電極は振幅変換回路の出力クロック信号
を受け、その他方電極はトランジスタの入力電極に接続
される。

【００３８】請求項６に係る発明は、クロック信号に同
期して入力ノードの正電荷または負電荷を出力ノードに
転送させるチャージポンプ回路であって、トランジス
タ、ダイオード素子、第１の駆動回路および第２の駆動
回路を備え、第２の駆動回路は、振幅変換回路および第
１のキャパシタを含む。トランジスタは、入力ノードと
出力ノードの間に接続される。ダイオード素子は、入力
ノードとトランジスタの入力電極との間に接続され、ト
ランジスタの入力電極の正電荷または負電荷が入力ノー
ドに流れるのを防止する。第１の駆動回路は、クロック
信号の各１周期内の第１の期間に入力ノードを電源電圧
だけ昇圧または降圧させる。第２の駆動回路は、第１の
期間内の第２の期間にトランジスタの入力電極を電源電
圧よりも大きな予め定められた電圧だけ昇圧または降圧
させてトランジスタを導通させ、入力ノードの正電荷ま
たは負電荷を出力ノードに転送させる。振幅変換回路
は、クロック信号と同じ周期を有し、各１周期内におい
て第２の期間は第１の電位になり、それ以外の期間は第
２の電位になり、その振幅が電源電圧である基準クロッ
ク信号を受け、その基準クロック信号の振幅を予め定め
られた電圧に変換して出力する。第１のキャパシタの一
方電極は振幅変換回路の出力クロック信号を受け、その
他方電極はトランジスタの入力電極に接続される。

【００３９】請求項７に係る発明では、請求項５または
６に係る発明の予め定められた電圧は電源電圧の２倍の
電圧であり、振幅変換回路は、第２のキャパシタ、充電
回路および第２の切換回路を含む。充電回路は、基準ク
ロック信号が第２または第１の電位である期間は第２の
キャパシタの一方電極に電源電位を与えるとともにその
他方電極に接地電位を与え、第２のキャパシタを電源電
圧に充電する。第２の切換回路は、基準クロック信号が
第１または第２の電位である期間は充電回路によって充
電された第２のキャパシタの他方電極に電源電位を与え
るとともにその一方電極を第１のキャパシタの一方電極
に接続し、基準クロック信号が第２または第１の電位で
ある期間は第１のキャパシタの一方電極に接地電位を与
える。

【００４０】請求項８に係る発明では、請求項５または
６に係る発明の振幅変換回路は、内部チャージポンプ回
路、制御回路および第２の切換回路を含む。内部チャー
ジポンプ回路は、内部電源ノードに正電荷または負電荷
を供給する。制御回路は、内部電源ノードが予め定めら
れた基準電位になるようにチャージポンプ回路を制御す
る。第２の切換回路は、基準クロック信号が第１または
第２の電位である期間は第１のキャパシタの一方電極を
内部電源ノードに接続し、基準クロック信号が第２また
は第１の電位である期間は第１のキャパシタの一方電極
に接地電位を与える。

【００４１】請求項９に係る発明では、請求項１から８
のいずれかに係る発明のチャージポンプ回路は、不揮発
性半導体記憶装置内に設けられている。

【００４２】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるフラッシュメモリの構成を示す
ブロック図である。図１を参照して、このフラッシュメ
モリは、メモリアレイ１、アドレスバッファ２、Ｘデコ
ーダ３、Ｙデコーダ４、書込／読出回路５、入出力バッ
ファ６、複数の正チャージポンプ回路７、複数の負チャ
ージポンプ回路８、ディストリビュータ９および制御回
路１０を備える。

【００４３】メモリアレイ１は、複数のメモリブロック
ＢＬＫ０〜ＢＬＫｍ（ただし、ｍは自然数である）を含
む。複数のメモリブロックＢＬＫ０〜ＢＬＫｍは、それ
ぞれ半導体基板の複数のウェルの表面に形成されてい
る。

【００４４】メモリブロックＢＬＫ０〜ＢＬＫｍの各々
は、複数行，複数列（図では、図面の簡単化のため２行
１列のみが示される）に配列された複数のメモリセルＭ
Ｃと、各行に対応して設けられたワード線ＷＬと、各隣
接する２つの行に対応して設けられたソース線ＳＬと、
各列に対応して設けられた副ビット線ＳＢＬと、各列に
対応して設けられた選択ゲートＳＧ（ＮチャネルＭＯＳ
トランジスタ）とを含む。また、複数のメモリブロック
ＢＬＫ０〜ＢＬＫｍに共通に、各列に対応して主ビット
線ＭＢＬが設けられる。各副ビット線ＳＢＬは、選択ゲ
ートＳＧを介して主ビット線ＭＢＬに接続される。

【００４５】各メモリセルＭＣは、図２（ａ）（ｂ）に
示すように、半導体基板のウェル１１表面の上方に絶縁
層を介して浮遊ゲート１３を形成し、さらにその上方に
絶縁層を介して制御ゲート１４を形成し、ゲート１３，
１４の両側のウェル１１表面にそれぞれソース１２ｓお
よびドレイン１２ｄを形成したものである。制御ゲート
１４、ドレイン１２ｄおよびソース１２ｓは、それぞれ
対応のワード線ＷＬ、副ビット線ＳＢＬおよびソース線
ＳＬに接続される。

【００４６】書込動作時は、表１上段に示すように、メ
モリセルＭＣのドレイン１２ｄおよび制御ゲート１４に
それぞれ＋６Ｖおよび−８Ｖが印加され、ソース１２ｓ
はオープン（フローティング）にされ、ウェル１１は接
地される。これにより、図２（ａ）に示すように、トン
ネル効果によって浮遊ゲート１３からドレイン１２ｄに
電子が引き抜かれ、図３に示すように、メモリセルＭＣ
のしきい値電圧Ｖｔｈが２Ｖに下がる。すなわち、デー
タ「０」が書込まれる。

【００４７】

【表１】

【００４８】消去動作時は、表１中段に示すように、メ
モリセルＭＣの制御ゲート１４に＋１０Ｖが印加され、
ソース１２ｓおよびウェル１１に−８Ｖが印加され、ド
レイン１２ｄはオープンにされる。これにより、図２
（ｂ）に示すように、トンネル効果によってソース１２
ｓおよびウェル１１から浮遊ゲート１７に電子が注入さ
れ、図３に示すように、メモリセルＭＣのしきい値電圧
Ｖｔｈが約６Ｖに上がる。すなわち、データ「１」が書
込まれる。

【００４９】読出動作時は、表１下段に示すように、メ
モリセルＭＣのドレイン１２ａに１Ｖが印加され、制御
ゲート１４に＋３．３Ｖが印加され、ソース１２ｓおよ
びウェル１１に０Ｖが印加されて、図３に示すように、
ドレイン１２ｄとソース１２ｓの間にしきい値電流Ｉｔ
ｈ（通常は数十μＡ）が流れるか否かが検出される。メ
モリセルＭＣにデータ「０」が書込まれている場合は電
流Ｉｔｈが流れ、そうでない場合は電流Ｉｔｈは流れな
い。

【００５０】図１に戻って、アドレスバッファ２は、外
部から与えられるアドレス信号ＡｄｄをＸデコーダ３お
よびＹデコーダ４に選択的に与える。Ｘデコーダ３は、
アドレス信号Ａｄｄに従って複数のメモリブロックＢＬ
Ｋ０〜ＢＬＫｍのうちのいずれかのメモリブロック（た
とえばＢＬＫ０）を選択し、選択したメモリブロックＢ
ＬＫ０の選択ゲートＳＧを導通させて、選択したメモリ
ブロックＢＬＫ０の副ビット線ＳＢＬを主ビット線ＭＢ
Ｌに結合させる。また、Ｘデコーダ３は、動作モードに
応じて、選択したメモリブロックＢＬＫ０のウェル電圧
ＶＷを０Ｖまたは−８Ｖにするとともに、そのソース線
ＳＬをオープン，０Ｖまたは−８Ｖにする。

【００５１】さらに、Ｘデコーダ３は、アドレス信号Ａ
ｄｄに従って複数のワード線ＷＬのうちのいずれかのワ
ード線ＷＬを選択し、選択したワード線ＷＬに動作モー
ドに応じた電圧−８Ｖ，＋１０Ｖまたは＋３．３Ｖを印
加する。Ｙデコーダ４は、アドレス信号Ａｄｄに従っ
て、複数の主ビット線ＭＢＬのうちのいずれかの主ビッ
ト線ＭＢＬを選択する。

【００５２】書込／読出回路５は、書込動作時に、入出
力バッファ６を介して外部から与えられたデータＤＩに
従って、Ｙデコーダ４によって選択された主ビット線Ｍ
ＢＬに書込電圧（＋６Ｖ）を与え、デコーダ３，４によ
って選択されたメモリセルＭＣにデータを書込む。ま
た、書込／読出回路５は、読出動作時に、デコーダ３，
４によって選択された主ビット線ＭＢＬ、選択ゲートＳ
Ｇおよび副ビット線ＳＢＬを介して選択されたメモリセ
ルＭＣのドレイン１２ｄに１Ｖを印加し、電流が流入す
るか否かを検出し、検出結果に応じたデータＤＯを入出
力バッファ６を介して外部に出力する。

【００５３】チャージポンプ回路７，８は、書込、読
出、消去の各動作時にＸデコーダ３および書込／読出回
路５で用いられる種々の電圧を生成する。正チャージポ
ンプ回路７は正電圧を生成し、負チャージポンプ回路８
は負電圧を生成する。ディストリビュータ９は、動作モ
ードに応じて、チャージポンプ回路７，８で生成された
電圧をＸデコーダ３および書込／読出回路５に分配す
る。制御回路１０は、外部から与えられるコマンド信号
ＣＭＤに従って所定の動作モードを選択し、フラッシュ
メモリ全体を制御する。

【００５４】次に、このフラッシュメモリの動作につい
て説明する。まず、コマンド信号ＣＭＤが制御回路１０
に与えられて動作モードが設定される。

【００５５】書込動作時は、アドレス信号Ａｄｄで指定
されたメモリセルＭＣに対応するワード線ＷＬに−８Ｖ
が印加され、そのメモリセルＭＣが選択ゲートＳＧを介
して主ビット線ＭＢＬに接続され、ソース線ＳＬがオー
プンにされ、ウェル電圧ＶＷが０Ｖにされる。この状態
で書込／読出回路５によって主ビット線ＭＢＬに＋６Ｖ
が与えられ、選択されたメモリセルＭＣにデータ「０」
が書込まれる。

【００５６】消去動作時は、ソース線ＳＬおよびウェル
電圧ＶＷが−８Ｖにされる。この状態で、アドレス信号
Ａｄｄで指定されたワード線ＷＬに＋１０Ｖが与えら
れ、ワード線ＷＬに接続されたメモリセルＭＣのデータ
が消去される。

【００５７】読出動作時は、アドレス信号Ａｄｄで指定
されたメモリセルＭＣが副ビット線ＳＢＬ、選択ゲート
ＳＧおよび主ビット線ＭＢＬを介して書込／読出回路５
に接続されるとともに、そのメモリセルＭＣに対応する
ワード線ＷＬに＋３．３Ｖが印加される。メモリセルＭ
Ｃのデータは、書込／読出回路５によって読出され、入
出力バッファ６を介して外部に出力される。

【００５８】以下、この実施の形態１の特徴となる正チ
ャージポンプ回路７について詳細に説明する。正チャー
ジポンプ回路７は、図４（ａ）に示すように、Ｎチャネ
ルＭＯＳトランジスタ２１と、直列接続されたＮ段のチ
ャージポンプ単位回路２２．１〜２２．Ｎとを含む。Ｎ
チャネルＭＯＳトランジスタ２１は、電源電位ＶＣＣの
ラインと初段のチャージポンプ単位回路２２．１の入力
ノードとの間に接続され、そのゲートは電源電位ＶＣＣ
のラインに接続される。ＮチャネルＭＯＳトランジスタ
２１は、ダイオードとして動作し、電源電位ＶＣＣのラ
インからの正電荷を初段のチャージポンプ単位回路２
２．１の入力ノードに与える。

【００５９】奇数段のチャージポンプ単位回路２２．
１，２２．３，…，２２．Ｎ−１は、それぞれクロック
信号ＣＬＫ１〜ＣＬＫ３に同期して後段のチャージポン
プ単位回路２２．２，２２．４，…，２２．Ｎに正電荷
を供給する。偶数段のチャージポンプ単位回路２２．
２，２２．４，…，２２．Ｎは、それぞれクロック信号
ＣＬＫ４〜ＣＬＫ６に同期して後段のチャージポンプ単
位回路２２．３，２２．５，…，２２．Ｎ−１および出
力ノードに正電荷を供給する。最終段のチャージポンプ
単位回路２２．Ｎの出力電位がこの正チャージポンプ回
路７の出力電位ＶＯとなる。

【００６０】チャージポンプ単位回路２２．１は、図４
（ｂ）に示すように、ＮチャネルＭＯＳトランジスタ２
３，２４、ＰチャネルＭＯＳトランジスタ２５、キャパ
シタ２６，２７、切換回路２８、および倍電圧回路３６
を含む。ＮチャネルＭＯＳトランジスタ２３は、チャー
ジポンプ単位回路２２．１の入力ノードＮ２２と出力ノ
ードＮ２３の間に接続される。ＮチャネルＭＯＳトラン
ジスタ２４は、電源電位ＶＣＣのラインとＮチャネルＭ
ＯＳトランジスタ２３のゲート（ノードＮ２４）との間
に接続され、そのゲートは電源電位ＶＣＣのラインに接
続される。ＮチャネルＭＯＳトランジスタ２４は、ダイ
オードとして動作し、ノードＮ２４に正電荷を供給す
る。

【００６１】ＰチャネルＭＯＳトランジスタ２５は、入
力ノードＮ２２とノードＮ２４との間に接続され、その
ゲートは切換回路２８の出力ノードＮ３２に接続され
る。キャパシタ２６の一方電極はクロック信号ＣＬＫ１
を受け、その他方電極は入力ノードＮ２２に接続され
る。キャパシタ２７の一方電極は倍電圧回路３６の出力
クロック信号ＣＬＫ２′を受け、その他方電極はノード
Ｎ２４に接続される。

【００６２】切換回路２８は、ＰチャネルＭＯＳトラン
ジスタ３１，３２、ＮチャネルＭＯＳトランジスタ３
３，３４およびインバータ３５を含む。ＭＯＳトランジ
スタ３１と３３、３２と３４は、それぞれノードＮ２４
と接地電位ＶＳＳのラインとの間に直列接続される。Ｐ
チャネルＭＯＳトランジスタ３１のゲートはＰチャネル
ＭＯＳトランジスタ３２のドレイン（ノードＮ３２）に
接続され、ＰチャネルＭＯＳトランジスタ３２のゲート
はＰチャネルＭＯＳトランジスタ３１のドレイン（ノー
ドＮ３１）に接続される。クロック信号ＣＬＫ３は、Ｎ
チャネルＭＯＳトランジスタ３４のゲートに入力される
とともに、インバータ３５を介してＮチャネルＭＯＳト
ランジスタ３３のゲートに入力される。

【００６３】クロック信号ＣＬＫ３が「Ｌ」レベルの期
間は、ＭＯＳトランジスタ３２，３３が導通し、ＭＯＳ
トランジスタ３１，３４は非導通になって、Ｐチャネル
ＭＯＳトランジスタ２５のゲートがＰチャネルＭＯＳト
ランジスタ３２を介してノードＮ２４の電位ＶＧを受け
る。クロック信号ＣＬＫ３が「Ｈ」レベルの期間は、Ｍ
ＯＳトランジスタ３１，３４が導通し、ＭＯＳトランジ
スタ３２，３３は非導通になって、ＰチャネルＭＯＳト
ランジスタ２５のゲートがＮチャネルＭＯＳトランジス
タ３４を介して接地電位ＶＳＳを受ける。

【００６４】倍電圧回路３６は、図５に示すように、イ
ンバータ４１，４２、キャパシタ４３、ＰチャネルＭＯ
Ｓトランジスタ４４〜４６、およびＮチャネルＭＯＳト
ランジスタ４７，４８を含む。インバータ４１，４２、
キャパシタ４３およびＰチャネルＭＯＳトランジスタ４
６は、倍電圧回路３６の入力ノードＮ４１と出力ノード
Ｎ４６との間に直列接続される。ＰチャネルＭＯＳトラ
ンジスタ４６のゲートは、インバータ４１の出力を受け
る。

【００６５】ＰチャネルＭＯＳトランジスタ４４および
ＮチャネルＭＯＳトランジスタ４７は、キャパシタ４３
およびＰチャネルＭＯＳトランジスタ４６間のノードＮ
４３と接地電位ＶＳＳのラインとの間に直列接続され、
各々のゲートはインバータ４１の出力を受ける。Ｐチャ
ネルＭＯＳトランジスタ４５は、電源電位ＶＣＣのライ
ンとノードＮ４３との間に接続され、そのゲートはＭＯ
Ｓトランジスタ４４と４７の間のノードＮ４４に接続さ
れる。ＮチャネルＭＯＳトランジスタ４８は、出力ノー
ドＮ４６と接地電位ＧＮＤのラインとの間に接続され、
そのゲートはインバータ４１の出力を受ける。

【００６６】入力ノードＮ４１には、クロック信号ＣＬ
Ｋ２が入力される。クロック信号ＣＬＫ２は、図６
（ａ）に示すように、電源電圧ＶＣＣの振幅を有する。
クロック信号ＣＬＫ２が「Ｌ」レベルの期間は、インバ
ータ４１の出力が「Ｈ」レベルとなり、インバータ４２
の出力が「Ｌ」レベルとなる。また、ＰチャネルＭＯＳ
トランジスタ４４は非導通になりＮチャネルＭＯＳトラ
ンジスタ４７が導通してノードＮ４７が「Ｌ」レベルに
なり、ＰチャネルＭＯＳトランジスタ４５が導通してノ
ードＮ４３が「Ｈ」レベルになる。これにより、キャパ
シタ４３が電源電圧ＶＣＣで充電される。また、Ｐチャ
ネルＭＯＳトランジスタ４６が非導通になり、Ｎチャネ
ルＭＯＳトランジスタ４８が導通して出力ノードＮ４６
が「Ｌ」レベルになる。

【００６７】クロック信号ＣＬＫ２が「Ｈ」レベルに立
上がると、インバータ４１の出力が「Ｌ」レベルに立下
がる。これにより、ＰチャネルＭＯＳトランジスタ４４
が導通しＮチャネルＭＯＳトランジスタ４７が非導通に
なってノードＮ４４が「Ｈ」レベルになり、Ｐチャネル
ＭＯＳトランジスタ４５が非導通になる。また、Ｐチャ
ネルＭＯＳトランジスタ４６が導通し、ＮチャネルＭＯ
Ｓトランジスタ４８が非導通になる。同時に、インバー
タ４２の出力が「Ｈ」レベル（電源電位ＶＣＣ）に立上
がり、これにキャパシタ４３の充電電圧ＶＣＣを加えた
電圧２ＶＣＣが出力ノードＮ４６に出力される。したが
って、倍電圧回路３６の出力信号は、図６（ｂ）に示す
ように、クロック信号ＣＬＫ２の振幅を２倍にしたクロ
ック信号ＣＬＫ２′となる。

【００６８】他の奇数段のチャージポンプ単位回路２
２．３，２２．５，…，２２．Ｎ−１もチャージポンプ
単位回路２２．１と同じ構成である。偶数段のチャージ
ポンプ単位回路２２．２，２２．４，…，２２．Ｎは、
クロック信号ＣＬＫ１〜ＣＬＫ３がクロック信号ＣＬＫ
４〜ＣＬＫ６で置換されるだけで、その他はチャージポ
ンプ単位回路２２．１と同じである。

【００６９】図７はクロック信号ＣＬＫ１〜ＣＬＫ６の
波形図、図８は奇数段のチャージポンプ単位回路２２．
１，２２．３，…，２２．Ｎ−１の入力ノードＮ２２の
電位ＶＩ、ＮチャネルＭＯＳトランジスタ２３のゲート
電位ＶＧおよび出力ノードＮ２３の電位ＶＯの波形図で
ある。以下、図７および図８に従って、正チャージポン
プ回路７の動作について説明する。

【００７０】まず図７を参照して、クロック信号ＣＬＫ
１は、所定の周期を有し、そのデューティ比は５０％で
ある。図７では、クロック信号ＣＬＫ１は、時刻ｔ１〜
ｔ６で「Ｈ」レベルとなり、時刻ｔ６〜ｔ１１で「Ｌ」
レベルとなっている。他のクロック信号ＣＬＫ２〜ＣＬ
Ｋ６の各々は、クロック信号ＣＬＫ１と同じ周期を有す
る。クロック信号ＣＬＫ３は、クロック信号ＣＬＫ１が
「Ｈ」レベルとなる期間の中間の期間（時刻ｔ２〜ｔ
５）に「Ｌ」レベルとなり、それ以外の期間は「Ｈ」レ
ベルとなる。

【００７１】クロック信号ＣＬＫ２は、クロック信号Ｃ
ＬＫ３が「Ｌ」レベルとなる期間の中間期間（時刻ｔ３
〜ｔ４）に「Ｈ」レベルとなり、それ以外の期間は
「Ｌ」レベルとなる。クロック信号ＣＬＫ４〜ＣＬＫ５
は、それぞれクロック信号ＣＬＫ１〜ＣＬＫ３を１／２
周期だけ遅延させた信号である。

【００７２】時刻ｔ１よりも前の時刻では、クロック信
号ＣＬＫ１，ＣＬＫ２が「Ｌ」レベルとなり、クロック
信号ＣＬＫ３は「Ｈ」レベルとなっている。このため、
切換回路２８ではＭＯＳトランジスタ３１，３４が導通
しＭＯＳトランジスタ３２，３３が非導通となってノー
ドＮ３２が「Ｌ」レベルとなり、ＰチャネルＭＯＳトラ
ンジスタ２５は導通している。また、電源電位ＶＣＣの
ラインからＮチャネルＭＯＳトランジスタ２４およびＰ
チャネルＭＯＳトランジスタ２５を介して入力ノードＮ
２５に正電荷が流入し、キャパシタ２６は電源電圧ＶＣ
Ｃで充電されている。また、倍電圧回路３６の出力クロ
ック信号は「Ｌ」レベルになり、キャパシタ２７は電源
電圧ＶＣＣで充電されている。

【００７３】時刻ｔ１においてクロック信号ＣＬＫ１が
「Ｌ」レベルから「Ｈ」レベルに立上がると、キャパシ
タ２６を介して入力ノードＮ２２が電源電圧ＶＣＣだけ
昇圧され、入力ノードＮ２２の電位ＶＩは導通状態のＰ
チャネルＭＯＳトランジスタ２５を介してノードＮ２４
に伝達され、ノードＮ２４の電位ＶＧも電源電圧ＶＣＣ
だけ昇圧される。

【００７４】次いで時刻ｔ２においてクロック信号ＣＬ
Ｋ３が「Ｈ」レベルから「Ｌ」レベルに立下がると、切
換回路２８のＭＯＳトランジスタ３２，３３が導通しＭ
ＯＳトランジスタ３１，３４が非導通になって、「Ｈ」
レベルのゲート電位ＶＧがＰチャネルＭＯＳトランジス
タ３２を介してＰチャネルＭＯＳトランジスタ２５のゲ
ートに与えられ、ＰチャネルＭＯＳトランジスタ２５が
非導通になる。

【００７５】次に時刻ｔ３においてクロック信号ＣＬＫ
２が「Ｌ」レベルから「Ｈ」レベルに立上がると、倍電
圧回路３６の出力クロック信号ＣＬＫ２′が高電位２Ｖ
ＣＣに立上がり、その分だけゲート電位ＶＧが昇圧され
る。これによりＮチャネルＭＯＳトランジスタ２３の抵
抗値が十分に小さくなり、入力ノードＮ２２から出力ノ
ードＮ２３に正電荷が移動し、入力電位ＶＩが低下し出
力電位ＶＯが上昇する。

【００７６】次いで時刻ｔ４においてクロック信号ＣＬ
Ｋ２が「Ｌ」レベルに立下がると、ゲート電位ＶＧが２
ＶＣＣだけ降圧され、ＮチャネルＭＯＳトランジスタ２
３の抵抗値が大きくなって正電荷の移動が少なくなる。

【００７７】次に時刻ｔ５においてクロック信号ＣＬＫ
３が「Ｈ」レベルに立上がると、切換回路２８のＭＯＳ
トランジスタ３１，３４が導通しＭＯＳトランジスタ３
２，３３が非導通になってＰチャネルＭＯＳトランジス
タ２５のゲートが「Ｌ」レベルとなり、ＰチャネルＭＯ
Ｓトランジスタ２５が導通する。これにより、ＭＯＳト
ランジスタ２４，２５を介して入力ノードＮ２２が
「Ｈ」レベルにプリチャージされる。次いで時刻ｔ６に
おいてクロック信号ＣＬＫ１が「Ｌ」レベルになると、
時刻ｔ１よりも前の時刻と同じ状態になる。

【００７８】時刻ｔ６〜ｔ１１では、クロック信号ＣＬ
Ｋ１，ＣＬＫ２は「Ｌ」レベルに固定され、クロック信
号ＣＬＫ３が「Ｈ」レベルに固定され、奇数段のチャー
ジポンプ単位回路２２．１，２２．３，…，２２．Ｎ−
１は動作しない。この時刻ｔ６〜ｔ１１では、偶数段の
チャージポンプ単位回路２２．２，２２．４，…，２
２．Ｎは、時刻ｔ１〜ｔ６における奇数段のチャージポ
ンプ単位回路２２．１，２２．３，…，２２．Ｎ−１と
同様に動作し、入力ノードＮ２２の正電荷を出力ノード
Ｎ２３に供給する。

【００７９】このように、この正チャージポンプ回路７
では、クロック信号ＣＬＫ１〜ＣＬＫ６に同期して奇数
段のチャージポンプ単位回路２２．１，２２．３，…，
２２．Ｎ−１と偶数段のチャージポンプ単位回路２２．
２，２２．４，…，２２．Ｎとが交互に動作し、各チャ
ージポンプ単位回路から次段のチャージポンプ単位回路
に正電荷が供給され、各チャージポンプ単位回路で昇圧
されて最終段のチャージポンプ単位回路２２．Ｎからは
高レベルの正電位が出力される。

【００８０】この実施の形態では、倍電圧回路３６によ
ってクロック信号ＣＬＫ２の２倍の振幅を有するクロッ
ク信号ＣＬＫ２′を生成し、このクロック信号ＣＬＫ
２′を用いてＮチャネルＭＯＳトランジスタ２３のゲー
ト電位ＶＧを昇圧するので、クロック信号ＣＬＫ２でＮ
チャネルＭＯＳトランジスタ１０３のゲート電位ＶＧを
昇圧していた従来に比べ、ゲート電位ＶＧが高くなり、
ＮチャネルＭＯＳトランジスタ２３の導通抵抗値が小さ
くなる。また、ＮチャネルＭＯＳトランジスタ２３のゲ
ート−ドレイン間にＰチャネルＭＯＳトランジスタ２５
を接続し、切換回路２８によってＰチャネルＭＯＳトラ
ンジスタ２５をオン／オフ制御するので、ＮチャネルＭ
ＯＳトランジスタ１０３のゲート／ドレイン間を抵抗素
子１０４で接続していた従来のようにＮチャネルＭＯＳ
トランジスタ１０３のゲートから入力ノードＮ１０２に
正電荷が逆流してゲート電位ＶＧが低下することもな
い。したがって、チャージポンプ単位回路２２．１〜２
２．Ｎの各々における正電荷の伝達効率が高くなり、フ
ラッシュメモリの電源電圧ＶＣＣの低減化が進められた
場合でも高レベルの正電圧を容易に生成できる。

【００８１】なお、この実施の形態では、チャージポン
プ単位回路２２．１〜２２．Ｎの各々に倍電圧回路３６
および切換回路２８を設けたが、倍電圧回路３６および
切換回路２８を複数のチャージポンプ単位回路に共通に
設けてもよい。たとえば奇数段のチャージポンプ単位回
路２２．１，２２．３，…，２２．Ｎ−１に共通の倍電
圧回路３６および切換回路２８を設け、偶数段のチャー
ジポンプ単位回路２２．２，２２．４，…，２２．Ｎに
共通の倍電圧回路３６および切換回路２８を設けてもよ
い。

【００８２】また、この実施の形態では、偶数段のチャ
ージポンプ単位回路２２．１〜２２．Ｎを設けたが、奇
数段のチャージポンプ単位回路２２．１〜２２．Ｎ−１
を設けてもよいことは言うまでもない。

【００８３】図９は、実施の形態１の変更例による正チ
ャージポンプ回路の要部を示す図である。この正チャー
ジポンプ回路が図４の正チャージポンプ回路７と異なる
点は、倍電圧回路３６か振幅変換回路５０で置換される
点である。図９において、この振幅変換回路５０は、正
チャージポンプ回路５１、電位検出回路５２および切換
回路５３を含む。

【００８４】正チャージポンプ回路５１は、電位検出回
路５２によって制御され、内部電源ノードＮ５１に正電
荷を供給する。電位検出回路５２は、内部電源ノードＮ
５１が予め定められた高電位ＶＣＰになるように正チャ
ージポンプ回路５１を制御する。すなわち電位検出回路
５２は、内部電源ノードＮ５１がＶＣＰに到達したこと
に応じて正チャージポンプ回路５１を停止させ、内部電
源ノードＮ５１の電位がＶＣＰよりも低下したことに応
じて正チャージポンプ回路５１を駆動させる。

【００８５】切換回路５３は、ＰチャネルＭＯＳトラン
ジスタ５４，５５、ＮチャネルＭＯＳトランジスタ５
６，５７およびインバータ５８を含む。ＭＯＳトランジ
スタ５４と５６，５５と５７は、それぞれノードＮ５１
と接地電位ＶＳＳのラインとの間に直列接続される。Ｐ
チャネルＭＯＳトランジスタ５４のゲートはＰチャネル
ＭＯＳトランジスタ５５のドレイン（ノードＮ５５）に
接続され、ＰチャネルＭＯＳトランジスタ５５のゲート
はＰチャネルＭＯＳトランジスタ５４のドレイン（ノー
ドＮ５４）に接続される。クロック信号ＣＬＫ２は、Ｎ
チャネルＭＯＳトランジスタ５６のゲートに直接入力さ
れるとともに、インバータ５８を介してＮチャネルＭＯ
Ｓトランジスタ５７のゲートに入力される。

【００８６】クロック信号ＣＬＫ２が「Ｌ」レベルの期
間は切換回路５３のＭＯＳトランジスタ５４，５７が導
通してノードＮ５５が「Ｌ」レベルになり、クロック信
号ＣＬＫ２が「Ｈ」レベルの期間は切換回路５３のＭＯ
Ｓトランジスタ５５，５６が導通してノードＮ５５が高
電位ＶＣＰとなる。したがって、ノードＮ５５には、図
１０に示すように、振幅が高電圧ＶＣＰのクロック信号
ＣＬＫ２′が現われる。このクロック信号ＣＬＫ２′
は、図４の倍電圧回路３６の出力クロック信号ＣＬＫ
２′の代わりにキャパシタ２７に与えられる。ＶＣＰの
値は、図４のＮチャネルＭＯＳトランジスタ２３の抵抗
値を十分に小さくすることができるような値（たとえば
３ＶＣＣ）に設定される。

【００８７】この変更例では、クロック信号ＣＬＫ２′
の振幅を２ＶＣＣよりも大きな所望の値に設定できるの
で、電源電圧ＶＣＣの低減化がさらに進められた場合で
も、高電位ＶＯを容易に生成できる。

【００８８】［実施の形態２］図１１（ａ）（ｂ）は、
この発明の実施の形態２による正チャージポンプ回路の
構成を示す回路ブロック図である。

【００８９】図１１（ａ）において、この正チャージポ
ンプ回路は、ＮチャネルＭＯＳトランジスタ６１と、直
列接続されたＮ段のチャージポンプ単位回路６２．１〜
６２．Ｎとを含む。ＮチャネルＭＯＳトランジスタ６１
は、電源電位ＶＣＣのラインと初段のチャージポンプ単
位回路６２．１の入力ノードとの間にダイオード接続さ
れる。

【００９０】奇数段のチャージポンプ単位回路６２．
１，６２．３，…，６２．Ｎ−１は、それぞれクロック
信号ＣＬＫ１１，ＣＬＫ１２に同期して後段のチャージ
ポンプ単位回路６２．２，６２．４，…，６２．Ｎに正
電荷を供給する。偶数段のチャージポンプ単位回路６
２．２，６２．４，…，６２．Ｎは、それぞれクロック
信号ＣＬＫ１３，ＣＬＫ１４に同期して後段のチャージ
ポンプ単位回路６２．３，６２．５，…，６２．Ｎ−１
および出力ノードに正電荷を供給する。クロック信号Ｃ
ＬＫ１１〜ＣＬＫ１４は、図２０で示したクロック信号
と同じである。最終段のチャージポンプ単位回路６２．
Ｎの出力電位がこの正チャージポンプ回路の出力電位Ｖ
Ｏとなる。

【００９１】チャージポンプ単位回路６２．１は、図１
１（ｂ）に示すように、ＮチャネルＭＯＳトランジスタ
６３、抵抗素子６４、キャパシタ６５，６６、および倍
電圧回路６７を含む。ＮチャネルＭＯＳトランジスタ６
３は、チャージポンプ単位回路６２．１の入力ノードＮ
６２と出力ノードＮ６３の間に接続される。抵抗素子６
３は、ＮチャネルＭＯＳトランジスタ６３のゲートと入
力ノードＮ６２との間に接続される。キャパシタ６５の
一方電極はクロック信号ＣＬＫ１１を受け、その他方電
極は入力ノードＮ６２に接続される。キャパシタ６６の
一方電極は倍電圧回路６７の出力クロック信号ＣＬＫ１
２′を受け、その他方電極はＮチャネルＭＯＳトランジ
スタ６３のゲートに接続される。倍電圧回路６７は、ク
ロック信号ＣＬＫ１２の振幅を２倍にしたクロック信号
ＣＬＫ１２′を生成する。

【００９２】クロック信号ＣＬＫ１１が「Ｌ」レベルか
ら「Ｈ」レベルに立上がると、入力ノードＮ６２が電源
電圧ＶＣＣだけ昇圧され、入力ノードＮ６２の電位ＶＩ
は抵抗素子６４を介してＮチャネルＭＯＳトランジスタ
６３のゲートに伝達される。次いでクロック信号ＣＬＫ
１２が「Ｌ」レベルから「Ｈ」レベルに立上がると、倍
電圧回路６７の出力クロック信号ＣＬＫ１２′が「Ｌ」
レベルから高電位２ＶＣＣに立上がり、これによってＮ
チャネルＭＯＳトランジスタ６３のゲート電位ＶＧが２
ＶＣＣだけ昇圧され、ＮチャネルＭＯＳトランジスタ６
３の抵抗値は十分小さくなる。これにより入力ノードＮ
６２の正電荷が出力ノードＮ６３を介して次段のチャー
ジポンプ単位回路６２．２に供給される。

【００９３】他の奇数段のチャージポンプ単位回路６
２．３，６２．５，…，６２．Ｎ−１の各々は、チャー
ジポンプ単位回路６２．１と同じ構成である。偶数段の
チャージポンプ単位回路６２．２，６２．４，…，６
２．Ｎの各々は、クロック信号ＣＬＫ１１，ＣＬＫ１２
がクロック信号ＣＬＫ１３，ＣＬＫ１４で置換されるだ
けで、その他はチャージポンプ単位回路６２．１と同じ
である。

【００９４】したがって、この正チャージポンプ回路が
図１９で示した従来の正チャージポンプ回路と異なるの
は、チャージポンプ単位回路６２．１〜６２．Ｎの各々
に倍電圧回路６７が設けられている点である。この倍電
圧回路６７によってクロック信号ＣＬＫ１２の２倍の振
幅を有するクロック信号ＣＬＫ１２′を生成し、このク
ロック信号ＣＬＫ１２′を用いてＮチャネルＭＯＳトラ
ンジスタ６３のゲート電位ＶＧを昇圧するので、クロッ
ク信号ＣＬＫ２でＮチャネルＭＯＳトランジスタ１０３
のゲート電位ＶＧを昇圧していた従来に比べ、ゲート電
位ＶＧが高くなりＮチャネルＭＯＳトランジスタの導通
抵抗値が小さくなる。したがって、チャージポンプ単位
回路６２．１〜６２．Ｎの各々における正電荷の伝達効
率が高くなり、電源電圧ＶＣＣの低減化が進められた場
合でも高レベルの正電圧を容易に生成できる。

【００９５】実施の形態１と比較すると、ＰチャネルＭ
ＯＳトランジスタ２５を抵抗素子６４で置換したので昇
圧時にＮチャネルＭＯＳトランジスタ６３のゲートから
抵抗素子６４を介して入力ノードＮ６２に正電荷がリー
クする点で劣るが、クロック信号ＣＬＫの数が少なくて
済む点、および回路構成が簡単になる点で優れている。

【００９６】図１２は、実施の形態２の変更例による正
チャージポンプ回路の初段のチャージポンプ単位回路６
８．１の構成を示す回路ブロック図である。図１２にお
いて、このチャージポンプ単位回路６８．１が図１１
（ｂ）のチャージポンプ単位回路６２．１と異なる点
は、抵抗素子６４がダイオード６９で置換されている点
である。ダイオード６９のアノードは入力ノードＮ６２
に接続され、そのカソードはＮチャネルＭＯＳトランジ
スタ６３のゲートに接続される。

【００９７】この変更例では、抵抗素子６４をダイオー
ド６９で置換したので、ＮチャネルＭＯＳトランジスタ
６３のゲートの正電荷はダイオード６９で阻止され、入
力ノードＮ６２にリークすることがない点で図１１のチ
ャージポンプ単位回路６２．１よりも優れている。しか
し、クロック信号ＣＬＫ１１が「Ｈ」レベルに立上がっ
たときに、入力ノードＮ６２の電位ＶＩからダイオード
６９の拡散電位Ｖｄを減算した電位ＶＩ−Ｖｄにしかゲ
ート電位ＶＧが昇圧されない点で、そのときにゲート電
位ＶＧが入力電位ＶＩに等しくなる図１１のチャージポ
ンプ単位回路６２．１よりも劣る。

【００９８】［実施の形態３］図１３（ａ）（ｂ）は、
この発明の実施の形態３による負チャージポンプ回路の
構成を示す回路ブロック図である。図１３（ａ）におい
て、この負チャージポンプ回路は、ＰチャネルＭＯＳト
ランジスタ７１と、直列接続されたＮ段のチャージポン
プ単位回路７２．１〜７２．Ｎとを含む。ＰチャネルＭ
ＯＳトランジスタ７１は、接地電位ＶＳＳのラインと初
段のチャージポンプ単位回路７２．１の入力ノードとの
間に接続され、そのゲートは接地電位ＶＳＳのラインに
接続される。ＰチャネルＭＯＳトランジスタ７１は、ダ
イオードとして動作し、接地電位ＶＳＳのラインからの
負電荷を初段のチャージポンプ単位回路７２．１の入力
ノードに与える。

【００９９】奇数段のチャージポンプ単位回路７２．
１，７２．３，…，７２．Ｎ−１は、それぞれクロック
信号ＣＬＫ２１〜ＣＬＫ２３に同期して後段のチャージ
ポンプ単位回路７２．２，７２．４，…，７２．Ｎに負
電荷を供給する。偶数段のチャージポンプ単位回路７
２．２，７２．４，…，７２．Ｎは、それぞれクロック
信号ＣＬＫ２４〜ＣＬＫ２６に同期して後段のチャージ
ポンプ単位回路７２．３，７２．５，…，７２．Ｎ−１
および出力ノードに負電荷を供給する。最終段のチャー
ジポンプ単位回路７２．Ｎの出力電位は、この負チャー
ジポンプ回路の出力電位ＶＯとなる。

【０１００】チャージポンプ単位回路７２．１は、図１
３（ｂ）に示すように、ＰチャネルＭＯＳトランジスタ
７３、ＮチャネルＭＯＳトランジスタ７４、キャパシタ
７５，７６、信号重畳回路７７および倍電圧回路７８を
含む。ＰチャネルＭＯＳトランジスタ７３は、チャージ
ポンプ単位回路７２．１の入力ノードＮ７２と出力ノー
ドＮ７３の間に接続される。ＮチャネルＭＯＳトランジ
スタ７４は、ＰチャネルＭＯＳトランジスタ７３のゲー
ト（ノードＮ７４）と入力ノードＮ７２との間に接続さ
れ、そのゲートは信号重畳回路７７の出力クロック信号
／ＣＬＫ２３を受ける。

【０１０１】キャパシタ７５の一方電極はクロック信号
ＣＬＫ２１を受け、その他方電極は入力ノードＮ７２に
接続される。キャパシタ７６の一方電極は倍電圧回路７
８の出力クロック信号ＣＬＫ２２′を受け、その他方電
極はノードＮ７４に接続される。

【０１０２】信号重畳回路７７は、図１４に示すように
インバータ８１、ＰチャネルＭＯＳトランジスタ８２〜
８５およびＮチャネルＭＯＳトランジスタ８６，８７を
含む。ＭＯＳトランジスタ８４と８６，８５と８７は、
それぞれ電源電位ＶＣＣのラインとノードＮ８６との間
に直列接続される。ノードＮ８６は、ノードＮ７４およ
びＮチャネルＭＯＳトランジスタ７４のウェルに接続さ
れる。ＭＯＳトランジスタ８４，８６のゲートとＭＯＳ
トランジスタ８５のドレインとは共通接続される。ＭＯ
Ｓトランジスタ８５と８７のゲートとＭＯＳトランジス
タ８４のドレインとは、出力ノードＮ８７に接続され
る。インバータ８１およびＰチャネルＭＯＳトランジス
タ８２は、入力ノードＮ８１とＰチャネルＭＯＳトラン
ジスタ８４のドレイン（ノードＮ８７）との間に接続さ
れ、ＰチャネルＭＯＳトランジスタ８３は入力ノードＮ
８１とＰチャネルＭＯＳトランジスタ８５のドレインと
の間に接続される。ＰチャネルＭＯＳトランジスタ８
２，８３のゲートは接地される。ＰチャネルＭＯＳトラ
ンジスタ８２，８３の各々は、ダイオードとして動作
し、電流が入力ノードＮ８１側に逆流するのを防止す
る。入力ノードＮ８１には、クロック信号ＣＬＫ２３が
入力される。

【０１０３】クロック信号ＣＬＫ２３が「Ｌ」レベルの
期間は、ＭＯＳトランジスタ８４，８７が導通しＭＯＳ
トランジスタ８５，８６が非導通になって、出力ノード
Ｎ８７が「Ｈ」レベルになる。クロック信号ＣＬＫ２３
が「Ｈ」レベルの期間は、ＭＯＳトランジスタ８５，８
６が導通しＭＯＳトランジスタ８４，８７が非導通にな
って、出力ノードＮ８７はノードＮ８６の電位ＶＧにな
る。したがって、図１３のＮチャネルＭＯＳトランジス
タ７４のゲート−ソース間にはクロック信号ＣＬＫ２３
の反転信号／ＣＬＫ２３が与えられる。

【０１０４】倍電圧回路７８は、クロック信号ＣＬＫ２
２の振幅を２倍にしてクロック信号ＣＬＫ２２′を生成
する。

【０１０５】他の奇数段のチャージポンプ単位回路７
２．３，７２．５，…，７２．Ｎ−１の各々は、チャー
ジポンプ単位回路７２．１と同じ構成である。偶数段の
チャージポンプ単位回路７２．２，７２．４，…，７
２．Ｎの各々は、クロック信号ＣＬＫ２１〜ＣＬＫ２３
がクロック信号ＣＬＫ２４〜ＣＬＫ２６で置換されるだ
けであり、その他はチャージポンプ単位回路７２．１と
同じである。

【０１０６】図１５はクロック信号ＣＬＫ２１〜ＣＬＫ
２６の波形図、図１６は奇数段のチャージポンプ単位回
路７２．１，７２．３，…，７２．Ｎ−１の入力ノード
Ｎ７２の電位ＶＩ、ＰチャネルＭＯＳトランジスタ７３
のゲート電位ＶＧおよび出力ノードＮ７３の電位ＶＯの
波形図である。以下、図１５および図１６に従って、負
チャージポンプ回路の動作について説明する。

【０１０７】図１５を参照して、クロック信号ＣＬＫ２
１は、所定の周期を有し、そのデューティ比は５０％で
ある。図１５では、クロック信号ＣＬＫ２１は、時刻ｔ
１〜ｔ６で「Ｌ」レベルとなり、時刻ｔ６〜ｔ１１で
「Ｈ」レベルとなる。他のクロック信号ＣＬＫ２２〜Ｃ
ＬＫ２６の各々は、クロック信号ＣＬＫ２１と同じ周期
を有する。クロック信号ＣＬＫ２３は、クロック信号Ｃ
ＬＫ２１が「Ｌ」レベルとなる期間の中間の期間（時刻
ｔ２〜ｔ５）に「Ｈ」レベルとなり、それ以外の期間は
「Ｈ」レベルとなる。クロック信号ＣＬＫ２２は、クロ
ック信号ＣＬＫ２３が「Ｈ」レベルとなる期間の中間の
期間（時刻ｔ３〜ｔ４）に「Ｌ」レベルとなり、それ以
外の期間は「Ｈ」レベルとなる。クロック信号ＣＬＫ２
４〜ＣＬＫ２６は、それぞれクロック信号ＣＬＫ２１〜
ＣＬＫ２３を１／２周期だけ遅延させた信号である。

【０１０８】時刻ｔ１よりも前の時刻では、クロック信
号ＣＬＫ２１，ＣＬＫ２２が「Ｈ」レベルとなりクロッ
ク信号ＣＬＫ２３は「Ｌ」レベルとなっている。このた
めクロック信号／ＣＬＫ２３は「Ｈ」レベルとなり、Ｎ
チャネルＭＯＳトランジスタ７４は導通している。ま
た、キャパシタ７５，７６は、それぞれ電源電圧−ＶＣ
Ｃおよび高電圧−２ＶＣＣで充電されている。

【０１０９】時刻ｔ１においてクロック信号ＣＬＫ２１
が「Ｈ」レベルから「Ｌ」レベルに立下がると、キャパ
シタ７５を介して入力ノードＮ７２が電源電圧ＶＣＣだ
け降圧され、入力ノードＮ７２の電位ＶＩは導通状態の
ＮチャネルＭＯＳトランジスタ７４を介してノードＮ７
２に伝達され、ノードＮ７０の電位ＶＧも電源電圧ＶＣ
Ｃだけ降圧される。

【０１１０】次いで時刻ｔ２においてクロック信号ＣＬ
Ｋ２３が「Ｌ」レベルから「Ｈ」レベルに立上がると、
信号重畳回路７７のＭＯＳトランジスタ８５，８６が導
通しＭＯＳトランジスタ８４，８７が非導通になってＮ
チャネルＭＯＳトランジスタ７４のゲート電位とソース
電位が等しくなり、ＮチャネルＭＯＳトランジスタ７４
が非導通になる。

【０１１１】次に時刻ｔ３においてクロック信号ＣＬＫ
２２が「Ｈ」レベルから「Ｌ」レベルに立下がると、倍
電圧回路７８の出力クロック信号ＣＬＫ２２′が高電位
２ＶＣＣから「Ｌ」レベルに立下がり、その分だけゲー
ト電位ＶＧが降圧される。これにより、ＰチャネルＭＯ
Ｓトランジスタ７３の抵抗値が十分に小さくなり、入力
ノードＮ７２から出力ノードＮ７３に負電荷が移動し、
入力電位ＶＩは上昇し出力電位ＶＯが低下する。

【０１１２】次いで時刻ｔ４においてクロック信号ＣＬ
Ｋ２２が「Ｈ」レベルに立上がると、ゲート電位ＶＧが
２ＶＣＣだけ昇圧され、ＰチャネルＭＯＳトランジスタ
７３の抵抗値が大きくなって負電荷の移動が少なくな
る。

【０１１３】次に時刻ｔ５においてクロック信号ＣＬＫ
２３が「Ｌ」レベルに立下がると、信号重畳回路７７の
ＭＯＳトランジスタ８４，８７が導通しＭＯＳトランジ
スタ８５，８６が非導通になってクロック信号／ＣＬＫ
２３が「Ｈ」レベルになり、ＭＯＳトランジスタ７４が
導通する。次いで時刻ｔ６においてクロック信号ＣＬＫ
２１が「Ｈ」レベルに立上がると、時刻ｔ１よりも前の
時刻と同じ状態になる。

【０１１４】時刻ｔ６〜ｔ１１では、クロック信号ＣＬ
Ｋ２１，ＣＬＫ２２は「Ｈ」レベルに固定され、クロッ
ク信号ＣＬＫ２３は「Ｌ」レベルに固定され、奇数段の
チャージポンプ単位回路７２．１，７２．３，…，７
２．Ｎ−１は動作しない。この時刻ｔ６〜ｔ１１では、
偶数段のチャージポンプ単位回路７２．２，７２．４，
…，７２．Ｎは、時刻ｔ１〜ｔ６における奇数段のチャ
ージポンプ単位回路７２．１，７２．３，…，７２．Ｎ
−１と同様に動作し、入力ノードＮ７２の負電荷を出力
ノードＮ７３に供給する。

【０１１５】このように、この負チャージポンプ回路で
は、クロック信号ＣＬＫ２１〜ＣＬＫ２６に同期して奇
数段のチャージポンプ単位回路７２．１，７２．３，
…，７２．Ｎ−１と偶数段のチャージポンプ単位回路７
２．２，７２．４，…，７２．Ｎとが交互に動作し、各
チャージポンプ単位回路から次段のチャージポンプ単位
回路に負電荷が供給され、各チャージポンプ単位回路で
降圧されて最終段のチャージポンプ単位回路７２．Ｎか
らは負の高電位が出力される。

【０１１６】この実施の形態では、倍電圧回路７８によ
ってクロック信号ＣＬＫ２２の２倍の振幅を有するクロ
ック信号ＣＬＫ２２′を生成し、このクロック信号ＣＬ
Ｋ２２′を用いてＰチャネルＭＯＳトランジスタ７３の
ゲート電位ＶＧを降圧するので、クロック信号ＣＬＫ２
２でＰチャネルＭＯＳトランジスタ１１３のゲート電位
ＶＧを降圧していた従来に比べ、ゲート電位ＶＧが低く
なりＰチャネルＭＯＳトランジスタの導通抵抗値が低く
なる。また、ＰチャネルＭＯＳトランジスタ７３のゲー
ト−ドレイン間にＮチャネルＭＯＳトランジスタ７４を
接続し、信号重畳回路７７によってＮチャネルＭＯＳト
ランジスタ７４をオン／オフ制御するので、Ｐチャネル
ＭＯＳトランジスタ１１３のゲート−ドレイン間を抵抗
素子１１４で接続した従来のようにＰチャネルＭＯＳト
ランジスタ１１３の負電荷が入力ノードＮ１１２に逆流
してゲート電位が上昇することもない。したがって、チ
ャージポンプ単位回路７２．１〜７２．Ｎの各々におけ
る負電荷の伝達効率が高くなり、フラッシュメモリの電
源電圧ＶＣＣの低減化が進められた場合でも負の高電圧
を容易に生成できる。

【０１１７】なお、この実施の形態では、チャージポン
プ単位回路７２．１〜７２．Ｎの各々に倍電圧回路７８
および信号重畳回路７７を設けたが、倍電圧回路７８お
よび信号重畳回路７７の複数のチャージポンプ単位回路
に共通に設けてもよい。たとえば奇数段のチャージポン
プ単位回路７２．１，７２．３，…，７２．Ｎ−１に共
通の倍電圧回路７８および信号重畳回路７７を設け、偶
数段のチャージポンプ単位回路７２．２，７２．４，
…，７２．Ｎに共通の倍電圧回路７８および信号重畳回
路７７を設けてもよい。

【０１１８】また、この実施の形態では、偶数段のチャ
ージポンプ単位回路７２．１〜７２．Ｎを設けたが、奇
数段のチャージポンプ単位回路７２．１〜７２．Ｎ−１
でもよいことは言うまでもない。

【０１１９】また、倍電圧回路７８を図９で示したよう
な振幅変換回路５０で置換してもよい。

【０１２０】［実施の形態４］図１７（ａ）（ｂ）は、
この発明の実施の形態４による負チャージポンプ回路の
構成を示す回路ブロック図である。

【０１２１】図１７（ａ）において、この負チャージポ
ンプ回路は、ＰチャネルＭＯＳトランジスタ９１と、直
列接続されたＮ段のチャージポンプ単位回路９２．１〜
９２．Ｎとを含む。ＰチャネルＭＯＳトランジスタ９１
は、初段のチャージポンプ単位回路９２．１の入力ノー
ドＮと接地電位ＶＳＳのラインとの間にダイオード接続
される。

【０１２２】奇数段のチャージポンプ単位回路９２．
１，９２．３，…，９２．Ｎ−１は、それぞれクロック
信号ＣＬＫ３１，ＣＬＫ３２に同期して後段のチャージ
ポンプ単位回路９２．２，９２．４，…，９２．Ｎに負
電荷を供給する。偶数段のチャージポンプ単位回路９
２．２，９２．４，…，９２．Ｎは、それぞれクロック
信号ＣＬＫ３３，ＣＬＫ３４に同期して後段のチャージ
ポンプ単位回路９２．３，９２．５，…，９２．Ｎ−１
に負電荷を供給する。クロック信号ＣＬＫ３１〜ＣＬＫ
３４は、図２３に示したものと同じ信号である。最終段
のチャージポンプ単位回路９２．Ｎの出力電位が、この
負チャージポンプ回路の出力電位ＶＯとなる。

【０１２３】チャージポンプ単位回路９２．１は、図１
７（ｂ）に示すように、ＰチャネルＭＯＳトランジスタ
９３、抵抗素子９４、キャパシタ９５，９６および倍電
圧回路９７を含む。ＰチャネルＭＯＳトランジスタ９３
は、チャージポンプ単位回路９２．１の入力ノードＮ９
２と出力ノードＮ９３の間に接続される。抵抗素子９４
は、ＰチャネルＭＯＳトランジスタ９３のゲートと入力
ノードＮ９２との間に接続される。キャパシタ９５の一
方電極はクロック信号ＣＬＫ３１を受け、その他方電極
は入力ノードＮ９２に接続される。キャパシタ９６の一
方電極は倍電圧回路９７の出力クロック信号ＣＬＫ３
２′を受け、その他方電極はＰチャネルＭＯＳトランジ
スタ９３のゲートに接続される。倍電圧回路９７は、ク
ロック信号ＣＬＫ３２の振幅を２倍したクロック信号Ｃ
ＬＫ３２′を生成する。

【０１２４】クロック信号ＣＬＫ３１が「Ｈ」レベルか
ら「Ｌ」レベルに立下がると、入力ノードＮ９２が電源
電圧ＶＣＣだけ降圧され、入力ノードＮ９２の電位ＶＩ
は抵抗素子９４を介してＮチャネルＭＯＳトランジスタ
９３のゲートに伝達される。次いでクロック信号ＣＬＫ
３２が「Ｈ」レベルから「Ｌ」レベルに立下がると、倍
電圧回路９７の出力クロック信号ＣＬＫ３２′が高電位
２ＶＣＣから「Ｌ」レベルに立下がり、これによってＰ
チャネルＭＯＳトランジスタ９３のゲート電位ＶＧが２
ＶＣＣだけ降圧され、ＰチャネルＭＯＳトランジスタ９
３の抵抗値が十分に小さくなる。これにより入力ノード
Ｎ９２の負電荷が出力ノードＮ９３を介して次段のチャ
ージポンプ単位回路９２．２に供給される。

【０１２５】他の奇数段のチャージポンプ単位回路９
２．３，９２．５，…，９２．Ｎ−１の各々は、チャー
ジポンプ単位回路９２．１と同じ構成であり、偶数段の
チャージポンプ単位回路９２．２，９２．４，…，９
２．Ｎの各々は、クロック信号ＣＬＫ３１，ＣＬＫ３２
がクロック信号ＣＬＫ３３，ＣＬＫ３４で置換されるだ
けで、その他はチャージポンプ単位回路９２．１と同じ
である。

【０１２６】したがって、この負チャージポンプ回路が
図２２で示した従来の負チャージポンプ回路と異なるの
は、チャージポンプ単位回路９２．１〜９２．Ｎの各々
に倍電圧回路９７が設けられている点である。この倍電
圧回路９７によってクロック信号ＣＬＫ３２の２倍の振
幅を有するクロック信号ＣＬＫ３２′を生成し、このク
ロック信号ＣＬＫ３２′を用いてＰチャネルＭＯＳトラ
ンジスタ９３のゲート電位ＶＧを降圧するので、クロッ
ク信号ＣＬＫ３２でＰチャネルＭＯＳトランジスタ１１
３のゲート電位ＶＧを降圧していた従来に比べ、ゲート
電位ＶＧが低くなりＰチャネルＭＯＳトランジスタの導
通抵抗値が小さくなる。したがって、チャージポンプ単
位回路９２．１〜９２．Ｎの各々における負電荷の伝達
効率が高くなり、フラッシュメモリの電源電圧ＶＣＣの
低減化が進められた場合でも負の高電圧を容易に生成で
きる。

【０１２７】実施の形態３と比較すると、ＮチャネルＭ
ＯＳトランジスタ７４は抵抗素子９４で置換したので降
圧時に負電荷が抵抗素子９４を介して入力ノードＮ９２
にリークする点で劣るが、クロック信号ＣＬＫの数が少
なくて済む点および回路構成が簡単になる点で優れてい
る。

【０１２８】なお、この実施の形態４では、倍電圧回路
９７をチャージポンプ単位回路９２．１〜９２．Ｎの各
々に設けたが、倍電圧回路９７を複数のチャージポンプ
単位回路に共通に設けてもよい。また、倍電圧回路９７
を図９で示したような振幅変換回路５０で置換してもよ
い。

【０１２９】また、この実施の形態４では、偶数段のチ
ャージポンプ単位回路９２．１〜９２．Ｎを設けたが、
奇数段のチャージポンプ単位回路９２．１〜９２．Ｎ−
１を設けてもよい。

【０１３０】図１８は、実施の形態４の変更例による負
チャージポンプ回路の初段のチャージポンプ単位回路９
８．１の構成を示す回路ブロック図である。図１８にお
いて、このチャージポンプ単位回路９８．１が図１７
（ｂ）のチャージポンプ単位回路９２．１と異なる点
は、抵抗素子９４がダイオード９９で置換されている点
である。ダイオード９９のアノードはＰチャネルＭＯＳ
トランジスタ９３のゲートに接続され、そのカソードは
入力ノードＮ９２に接続される。

【０１３１】この変更例では、抵抗素子９４をダイオー
ド９９で置換したので、ＰチャネルＭＯＳトランジスタ
９３のゲートの負電荷はダイオード９９で阻止され、入
力ノードＮ９２にリークすることがない点で図１７
（ｂ）のチャージポンプ単位回路９２．１よりも優れて
いる。しかし、クロック信号ＣＬＫ３１が「Ｌ」レベル
に立下がったときに、入力ノードＮ９２の電位ＶＩにダ
イオード９９の拡散電位Ｖｄを加算した電位ＶＩ＋Ｖｄ
にしかゲート電位ＶＧが降圧されない点で、そのときに
ゲート電位ＶＧが入力電位ＶＩに等しくなる図１７
（ｂ）のチャージポンプ単位回路９２．１よりも劣る。

【０１３２】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【０１３３】

【発明の効果】以上のように、請求項１に係る発明で
は、入力ノードと出力ノードの間に接続された第１の導
電型式の第１のトランジスタと、入力ノードと第１のト
ランジスタの入力電極との間に接続された第２の導電型
式の第２のトランジスタと、クロック信号の各１周期内
の第１の期間に入力ノードを第１の電圧だけ昇圧または
降圧させる第１の駆動回路と、第１の期間内の第２の期
間は第１および第２のトランジスタの入力電極を接続し
て第２のトランジスタを非導通にし、それ以外の期間は
第２のトランジスタの入力電極に活性化電位を与えて導
通させる第１の切換回路と、第２の期間内の第３の期間
に第１のトランジスタの入力電極を第２の電圧だけ昇圧
または降圧させて第１のトランジスタを導通させる第２
の駆動回路とを備える。したがって、入力ノードと第１
のトランジスタの入力電極との間に抵抗素子を接続して
いた従来のように第１のトランジスタの入力電極を昇圧
または降圧したときに第１のトランジスタの入力電極の
正電荷または負電荷が入力ノードに逆流しないので、、
第１のトランジスタの抵抗値を小さくすることができ、
電荷の転送を効率よく行なうことができる。

【０１３４】請求項２に係る発明では、請求項１に係る
発明の第１の電圧は電源電圧であり、第２の電圧は電源
電圧よりも大きく、第２の駆動回路は、第３の期間は第
１の電位になり、それ以外の期間は第２の電位になり、
その振幅が電源電圧である基準クロック信号を受け、そ
の基準クロック信号の振幅を第２の電圧に変換して出力
する振幅変換回路と、その一方電極が振幅変換回路の出
力クロック信号を受け、その他方電極が第１のトランジ
スタの入力電極に接続された第１のキャパシタとを含
む。この場合は、第１のトランジスタの抵抗値を一層小
さくすることができ、電荷の転送を一層効率よく行なう
ことができる。

【０１３５】請求項３に係る発明では、請求項２に係る
発明の第２の電圧は電源電圧の２倍の電圧であり、振幅
変換回路は、第２のキャパシタと、基準クロック信号が
第２または第１の電位である期間は第２のキャパシタの
一方電極に電源電位を与えるとともにその他方電極に接
地電位を与えて第２のキャパシタを電源電圧に充電する
充電回路と、基準クロック信号が第１または第２の電位
である期間は充電回路によって充電された第２のキャパ
シタの他方電極に電源電位を与えるとともにその一方電
極を第１のキャパシタの一方電極に接続し、基準クロッ
ク信号が第２または第１の電位である期間は第１のキャ
パシタの一方電極に接地電位を与える第２の切換回路と
を含む。この場合は、第１のトランジスタの入力電極を
電源電圧の２倍の電圧だけ昇圧または降圧させることが
でき、第１のトランジスタの抵抗値を十分に小さくでき
る。

【０１３６】請求項４に係る発明では、請求項２に係る
発明の振幅変換回路は、内部電源ノードに正電荷を供給
する内部チャージポンプ回路と、内部電源ノードが予め
定められた基準電位になるように内部チャージポンプ回
路を制御する制御回路と、基準クロック信号が第１また
は第２の電位である期間は第１のキャパシタの一方電極
を内部電源ノードに接続し、基準クロック信号が第２ま
たは第１の電位である期間は第１のキャパシタの一方電
極に接地電位を与える第２の切換回路とを含む。この場
合は、基準電位を所望のレベルに設定することで第１の
トランジスタの入力電極を所望の電圧だけ昇圧または降
圧させることができ、第１のトランジスタの抵抗値を十
分に小さくできる。

【０１３７】請求項５に係る発明では、入力ノードと出
力ノードの間に接続されたトランジスタと、入力ノード
とトランジスタの入力電極との間に接続された抵抗素子
と、クロック信号の各１周期内の第１の期間に入力ノー
ドを電源電圧だけ昇圧または降圧させる第１の駆動回路
と、第１の期間内の第２の期間にトランジスタの入力電
極を電源電圧よりも大きな予め定められた電圧だけ昇圧
または降圧させてトランジスタを導通させる第２の駆動
回路とを備える。この第１の駆動回路は、第２の期間は
第１の電位になり、それ以外の期間は第２の電位にな
り、その振幅が電源電圧である基準クロック信号を受
け、その基準クロック信号の振幅を予め定められた電圧
に変換して出力する振幅変換回路と、その一方電極が振
幅変換回路の出力クロック信号を受け、その他方電極が
トランジスタの入力電極に接続された第１のキャパシタ
とを含む。したがって、トランジスタの入力電極を電源
電圧だけで昇圧または降圧していた従来に比べ、トラン
ジスタの抵抗値を小さくすることができ、電荷の転送を
効率よく行なうことができる。

【０１３８】請求項６に係る発明は、入力ノードと出力
ノードの間に接続されたトランジスタと、入力ノードと
トランジスタの入力電極との間に接続されたダイオード
素子と、クロック信号の各１周期内の第１の期間に入力
ノードを電源電圧だけ昇圧または降圧させる第１の駆動
回路と、第１の期間内の第２の期間にトランジスタの入
力電極を電源電圧よりも大きな予め定められた電圧だけ
昇圧または降圧させてトランジスタを導通させる第２の
駆動回路とを備える。この第２の駆動回路は、第２の期
間は第１の電位になり、それ以外の期間は第２の電位に
なり、その振幅が電源電圧である基準クロック信号を受
け、その基準クロック信号の振幅を予め定められた電圧
に変換して出力する振幅変換回路と、その一方電極が振
幅変換回路の出力クロック信号を受け、その他方電極が
トランジスタの入力電極に接続される第１のキャパシタ
とを含む。したがって、トランジスタの入力電極を電源
電圧だけで昇圧または降圧していた従来に比べ、トラン
ジスタの抵抗値を小さくすることができ、電荷の転送を
効率よく行なうことができる。また、トランジスタの入
力電極を昇圧または降圧したときにトランジスタの入力
電極の正電荷または負電荷が入力ノードに逆流しないの
で、トランジスタの抵抗値を小さくすることができ、電
荷の転送を効率よく行なうことができる。

【０１３９】請求項７に係る発明では、請求項５または
６に係る発明の予め定められた電圧は電源電圧の２倍の
電圧であり、振幅変換回路は、第２のキャパシタと、基
準クロック信号が第２または第１の電位である期間は第
２のキャパシタの一方電極に電源電位を与えるとともに
その他方電極に接地電位を与えて第２のキャパシタを電
源電圧に充電する充電回路と、基準クロック信号が第１
または第２の電位である期間は第２のキャパシタの他方
電極に電源電位を与えるとともにその一方電極を第１の
キャパシタの一方電極に接続し、基準クロック信号が第
２または第１の電位である期間は第１のキャパシタの一
方電極に接地電位を与える第２の切換回路とを含む。こ
の場合は、トランジスタの入力電極を電源電圧の２倍の
電圧だけ昇圧または降圧させることができ、トランジス
タの抵抗値を十分小さくできる。

【０１４０】請求項８に係る発明では、請求項５または
６に係る発明の振幅変換回路は、内部電源ノードに正電
荷を供給する内部チャージポンプ回路と、内部電源ノー
ドが予め定められた基準電位になるようにチャージポン
プ回路を制御する制御回路と、基準クロック信号が第１
または第２の電位である期間は第１のキャパシタの一方
電極を内部電源ノードに接続し、基準クロック信号が第
２または第１の電位である期間は第１のキャパシタの一
方電極に接地電位を与える第２の切換回路とを含む。こ
の場合は、基準電位を所望のレベルに設定することでト
ランジスタの入力電極を所望の電圧だけ昇圧または降圧
させることができ、トランジスタの抵抗値を十分小さく
できる。

【０１４１】請求項９に係る発明では、請求項１から８
のいずれかに係る発明のチャージポンプ回路が、不揮発
性半導体記憶装置内に設けられている。この場合は、不
揮発性半導体記憶装置の電源電圧の低減化が進められた
場合でも、高電圧を容易に生成できる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１によるフラッシュメ
モリの構成を示すブロック図である。

【図２】 図１に示したメモリセルの構成およびその動
作を説明するための断面図である。

【図３】 図２に示したメモリセルの動作を説明するた
めの図である。

【図４】 図１に示した正チャージポンプ回路の構成を
示す回路ブロック図である。

【図５】 図４に示した倍電圧回路の構成を示す回路図
である。

【図６】 図５に示した倍電圧回路の動作を示すタイム
チャートである。

【図７】 図４に示したクロック信号ＣＬＫ１〜ＣＬＫ
６の波形図である。

【図８】 図４に示したチャージポンプ単位回路の動作
を示す波形図である。

【図９】 実施の形態１の変更例を示す回路ブロック図
である。

【図１０】 図９に示した振幅変換回路の動作を示すタ
イムチャートである。

【図１１】 この発明の実施の形態２による正チャージ
ポンプ回路の構成を示す回路ブロック図である。

【図１２】 実施の形態２の変更例を示す回路ブロック
図である。

【図１３】 この発明の実施の形態３による負チャージ
ポンプ回路の構成を示す回路ブロック図である。

【図１４】 図１３に示した信号重畳回路の構成を示す
回路図である。

【図１５】 図１３に示したクロック信号ＣＬＫ２１〜
ＣＬＫ２６の波形図である。

【図１６】 図１３に示したチャージポンプ単位回路の
動作を示す波形図である。

【図１７】 この発明の実施の形態４による負チャージ
ポンプ回路の構成を示す回路ブロック図である。

【図１８】 実施の形態４の変更例を示す回路ブロック
図である。

【図１９】 従来の正チャージポンプ回路の構成を示す
回路ブロック図である。

【図２０】 図１９に示したクロック信号ＣＬＫ１１〜
ＣＬＫ１４の波形図である。

【図２１】 図１０に示したチャージポンプ単位回路の
動作を示す波形図である。

【図２２】 従来の負チャージポンプ回路の構成を示す
回路ブロック図である。

【図２３】 図２２に示したクロック信号ＣＬＫ３１〜
ＣＬＫ３４の波形図である。

【図２４】 図２２に示したチャージポンプ単位回路の
動作を示す波形図である。

【符号の説明】

１ メモリアレイ、２ アドレスバッファ、３ Ｘデコ
ーダ、４ Ｙデコーダ、５ 書込／読出回路、６ 入出
力バッファ、７ 正チャージポンプ回路、８負チャージ
ポンプ回路、９ ディストリビュータ、１０ 制御回
路、ＷＬ ワード線、ＳＬ ソース線、ＳＧ 選択ゲー
ト、ＳＢＬ 副ビット線、ＭＢＬ 主ビット線、ＢＬＫ
メモリブロック、１１ ウェル、１２ｄ ドレイン、
１２ｓソース、１３ 浮遊ゲート、１４ 制御ゲート、
２１，２３，２４，３３，３４，４７，４８，５６，５
７，６１，６３，７４，８６，８７，１０１，１０３Ｎ
チャネルＭＯＳトランジスタ、２２，６２，６８，７
２，９２，９８，１０２，１１２ チャージポンプ単位
回路、２５，３１，３２，４４〜４６，５４，５５，７
１，７３，８２〜８５，９１，９３，１１３ Ｐチャネ
ルＭＯＳトランジスタ、２６，２７，４３，６５，６
６，７５，７６，９５，９６，１０５，１０６，１１
５，１１６ キャパシタ、２８，５８ 切換回路、３
５，４１，４２，５８ インバータ、３６，６７，７
８，９７ 倍電圧回路、５２ 電位検出回路、６４，９
４，１０４，１１４ 抵抗素子、６９，９９ ダイオー
ド、７７ 信号重畳回路。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 クロック信号に同期して入力ノードの正
   電荷または負電荷を出力ノードに転送させるチャージポ
   ンプ回路であって、 前記入力ノードと前記出力ノードの間に接続された第１
   または第２の導電形式の第１のトランジスタ、 前記入力ノードと前記第１のトランジスタの入力電極と
   の間に接続された第２の導電形式の第２のトランジス
   タ、 前記クロック信号の各１周期内の第１の期間に前記入力
   ノードを予め定められた第１の電圧だけ昇圧または降圧
   させる第１の駆動回路、 前記第１の期間内の第２の期間は前記第２のトランジス
   タの入力電極を前記第１のトランジスタの入力電極に接
   続して前記第２のトランジスタを非導通にし、それ以外
   の期間は前記第２のトランジスタの入力電極に活性化電
   位を与えて前記第２のトランジスタを導通させる第１の
   切換回路、および前記第２の期間内の第３の期間に前記
   第１のトランジスタの入力電極を予め定められた第２の
   電圧だけ昇圧または降圧させて前記第１のトランジスタ
   を導通させ、前記入力ノードの正電荷または負電荷を出
   力ノードに転送させる第２の駆動回路を備える、チャー
   ジポンプ回路。
2. 【請求項２】 前記予め定められた第１の電圧は電源電
   圧であり、 前記予め定められた第２の電圧は前記電源電圧よりも大
   きく、 前記第２の駆動回路は、 前記クロック信号と同じ周期を有し、各１周期内におい
   て前記第３の期間は第１の電位になり、それ以外の期間
   は第２の電位になり、その振幅が前記電源電圧である基
   準クロック信号を受け、その基準クロック信号の振幅を
   前記予め定められた第２の電圧に変換して出力する振幅
   変換回路、およびその一方電極が前記振幅変換回路の出
   力クロック信号を受け、その他方電極が前記第１のトラ
   ンジスタの入力電極に接続された第１のキャパシタを含
   む、請求項１に記載のチャージポンプ回路。
3. 【請求項３】 前記予め定められた第２の電圧は、前記
   電源電圧の２倍の電圧であり、 前記振幅変換回路は、 第２のキャパシタ、 前記基準クロック信号が前記第２または第１の電位であ
   る期間は前記第２のキャパシタの一方電極に電源電位を
   与えるとともにその他方電極に接地電位を与え、前記第
   ２のキャパシタを電源電圧に充電する充電回路、および
   前記基準クロック信号が前記第１または第２の電位であ
   る期間は前記充電回路によって充電された前記第２のキ
   ャパシタの他方電極に前記電源電位を与えるとともにそ
   の一方電極を前記第１のキャパシタの一方電極に接続
   し、前記基準クロック信号が前記第２または第１の電位
   である期間は前記第１のキャパシタの一方電極に前記接
   地電位を与える第２の切換回路を含む、請求項２に記載
   のチャージポンプ回路。
4. 【請求項４】 前記振幅変換回路は、 内部電源ノードに正電荷を供給する内部チャージポンプ
   回路、 前記内部電源ノードが予め定められた基準電位になるよ
   うに前記内部チャージポンプ回路を制御する制御回路、
   および前記基準クロック信号が前記第１または第２の電
   位である期間は前記第１のキャパシタの一方電極を前記
   内部電源ノードに接続し、前記基準クロック信号が前記
   第２または第１の電位である期間は前記第１のキャパシ
   タの一方電極に前記接地電位を与える第２の切換回路を
   含む、請求項２に記載のチャージポンプ回路。
5. 【請求項５】 クロック信号に同期して入力ノードの正
   電荷または負電荷を出力ノードに転送させるチャージポ
   ンプ回路であって、 前記入力ノードと前記出力ノードの間に接続されたトラ
   ンジスタ、 前記入力ノードと前記トランジスタの入力電極との間に
   接続された抵抗素子、 前記クロック信号の各１周期内の第１の期間に前記入力
   ノードを電源電圧だけ昇圧または降圧させる第１の駆動
   回路、および前記第１の期間内の第２の期間に前記トラ
   ンジスタの入力電極を前記電源電圧よりも大きな予め定
   められた電圧だけ昇圧または降圧させて前記トランジス
   タを導通させ、前記入力ノードの正電荷または負電荷を
   出力ノードに転送させる第２の駆動回路を備え、 前記第２の駆動回路は、 前記クロック信号と同じ周期を有し、各１周期内におい
   て前記第２の期間は第１の電位になり、それ以外の期間
   は第２の電位になり、その振幅が前記電源電圧である基
   準クロック信号を受け、その基準クロック信号の振幅を
   前記予め定められた電圧に変換して出力する振幅変換回
   路、およびその一方電極が前記振幅変換回路の出力クロ
   ック信号を受け、その他方電極が前記トランジスタの入
   力電極に接続された第１のキャパシタを含む、チャージ
   ポンプ回路。
6. 【請求項６】 クロック信号に同期して入力ノードの正
   電荷または負電荷を出力ノードに転送させるチャージポ
   ンプ回路であって、 前記入力ノードと前記出力ノードの間に接続されたトラ
   ンジスタ、 前記入力ノードと前記トランジスタの入力電極との間に
   接続され、前記トランジスタの入力電極の正電荷または
   負電荷が前記入力ノードに流れるのを防止するためのダ
   イオード素子、 前記クロック信号の各１周期内の第１の期間に前記入力
   ノードを電源電圧だけ昇圧または降圧させる第１の駆動
   回路、および前記第１の期間内の第２の期間に前記トラ
   ンジスタの入力電極を前記電源電圧よりも大きな予め定
   められた電圧だけ昇圧または降圧させて前記トランジス
   タを導通させ、前記入力ノードの正電荷または負電荷を
   出力ノードに転送させる第２の駆動回路を備え、 前記第２の駆動回路は、 前記クロック信号と同じ周期を有し、各１周期内におい
   て前記第２の期間は第１の電位になり、それ以外の期間
   は第２の電位になり、その振幅が前記電源電圧である基
   準クロック信号を受け、その基準クロック信号の振幅を
   前記予め定められた電圧に変換して出力する振幅変換回
   路、およびその一方電極が前記振幅変換回路の出力クロ
   ック信号を受け、その他方電極が前記トランジスタの入
   力電極に接続された第１のキャパシタを含む、チャージ
   ポンプ回路。
7. 【請求項７】 前記予め定められた電圧は、前記電源電
   圧の２倍の電圧であり、 前記振幅変換回路は、 第２のキャパシタ、 前記基準クロック信号が前記第２または第１の電位であ
   る期間は前記第２のキャパシタの一方電極に電源電位を
   与えるとともにその他方電極に接地電位を与え、前記第
   ２のキャパシタを前記電源電圧に充電する充電回路、お
   よび前記基準クロック信号が前記第１または第２の電位
   である期間は前記充電回路によって充電された前記第２
   のキャパシタの他方電極に前記電源電位を与えるととも
   にその一方電極を前記第１のキャパシタの一方電極に接
   続し、前記基準クロック信号が前記第２または第１の電
   位である期間は前記第１のキャパシタの一方電極に前記
   接地電位を与える第２の切換回路を含む、請求項５また
   は請求項６に記載のチャージポンプ回路。
8. 【請求項８】 前記振幅変換回路は、 内部電源ノードに正電荷または負電荷を供給する内部チ
   ャージポンプ回路、 前記内部電源ノードが予め定められた基準電位になるよ
   うに前記チャージポンプ回路を制御する制御回路、およ
   び前記基準クロック信号が前記第１または第２の電位で
   ある期間は前記第１のキャパシタの一方電極を前記内部
   電源ノードに接続し、前記基準クロック信号が前記第２
   または第１の電位である期間は前記第１のキャパシタの
   一方電極に前記接地電位を与える第２の切換回路を含
   む、請求項５または請求項６に記載のチャージポンプ回
   路。
9. 【請求項９】 前記チャージポンプ回路は、不揮発性半
   導体記憶装置内に設けられている、請求項１から請求項
   ８のいずれかに記載のチャージポンプ回路。