JP2000504489A - 電子的シャッタ作用を備えた能動ピクセルセンサアレイ - Google Patents

Abstract

(57)【要約】 電子的シャッタ機能を含んだ能動ピクセルセルである。このセルは、追加の電荷が累積しないようにシャッタできるようになっている。一つのモードでは、光放射の累積に対してブロックされているストレージノードへ電荷を転送する。電荷は、フローティングノードからサンプリングされる。電荷は貯蔵されるので、ノードは毎サイクルの始めと終わりにおいてサンプリングできる。別の面では、電荷の量がある量より高くなったときは、何時でも電荷がウェルからあふれ出るようになっていて、ブルーミング防止機能を持たせてある。

Description

【発明の詳細な説明】 電子的シャッタ作用を備えた能動ピクセルセンサアレイ 発 明 の 起 源 本願に記載の発明は、ＮＡＳＡとの契約に基づいた研究を行ってなされた発明 であり、契約当事者が所有権を保持することを選択した一般法９６−５１７（合 衆国法典第３５巻２０２条）の規定に基づいている。 関 連 す る 出 願 本発明は、米国特許出願番号０８／５５８，５２１の部分継続出願であり、同 出願は、Eric R．Fossum他によるピクセル内電荷転送を有する能動ピクセルセン サと名付けられて１９９４年１月２８日に提出された０８／１８８，０３２の継 続であり、現譲受人に譲渡されたものである。また、本発明は、１９９６年１月 ２６日に提出された仮出願番号６０／０１０，３０５、及び１９９６年３月２０ 日に提出された仮出願番号６０／０１３，７００からの優先権を主張している。 発 明 の 利 用 分 野 本発明は、半導体画像装置に関する。更に具体的には、本発明はＣＭＯＳと両 立するプロセスを用いて製造されるシリコン画像装置、及びそのようなシステム に使用される特定の改良された技法に関する。発 明 の 背 景 と 要 約 多くの半導体が画像を表す信号を得るのに使用可能である。荷電結合素子（Ｃ ＣＤ）、ホトダイオードアレイ、電荷注入デバイス及びハイブリッド型焦点面ア レイは、かなり一般的に使用されている装置の一部である。ＣＣＤは充分に発達 した技術であるので、しばしば使用され、大きいフォーマット及び非常に小さい ピクセルサイズが可能であり、またビンニング及びタイムディレイ積分のような ノイズが低減された電荷領域を可能とする。 しかしながら、ＣＣＤ画像装置は多くの欠点により悩まされている。例えば、 ＣＣＤの信号忠実度は、電荷転送効率がステージの数で累乗されるにつれて減少 する。ＣＣＤは多くのステージを用いるので、ＣＣＤ製造技法は非常に効率的な 電荷転送効率が得られるように最適化されなければならない。ＣＣＤはまた、放 射線ダメージを受けやすく、にじみを避けるために良好な光遮蔽を要し、また大 きいアレイでは高い電力消費を有している。 特殊なＣＣＤ半導体製造プロセスが、ＣＣＤの電荷転送効率を最大にするため に試みられている。しかしながらこの特殊なＣＣＤプロセスは、従来用いられて いる相補的金属酸化物半導体（「ＣＭＯＳ」）の処理と両立しなかった。画像装 置に必要な画像信号処理電子装置は、ＣＭＯＳで製造されることが多い。従って 、処理技法の非両立性のために、信号処理電子装置をＣＣＤ画像装置にオンチッ プで集積化することは困難であった。この問題のために、信号処理電子装置はオ フチップで行われることが多かった。 代表的には、ＣＣＤピクセルの各列は直列出力レジスタの対応するセルに転送 され、それらの出力は、オフチップ信号処理電子装置で処理される前に、単一の オンチップ増幅器（例えば、ソースフォ ロワ型トランジスタ）により増幅される。この構成は、オンチップ増幅器が画像 装置内のピクセルの数で割算したチャージパケットの数に比例して取り扱える読 出しフレーム速度を限定する。 他のタイプの画像装置も同様な問題を有している。ホトダイオードアレイは高 いＫＴＣノイズを示している。このことは、各積分時間の始めにダイオードまた はキャパシタのノードを同一の初期電圧にリセットすることを実用的としている 。ホトダイオードアレイは遅れによっても悩まされる。電荷注入デバイスは高い ノイズも有している。 ハイブリッド型焦点面アレイはノイズは少ないが非常に高価であり、またアレ イサイズが比較的小さい。 上記問題についての発明者の認識を考慮すれば、本発明の第１の目的は、ＣＣ Ｄの低いＫＴＣノイズレベルを有し、関連するＣＭＯＳ非両立性及びその他の上 述した問題のない画像装置を提供することである。 加えて、画像装置にはセンサの積分すなわち露出時間を制御するという必要性 がある。この制御は、比較的明るい対象物を画像処理するには、ピクセルが飽和 するのを避けるために積分時間を減少させることを許容する。逆に、比較的暗い 対象物の解像度を増大するには、積分時間を増大させることが場合によっては好 ましい。 積分時間の制御は、この期間がフレーム速度の逆数よりも少ないことが望まれ るビデオ画像処理への適用でも好都合である。従って、積分期間がＴであってフ レーム速度がｆであるならば、Ｔ≦１／ｆであることが望ましい。 積分時間は、過去においては、機械的シャッタで制御されていた。しかしなが ら、これらの装置の機械的本姓は、シャッタ作用を不正 確にしている。このことは積分時間が相当に変動する原因となる。加えて、一旦 構成されれば、機械式のシャッタは、例えばアレイの異なる位置をシャッタした り適応的に変えるなどの調整は容易にはできなかった。各ピクセルセル内の制御 可能な電子的シャッタは、アレイまたはアレイの一部の積分時間をセットするの により有効で、正確で、融通のきくやり方を与えるであろう。 更に、ある適用分野では、一部または全てのピクセルが同一の絶対的期間に同 時に積分されることが有利である。この同時的積分は、「ストップアクション」 または「スナップショット」画像により、画像の運動ゆがみを防止する。同時的 積分の代案は、観察される場面を画像処理するのに採用されるピクセルセルの一 部だけに電荷を累積することである。例えば、画像処理システムは、アレイの行 を同時に走査することにより全体にわたる画像を生成するように作動してもよい 。このようにして、結果として生じる画像は一続きの線を有しており、この線の それぞれは異なる時点において観察された場面の一部を表している。明らかなよ うに、場面が充分急速に変化していれば、上述したようにゆがむであろう。従っ て、１つの画像を生成するこの切れ切れな方法は、ある急速に変化している場面 に対しては不適切であろう。しかしながら、アレイ内の全てのピクセルを同時に 積分して累積された電荷をとらえることとにより、積分期間を含む場面の「スナ ップショット」が得られる。次いで、とらえられた累積電荷は読み出され、それ に続くある方法で処理されて所望の画像が生成される。 以上を考慮して、本発明の１つの側面が、工業標準の相補的金属酸化物半導体 プロセス内でモノリス型相補的金属酸化物半導体集積回路として形成された画像 装置に具体化されている。この集積回路 は焦点面アレイのピクセルセルを含み、このセルの各１つは基板の下にある部分 にホト生成された電荷を累積するための基板上に重なった感光性要素、例えばホ トゲート、並びに検出ノード及び基板の下側にある部分から検出ノードに電荷を 転送する少なくとも１つの電荷結合素子ステージを有する、ホトゲートに隣接し て基板上に形成された電荷結合素子セクションを含んでいる。 好ましい実施例では、電荷結合素子セクションの検出ノードはフローティング 要素、例えばディフュージョン（拡散領域）、を含んでおり、電荷結合素子ステ ージはフローティングディフュージョンとホトゲートの間で基板の上に重なって いるトランスファゲートを含んでいる。この好ましい実施例は、検出ノードのポ テンシャルを予め定められたポテンシャルに定期的にリセットするドレインディ フュージョンを含む装置を含んでもよく、このドレインディフュージョンはフロ ーティングディフュージョンとドレインディフュージョンの間でドレインバイア スと電圧リセットゲートに接続され、リセットゲートはリセット制御信号に接続 されている。 画像装置は少なくとも出力トランジスタを有する読出し回路をも含んでいる。 好ましくは出力トランジスタはピクセルセルのそれぞれに形成された電界効果ソ ースフォロワ型出力トランジスタであり、フローティングディフュージョンはそ のゲートに接続されている。読出し回路も、ソースフォロワ型出力トランジスタ に接続された電界効果ロードトランジスタを、また好ましくはソースフォロワ型 出力トランジスタとロードトランジスタの間に接続された入力ノードを有する相 関されたダブルサンプリング回路を更に含むことができる。セルの焦点アレイも 行と列により組織化するのが好ましく、読出し回路は複数のロードトランジスタ と複数の相関されたダブルサ ンプリング回路を有している。この場合には、セルの各列の各セルはただ１つの 共通のロードトランジスタ及びただ１つの共通の相関されたダブルサンプリング 回路に接続されている。これらの共通のロードトランジスタ及びダブルサンプリ ング回路は、それらが接続されるセルの各列の底部に配置されている。 好ましい実行例では、電荷は先ずピクセルセルの下に累積される。次に、相関 されたダブルサンプリング回路は、リセットされた後にフローティングディフュ ージョンをサンプルする。累積された電荷は、次いでフローティングディフュー ジョンに転送され、サンプリングプロセスは他のキャパシタに貯蔵された結果で 繰り返される。２つの貯蔵された値の間の差は信号出力を表す。一層の改良では 、この差は、一時的にショートされている間に２つの値の間で感知された他の差 をそれから感知することにより、固定パターンノイズについて訂正される。 画像装置はまた、基板の上に重なっているマイクロレンズ層を有してもよい。 このマイクロレンズ層は屈折層及びセルの個々の１つに登録された層に形成され た個々のレンズを含んでいる。個々のレンズは、各セルの光感知性のある部分に 向けて光を収束させるような曲率を有している。 加えて、画像装置は基板の上でホトゲートの近くに形成された電子的シャッタ を更に含められる。この電子的シャッタは、ホトゲートの下にある基板の部分か ら電荷を流出させてそれの如何なる累積も防ぐことができる。従って、ホトゲー トの下側の基板の部分から電荷が流出するように電子的シャッタが「閉じ」られ たときは、ピクセルセルは本質的に不活動にされる。電子的シャッタが「開」モ ードのときは、電荷はホトゲートの下に累積することが許容されて、 セルは上述したように作用する。 電子的シャッタは、電荷がホトゲートの下に所定の最高レベルまで累積すれば 、必ず余分のものはフローティングディフュージョン内へというよりはむしろ電 子的シャッタ内の特別なシンク内に流出するように、「開」モードにセットする のが好ましい。このようにして、電子的シャッタは、横方向のブルーミングを防 止するのはもちろんセルの積分期間を制御する方法を与える。 先に述べた利益に加えて、本発明のその他の目的及び利点は、この後に続く詳 細な説明を図面と共に理解すれば明らかになるであろう。 図 面 の 簡 単 な 説 明 さて、本発明の上記及びその他の側面は、添付図面を参照して詳細に述べられ るであろう。ここにおいて、 図１は、好ましい個々の焦点面セルの構成を示す概念図であり、 図２は、図１に示すタイプの焦点面アレイのセルを有する集積回路の平面図で ある。 図３Ａは、図１のセルの模式的概念図である。 図３Ｂは、図１と同様なタイプの焦点面アレイのセルを構成し、ロードＦＥＴ 及びサンプリング回路を各アレイの列の底部の共通の要素として示している集積 回路の平面図である。 図４は、図３Ａのセルの電荷転送部分内の表面ポテンシャルのグラフである。 図５は、図２の焦点面アレイの別の実施例でマイクロレンズ層を含むものの横 断面図である。 図６Ａは、ポリマフィルタの実施例を示す。 図６Ｂは、多重チップ、分離カラーの実施例を示す。 図６Ｃは、燐光物質変換の実施例を示す。 図７は、図３Ａのセルの電子的シャッタ及び重なっているホトゲートを備えた 別の実施例の、電荷転送セクションにおける表面ポテンシャルのグラフを含む模 式的概念図であり、 図８は、重なっているホトゲートを除いた図７の実施例の模式的概念図及び表 面ポテンシャルのグラフである。 好 適 な 実 施 例 の 詳 細 な 説 明 図１は、集積回路に形成された多数のピクセルセルの焦点面アレイのひとつの ピクセル１０の簡単なブロック線図である。各セル１０はホトゲート１２、ホト ゲート１２に隣接する電荷転送セクション１４、及び電荷転送セクション１４に 隣接する読出回路１６を含む。図１はこれらの要素をピクセルと記入された四角 い領域で表しているが、これらの要素はこれとは別にピクセルと呼ばれる領域の 外側に物理的に設置してもよいことは理解されるべきである。 図２は、シリコン基板２０上に形成された多数のセルの焦点面アレイを示す。 図３Ａはセル１０及びその関連処理の模式的概念図である。各ピクセル３００ はホトゲート領域とその関連回路（３０〜５０）及び行デコーダ素子５５、６０ を含む。図３Ａは、基板の上にある比較的大きなホトゲート電極３０を有するホ トゲート１２を示す。電荷転送セクション１４は、ホトゲート電極３０に隣接す る転送ゲート電極３５、フローティングディフュージョン４０、リセット電極４ ５、及びドレインディフュージョン５０を有する。読出回路１６はソースフォロ ワ電界効果トランジスタ（ＦＥＴ）５５、行セレクト ＦＥＴ６０、ロードＦＥＴ、及び相関ダブルサンプリング回路７０を有する。 図４の表面ポテンシャル線図は、ホトゲート電極３０がホトゲート信号ＰＧに よって正電圧に保持されて、積分期間中にホト生成された電荷が累積されるポテ ンシャルウェル８０を基板に形成する状態を示す。転送ゲート電極３５は最初、 転送ゲート信号ＴＸによってより小さな正電圧に保持されて、ポテンシャルウェ ル８０に隣接するポテンシャルバリヤ８５を形成する。フローティングディフュ ージョン４０は、ドレイン供給電圧ＶＤＤに接続されたドレインを持つソースフ ォロワＦＥＴ５５のゲートに接続される。リセット電極４５は最初、リセット信 号ＲＳＴによって転送ゲート上の電圧に対応する電圧に保持されて、その下にポ テンシャルバリヤ９０を形成する。ドレインディフュージョン５０に接続された ドレイン供給電圧ＶＤＤは、ドレインディフュージョン５０の下に一定ポテンシ ャルウェル９５を造る。 積分期間中、電子は、ホトゲート電極３０の下の基板に対する光子束の入射に 比例してポテンシャルウェル８０内に累積する。積分期間の終わりに、フローテ ィングディフュージョン４０の下の表面ポテンシャルは、ポテンシャルウェル９ ５よりわずかに上のポテンシャルレベル１００まで急速にリセットされる。これ は、図４の図面に示すように、リセット信号ＲＳＴが一時的に、より高い正電圧 に増加されてポテンシャルバリヤ９０を一時的に取り除き、転送ゲートポテンシ ャルバリヤ９０からドレインディフュージョンポテンシャルウェル９５への下向 きポテンシャル階段を用意することによって達成される。リセットゲート４５が その最初のポテンシャルに戻されると（ポテンシャルバリヤを回復）、読出回路 ７０がフロー ティングディフュージョン４０のポテンシャルを短時間サンプリングした後、セ ル１０がホトゲート電極３０の下からホト生成された電荷を転送させる準備がで きる。この目的のために、ホトゲート信号ＰＧはより小さい正電圧に減少してホ トゲート電極３０の下にポテンシャルバリヤ１０５を形成するので、ホトゲート 電極３０からフローティングディフュージョン４０の下のポテンシャルウェル１ ００への下向き階段表面ポテンシャルを提供する。この動作が、ホトゲート電極 ３０の下からフローティングディフュージョン４０まで電荷を転送させて、先に リセットされたレベル（１００）から、積分期間中に累積された電荷の量を示す 新しいレベル１０７へ、フローティングディフュージョン４０のポテンシャルを 変更する。このフローティングディフュージョン４０の新しいポテンシャルはソ ースフォロワＦＥＴ５５のソースの位置で検知される。しかしながら、読出回路 ７０がソースフォロワＦＥＴ５５のソースをサンプリングする前に、ホトゲート 信号ＰＧはその最初の（より大きな正の）電圧に戻る。次の積分期間の間、全プ ロセスが繰り返される。 読出回路７０はＳ／Ｈ ＦＥＴ２００と、Ｓ／Ｈ ＦＥＴ２００を介すると共 に行セレクトＦＥＴ６０を介してソースフォロワＦＥＴ５５に接続された信号貯 蔵キャパシタ２０５とを含む信号サンプルアンドホールド（Ｓ／Ｈ）回路を持つ 。キャパシタ２０５の他方の側はソースバイアス電圧ＶＳＳに接続される。キャ パシタ２０５の一方の側も出力ＦＥＴ２１０のゲートに接続される。出力ＦＥＴ のドレインは列セレクトＦＥＴ２２０を介して信号サンプル出力ノードＶＯＵＴ Ｓに接続されると共にロードＦＥＴ２１５を介してドレイン電圧ＶＤＤに接続さ れる。「信号サンプルアンドホールド」（ＳＨＳ）と呼ばれる信号は、ホトゲー ト電極３０の下に累積され た電荷がフローティングディフュージョン４０に転送した後、Ｓ／Ｈ ＦＥＴ２ ００を短時間作動させるので、キャパシタ２０５は、ホトゲート電極３０の下に 先に累積された電荷の量を示すソースフォロワＦＥＴ５５のソース電圧を貯蔵す る。 読出回路７０もＳ／Ｈ ＦＥＴ２２５と、Ｓ／Ｈ ＦＥＴ２２５を介すると共 に行セレクトＦＥＴ６０を介してソースフォロワＦＥＴ５５のソースに接続され た信号貯蔵キャパシタ２３０とを含むリセットサンプルアンドホールド（Ｓ／Ｈ ）回路を持つ。キャパシタ２３０の他方の側はソースバイアス電圧ＶＳＳに接続 される。キャパシタ２３０の一方の側も出力ＦＥＴ２４０のゲートに接続される 。出力ＦＥＴ２４０のドレインは列セレクトＦＥＴ２４５を介してリセットサン プル出力ノードＶＯＵＴＲに接続されると共にロードＦＥＴ２３５を介してドレ イン電圧ＶＤＤに接続される。「リセットサンプルアンドホールド」（ＳＨＲ） と呼ばれる信号は、リセット信号ＲＳＴがフローティングディフュージョン４０ のポテンシャルをリセットさせた直後にＳ／Ｈ ＦＥＴ２２５を短時間作動させ るので、キャパシタ２３０はフローティングディフュージョンがリセットされた 電圧を貯蔵する。 読出回路はフローティングディフュージョンのポテンシャルの相関ダブルサン プリングの特別な形を用意することによって、各積分期間中にホトゲート１２の 下に積分された電荷を、各積分期間の終わりに読出回路７０の出力ノードＶＯＵ ＴＳとＶＯＵＴＲにおける電圧間の差から得られるようにする。これは、ＶＯＵ ＴＳとＶＯＵＴＲ間の差がフローティングディフュージョン４０のリセット電圧 の変動とは無関係なので、ｋＴＣノイズの効果を最小にする。それはトランジス タ５５のしきい電圧の変動により生成される固定パタ ーンノイズも抑制する。それはトランジスタ５５，６０及び６５により生成され る１／Ｆノイズも抑制する。 図５は、図２の焦点面アレイの上面を覆って堆積する透明な屈折マイクロレン ズ層を示す。マイクロレンズ層１１０は各セルの上に中心を持つ球状部分１１５ を有し、各ホトゲート１２の中心の方向に光を集めるような形状を持つ。これは 、さもなければホトゲート１２の光学的活性区域の外に落ちるであろう光を使用 する利点がある。例えば、電荷転送セクション１４か読出回路１６（図１）のい ずれかに普通に入射する光の少なくとも一部が、マイクロレンズ層１１０の追加 によってホトゲート領域で検知される。これはリアルエステートを最大にする効 果がある−−非ホトゲート領域を含む基板の部分は別の点に焦点を結ぶ。 図６Ａと６Ｂは、カラーフィルタリングを使用する本発明の別の実施例を示す 。カラーフィルタリングは画像装置の色の空間的分離を可能にする。例えば、Ｃ ＣＤ素子はこの方式の色の分離を通常的に使用する。 好ましいシステムは、複数のピクセルに異なるカラーフィルタリング特性を持 たせることによってカラーフィルタ効果を提供する。通常、これは何らかのアレ イ形式のカラーフィルタを使用して行なわれる。例えば、赤と青のフィルタ間に 点在する交互の緑フィルタである。典型的なフィルタ動作は緑／赤／緑／青／緑 ／赤／緑／青を、アレイの長さの間連続するパターンで使用するであろう。 本発明のこの実施例によれば、カラーフィルタを使用して図５のレンズ動作を 補足する。 好ましいシステムは、図５６Ａと６Ｂに示す２つの形式の中の一つでその動作 を具体化する。図６Ａに示す第１の形式は高分子カラ ーフィルタアレイを使用する。この高分子カラーフィルタアレイはこの分野では 周知である。層６００は赤色層が望ましく、最初にチップ全体の上に堆積させる 。堆積後、エッチング技術を使って赤フィルタ領域６００を、希望のピクセル１ ０の上を除いてすべての場所から除去する。平坦化層６０２が除去領域を覆うこ とによってその表面を平坦化するので、表面が平らになる。次に青フィルタ６０ ４をピクセルの上に堆積させる。青フィルタ６０４は、希望のピクセル１０Ａだ けを覆うように同様にエッチングされる。残りの領域は第２平坦化層６０６によ って平坦化される。最後に、緑フィルタ６１０がその平坦化層の上に形成されて ピクセル１０Ｂを覆う。平坦化層６１２は、緑フィルタ６１０だけがピクセル１ ０Ｂを覆うように、結果として生じる領域を平らにする。 高分子層を含む各ピクセルはマイクロレンズ１１５Ａ、１１５Ｂ、１１５Ｃに よって覆われる。マイクロレンズは高分子層と共に、到来する光を修正する。従 って、光はマイクロレンズ１１５Ａ〜１１５ＣとＣＦＡ部分６１２、６０６、６ ００の両者によって変更される。従って、各ピクセルは、レンズによって変更さ れると共にカラーフィルタアレイによって変更された光を受けることが望ましい 。 この高分子カラーフィルタアレイは場面の解像度の一定量を犠牲にする。場面 の各ピクセルは３つのピクセルによって画像形成されるので、ピクセルの幾つか は異なるカラー専用となる。 図６Ｂに示す別の実施例は解像度を失わないが、その代わり、画像形成のため に多重のチップを必要とする。これは３チップカメラを形成するであろう。一つ のチップ６６０はそのピクセル全部が赤フィルタ６２０で覆われる。従って、そ のチップは赤の場面−−赤の成分か、赤成分の補色のいずれか−−の画像を作る 。同様に、他 のチップは緑フィルタと青フィルタとを含む。３つのチップが一緒になって完全 な画像を形成する。 更に別の実施例は、図６Ｃに示す波長変換用蛍光体６５０を使用する。波長変 換用蛍光体は通常、希望の波長、例えば紫外線またはＸ線の放射を受けるように 調整される。通常、シリコン下地層はその同じ波長に応答しない。従って、蛍光 体は、この放射を受けると、固有タイプの光子を放出して下地のシリコン６６２ を適切に励起する。好ましい例としては、蛍光体６５０はＸ線に対して敏感だが 、回路６６２（本明細書に記載される任意の種類のセンサでよい）によって検知 される緑光の光子を放射する。 図６Ｃの実施例は、素子の全表面上に波長変換用蛍光体を使用することを考え ているが、ピクセル化効果を使用することも可能である。蛍光体をマスキングす るにはシャドーマスクを使用する。蛍光体を、シャドーマスクによって許される 所だけに堆積させる。 これは言うまでもないことであるが、これらの同一技術は他の焦点面とホトダ イオード用途で具体化できるし、上記カラーフィルタアレイは単一読出回路パー ピクセルシステムに限定されない。 図１〜４に対応する焦点面アレイは、ＭＯＳシリコンまたはＣＭＯＳ、あるい は業界の標準ＣＭＯＳ製作プロセスに適合した任意の他の技術で実行されること が望ましい。各ＦＥＴはＭＯＳＦＥＴであり、ＦＥＴ５５、６０、６５、２００ 、２２５はｎチャンネル素子、ＦＥＴ２１０、２２０、２２５、２３０、２４０ 、２４５はｐチャンネル素子であることが望ましい。ゲート電極３０、３５、４ ５とディフュージョン４０、５０との下に重なるｎチャンネルＭＯＳＦＥＴとＣ ＣＤチャンネルはｐウェルの中に配置してもよいが、残りの（ｐチャンネル）素 子はｐウェルの外に配置される。ｐチャ ンネルロードＦＥＴ２１５、２３５のゲートに加えられるゲート電圧ＶＬＰは＋ ２．５Ｖのオーダーの定電圧である。ｎチャンネルロードＦＥＴ６５に加えらえ るゲート電圧ＶＬＮは＋１．５Ｖのオーダーの定電圧である。 電荷転送セクション１４は、図３Ａの特定実施例ではホトゲート１２とフロー ティングディフュージョン４０間の単一ＣＣＤステージのみを使用する。これは 、電荷転送の非効率による損失が存在せず、従って特別なＣＣＤプロセスで素子 を製作する必要がないことを意味する。その結果、読出回路７０はＦＥＴ５５、 ６０、６５の出力回路と共に、標準ＣＭＯＳ回路として容易に実行可能で、それ らを比較的安価なものにする。しかしながら、２つ以上のステージを持つＣＣＤ を含む任意の適切な電荷結合素子構造を使用して、電荷転送セクション１４を実 行できる。２つか３つの積分期間をバッファするために、例えば２または３ステ ージが役立つかもしれない。 本発明の概念の他の実行例は、前記の開示に照らして、当業者には容易に製造 できるであろう。例えばフローティングディフュージョン４０の代わりにフロー ティングゲート電極でもよい。読出回路６０の信号リセットサンプルアンドホー ルド回路は任意のサンプルアンドホールド回路でよい。更に、当分野で周知のタ イプのシールディングを使ってホトゲート１２を囲むアパーチャを形成してもよ い。また、本発明を埋込チャンネル、ｎウェル、またはｐチャンネル素子として 実施してもよい。 基板２０を横切るＦＥＴしきい電圧の変動による固定パターンノイズの除去に 役立つ本発明の別の特徴は、サンプリングキャパシタ２０５、２３５をまたぐ短 絡ＦＥＴ１１６である。累積された電荷が２つの出力ノードＶＯＵＴＳとＶＯＵ ＴＲ間のポテンシャル差と して測定された後、短絡信号ＶＭが一時的に短絡ＦＥＴ１１６のゲートに加えら れて、ＶＯＵＴＳとＶＯＵＴＲの差が再び測定される。この後者の差は、出力Ｆ ＥＴ２１０、２４０のしきい電圧間の差異の測定値で、固定パターン差と呼ぶこ とができる。固定パターン差を、積分期間の終わりに測定されたＶＯＵＴＳとＶ ＯＵＴＲ間の差から差し引いて、固定パターンノイズを取り除く。 本明細書で先に述べたように、フローティングゲートをフローティングディフ ュージョン４０の代わりに使用してもよい。そのようなフローティングゲートを 、簡易化した破線のフローティングゲート電極４１によって図３Ａに概略的に示 す。一つの好ましい実行例では、ホトゲート１２（すなわちホトゲート電極３０ ）の領域は図１に示すようにＬ形が好ましく、約１００平方ミクロンであり、転 送ゲート電極３５とリセットゲート電極はそれぞれ約１．５ミクロン×約６ミク ロン、ホトゲート信号ＰＧは約＋５Ｖ（そのより大きい方の正電圧）と約０Ｖ（ そのより小さい方の正電圧）の間で変更され、転送ゲート信号ＴＸは約＋２．５ Ｖ、リセット信号ＲＳＴは約＋５Ｖ（そのより大きい方の正電圧）と約２．５Ｖ （そのより小さい方の正電圧）の間で変更され、ドレインディフュージョン５０ は約＋５Ｖに保たれた。 図１〜４のアレイ構造を修正して好ましい列並列方式を組み込むことができる 。用語の列並列方式とは、読出回路の一部がアレイの列の底に接続されることを 言う。これによって、アレイの行全体を一度に処理することができる。この列方 式は、各ピクセルがそれ自体の処理回路（例えば図１〜４の実施例）を持つ空間 的並列処理方式や、各ピクセルの出力が処理のために単一プロセッサに順次供給 される逐次処理方式に対比される。 図３Ｂは、ロードＦＥＴ６５と相関ダブルサンプリング回路７０が個々のピク セルセル１０から除去された列並列方式を示す。代わりに、アレイの列の各セル １０が共通ロードＦＥＴ６５とサンプリング回路７０に接続される。共通素子を アレイの各列の底部に配置することが望ましい。この列並列アレイ構造は重要な 利点がある。ロードＦＥＴ６５とサンプリング回路７０がピクセルセル１０から 除去されたので、利用可能な感光性セル面積が大きくなる。かくして、各セル１ ０の解像度が改善される。列並列アレイ構造は、標準行列セレクト回路１８、１ ９を使用して全行を選択することによって読み出される。特に、行を選ぶことに よって、累積した電荷が行の各セル１０のホトゲートポテンシャルウェル８０か らその関連フローティングディフュージョン４０に転送する。その後、各列の底 部のサンプリング回路７０が、接続されたピクセルセル１０を前述の方法で「読 み取る」。次に、標準マルチプレクサ２１を並列または直列に使って、「読み取 られた」ピクセルセル値を出力する。 上述した図３Ａまたは３Ｂ及び図４のピクセルセル構造は、アレイの集積を同 時に含むように更に変更することができる。最初に述べたピクセルセル構造では 、積分期間内にホトゲートウエル８０内に累積された電荷は、直接フローティン グディフュージョン４０に転送される。しかしながら多くの適用例では、アレイ 内の全てのセルが同時に読み出されるのではない。フローティングディフュージ ョン４０に転送された電荷は時間を過ぎてグレードが落ちる。 この問題への対策は、当面読み出されたピクセルセルに累積された電荷だけを 転送することである。例えば、図３Ｂの実施例に関して述べたように、アレイの ある列だけが同時に読み出される。しかしながら、アレイの一部分だけが読み出 されるので、結果として生 じる全てのセルからの画像は、それぞれ異なる時間に観察された場面に対応する 線の一続きを表す。もし観察される場面が変化しているならば、結果として生じ る画像は運動でゆがみ、すなわち他と異なる瞬間を表すいくつかの部分を有する ものになる。同時に、ノイズが最小になることは重要である。 図６は、基本的セル構造に追加的構造を組み込むことにより、本発明の技法に よりこれらの目標を達成する実施例を示している。ストレージゲート電極２６０ は基板のストレージポテンシャルウエル２６５上に重ねられている。ストレージ ウエル２６５は、主光収集領域−ホトゲートウエル８０−からの電荷を累積する 補足的電荷累積領域である。ストレージウエル２６５の大きさは、必要な電荷の 量に依存する。例えば暗い光の状況では、光学的電荷累積領域の面積は、可能な 限りの光を収集するために大きいことが必要になろう。しかしながら、電荷累積 領域が一杯になることはないであろう。その場合には、ウエルは意図した量の電 荷を累積するのに充分な面積を必要とするだけである。しかしながら、最大の光 収集能力のために、ストレージウエル２６５は、ホトゲートウエル８０に累積さ れた全ての電荷がストレージウエル２６５に転送できることを保障するホトゲー トウエル８０と同様な表面積を有することが好ましい。 ピクセルセルの感光性でない部分は、不透明な層２７０、例えば金属層、によ り光の放射から遮蔽することが好ましい。セルの感光性でない部分は、トランス ファゲート３５、フローティングディフュージョン４０、リセットゲート４５及 びＶ＋ドレインはもちろん、中間トランスファゲート２５５及びストレージゲー ト２６０の下にある領域を含んでいる。 この光学的遮蔽層２７０は、光学的に生成されたノイズがストレ ージウエル２６５またはその他の同様な構造物に累積された電荷に影響を及ぼす 可能性を最小にする。 この変更されたピクセルセルを作動させるプロセスは前に述べたものと同様で ある。制御システム６００は電圧を供給する。積分期間にホトゲート電極３０下 側のホトゲートウエル８０に累積された電荷は、次いで中間トランスファゲート ２５５を通ってストレージポテンシャルウエル２６５に転送される。電荷は読出 しまでウエル２６５内に止まる。ホトゲート電極３０の電圧ＶＰｇは最初は中間 トランスファゲート２５５の電圧ＶＴｇよりも大である。画像取得が完了したと きは、ＶＰｇはＶＴｇ未満に減少する。このことはホトゲート電極３０の下側に ポテンシャルバリヤ１０５を形成し、これによりホトゲート電極３０から、中間 トランスファゲート２５５よりも高い正電圧に保持されているストレージウエル ２６５への下向き階段表面ポテンシャルを用意する。読出しの間に、フローティ ングディフュージョンノード４０はリセットされ、このリセット電圧は前述した ようにサンプルされる。読出しのときに、電荷はストレージウエル２６５からト ランスファゲートポテンシャル８５を越えてフローティングディフュージョンノ ード４０に転送され、ここで、最初に述べた実施例の図３Ａ−Ｂ及び４で電荷が ホトゲートウエル８０からノード４０に転送されたのと同じやり方でサンプルさ れる。 ストレージウエル２６５及び積分期間の後に電荷をホトゲートウエル８０から ストレージウエル２６５へ転送するという技法は、同時的集積を可能にする。各 セルに累積された電荷は、積分期間の終わりに関連するストレージウエル２６５ に転送される。従って、全てのピクセルセルまたは前述したようにその一部は、 各個々のセル が何時読み出されるかということと関係なく、規定された積分期間の終わりまで 観察された場面を画像化するのに使用できる。このことは「スナップショット」 画像を貯蔵することを許容する。 ストレージウエル２６５は、転送された電荷を累積する安定した構造を与える 。しかしながら本発明の重要な部分は、シャッタされた情報を、相互関連のある ダブルサンプリングをも許容するようなやり方で累積する能力である。 ダブルサンプリングの異なる技法が、この業界ではよく知られている。しかし ながら本発明の発明者は、可能な最高の正確さを望んでいる。このことはただ１ つの電子の範囲にある誤差を伴って入ってくる光束の量を決定することを要する 。発明者等は、量子的不完全さ及び変動のために、サイクルの初めの各時点でリ セットレベルが実際にモニターされない限り、リセットレベルについての確実さ を得ることは可能でないことを認識している。いくつかの従来のシステムは、１ つのサイクルの終わりにその次のサイクルの終わりの全値で生じるリセットの相 関関係を算定した。これは、平均では、近似性のよい値を与える。しかしながら 、あるサイクルの初め及び終わりに存在するその通りの値を正確に知ることはで きないので、このシステムは本発明よりも正確さが少なくなる。この実施例は、 フローイングディフュージョンを、それに電荷を導入する前にモニタすることを 許容する。このようにして、本発明のシステムは、以前に利用可能であったより もっと正確な検出を可能にする。その上に、また累積されて転送された電荷は、 好ましいことにノイズ及び漏れから本質的に絶縁されて、そのセルの読出しのと きまでストレージウエル２６５内に残っている。この電荷はフローティングディ フュージョン４０に転送される。上述した技法は、電荷がある期間 累積されても生成された信号のグレードの低下は最小であり、改善された検出値 を保障する。 この同時的集積ピクセルセル構造は、スナップショットを貯蔵する能力をセル のフィルファクタと交換する。中間トランスファゲート２５５及びストレージゲ ート２６０は基板上に余地を取り上げて光学的放射から遮蔽される。従って、能 動的に感光性のあるセルの寸法は減少される。このことは、どのような特定のセ ル寸法でも、セルの解像度を低くする効果を有する。 ある量の汚れは、図６Ａに示す技法を用いて改善できる。図６Ａは、感光性の 部分６１０及び非感光性の部分を含む１つの特定のピクセルを示す。好ましい実 施例で述べたように、非感光性の部分６１２は封鎖層２７０により覆われている 。プレーナライゼーション層６１４、好ましくはそれを通る光学的放射に影響を 与えない不透明な層、が感光性の部分６１０を覆っている。これが平面６１６を 形成する。 前述した実施例におけるように、光学的封鎖層及びプレーナライゼーション層 を含むプレーナ化された層を覆うカラーフィルタ６１８が、オプション的に形成 されてもよい。図６Ａは全ピクセルを覆って形成されたカラーフィルタを示して いるが、ピクセルの一部は封鎖されているのでカラーフィルタがピクセル全体を 覆う必要はないことは理解されるべきである。 構造全体がレンズ６２０により覆われており、このレンズは非感光性の領域６ １２の上側から入ってくる光を感光性の領域６１０に向けて屈折するために形成 されている。このレンズはこれがなければ遮蔽された領域上に落ちる光の一部を 取り戻して、解像度を増大させるように屈折する。 能動ピクセルセンサアレイの他の実施例は、図７に示す代わりの電子的シャッ タを用いた積分期間の長さの制御を許容する。シャッタゲート３０２及びシャッ タドレインディフュージョン３０４はホトゲート３０に対し電荷をホトゲートか ら抜き取るように配置されている。図７では別個の要素として示されているが、 実施に際してはシャッタドレインディフュージョン３０４は、同じピクセルまた はアレイ内の隣接したピクセルのための前述したＶ＋ドレイン５０としても作動 するようにしてもよい。何れの場合にも、シャッタドレインディフュージョン３ ０４は、ドレインディフュージョン３０４の下側に３００として示されたポテン シャルウエルを形成する他のゲートのポテンシャルを越える正電圧に保持される 。 シャッタゲート３０２及びシャッタドレインディフュージョン３０４は、選択 的に、関連するピクセル内の電荷の累積を阻止するか、または所望のときにホト ゲート３０の下に光学的に生成された電荷の累積を許容するように、協力して作 用する。電荷の累積は、シャッタゲート３０２をホトゲート３０のバイアスを越 える正電圧にバイアスすることにより阻止される。これがポテンシャルバリヤ３ ０６を形成する。同時に、トランスファゲート３５のバイアスは、ポテンシャル バリヤ３０８を形成するホトゲート電極３０のそれよりも少なくされる。これが ホトゲート電極３０からウエル３０６を経てシャッタドレインディフュージョン ３０４の下側のポテンシャルウエルに達する、表面ポテンシャルの下向きの階段 を形成する。この下向きの階段は、ホトゲートポテンシャルウエル８０内に生成 された如何なる電荷もシャッタゲート３０２を通ってポテンシャルウェル３００ へそしてシャッタドレインディフュージョン３０４へ放出することを許容する。 このようなやり方で、光学的に生成された 電荷は累積することが許されないので、電子的シャッタは効果的に「閉じられ」 る。 ホトゲートポテンシャルウエル８０に電荷の累積を開始するために、シャッタ ゲートバイアスはホトゲート３０よりも低いがトランスファゲート３５よりも少 し高い電圧に変更される。これはポテンシャルバリヤ３１０を形成する。発明者 には、シャッタゲートバイアスをトランスファゲート３５のそれよりも少し高く することが好ましい。非常に強い光学的信号の場合には、電荷がシャッタゲート ポテンシャル３１０を越えてシャッタドレインディフュージョン３０４に流れ始 めるまでには、ホトゲートポテンシャルウエル８０は一杯になる。従って、電荷 はトランスファゲートポテンシャル３０８を越えてフローティングディフュージ ョンノード４０に漏れることはなく、そこで先に述べた読出しプロセスを混乱さ せることもない。この特殊な手段は、ピクセルセルに横方向のブルーミングを防 止する制御を許容しまた電子的シャッタ構造に付加的利点を与える。 ある選択された積分期間の終わりに、ホトゲート３０の下に累積された電荷は 、シャッタゲートバイアスをポテンシャルバリヤ３１２を形成するトランスファ ゲート３５のバイアス電圧未満の電圧まで下げ、次いでホトゲートバイアスをパ ルスによりポテンシャルバリヤ３１４を形成する同様な低い電圧にすることによ り、フローティングディフュージョンノード４０（またはストレージウエル）に シフトされる。このことは、選択された積分期間期間内に累積された電荷が、ト ランスファゲートポテンシャル３０８を越えてフローティングディフュージョン ノード４０に流れることを引き起こす。電荷の転送の後に、電子的シャッタは再 び閉じられ、またはシャッタゲート及びホトゲートのバイアスを前述のように調 整することに より新しい積分サイクルが始められる。 ディフュージョンノード４０、ホトゲート３０の側縁からトランスファゲート ３５まで、フローティングディフュージョンノード４０、リセットゲート４５、 及びＶ＋ドレイン５０、のピクセルセルの部分は、光学的放射を封鎖して下側に ある基板内で光学的に生成される減少させるために、金属製などの不透明な層３ １６で覆うことが好ましい。 電子的シャッタの好ましい実行例では、シャッタゲート３０２は、「閉」モー ドでは、Ｖ＋ドレインポテンシャル（すなわち約５ボルト）でバイアスされ、ホ トゲート３０は約４ボルトにバイアスされ、またトランスファゲート３５は約１ ．２ボルトにバイアスされる。積分モードを始める（すなわちシャッタを「開く 」）には、シャッタゲートポテンシャルは約１．５ボルトに変更され、一方他の ゲートポテンシャルは同じままにされる。累積された電荷は、シャッタゲート３ ０２を０ボルトにせっとすることにより、フローティングディフュージョンノー ド４０に転送され、ホトゲート３０はパルスによりこの同じポテンシャルにされ る。 電子的シャッタは、全部または一部のセルについて、所望の積分時間をセット することを可能にする。１つのセルについての積分時間は、電子的シャッタを所 定の期間だけ単純に「開く」ことによりセットされる。 図７のピクセルセルはオーバラッピングゲート３１８を使用している。ホトゲ ート３０はシャッタゲート３０２及びピクセルセル基板の表面を覆うトランスフ ァゲート３５をオーバラップする。このオーバラップするゲート構造は、先に論 じた電荷転送効率を向上させる。この向上は、さもなければ隣接したゲートの間 に存在したで あろう基材の領域を減少させることからの結果である。この領域はゲートポテン シャルの一つの影響のもとにおかれる。従って電荷転送が促進される。しかしな がらそこには取り引きがある。ＣＭＯＳデバイスにおけるオーバラッピングゲー ト３１８の形成は、二重のポリプロセスを要する。ただ１つのポリの層を用いる 高度の製造プロセスが使用できる。従って、間に挟まれるギャップを有する間を おかれたゲートが、これらの単一ポリ層ＣＭＯＳの実行例では必要である。この ような構造では、フローティングディフュージョン３２０は、図８に示すように 、ホトゲート３０、シャッタゲート３０２及びトランスファゲート３５の間のギ ャップ３２２下側の基板に生成される。 ここに述べた如何なるオーバラップも、単一のポリ層からのオーバラップのな いポリを備えたフローティングディフュージョンで置き換えられる。 以上には少数の実施例が詳細に述べられているだけであるが、この技術に通常 の熟練を備えている者ならば、好ましい実施例おける多くの改変がその技法から 離れることなしに可能であることが確実に理解できるであろう。 全てのそのような改変は、下記の請求の範囲内に含まれる。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ， ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，Ｇ Ｅ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ， ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，Ｐ Ｔ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ

Claims (1)

1. 【特許請求の範囲】 １．次の各構成よりなる光学的デバイス： ホトゲート及びこのホトゲートにより制御される光学的貯蔵領域よりなる光収 集領域、前記光学的貯蔵領域は前記ホトゲートの制御のもとに光学的電荷を累積 するように作用すること、 前記光収集領域から物理的に分離された補足的電荷累積領域、 前記光収集領域と前記電荷累積領域の間に結合された電荷転送機構、この電荷 転送機構は前記光収集領域内の電荷を前記補足的電荷貯蔵収集領域に転送するよ う選択的に作動する操作デバイスよりなること、及び 前記補足的電荷貯蔵領域から電荷を受け取るよう接続された出力ノード、この 出力ノードは電荷を前記光収集領域から同出力ノードに転送する制御要素を含ん でいること、前記出力ノードは接続されていないときは電気的に浮遊されている こと。 ２．前記光収集領域は第１の領域を有し、前記補足的電荷貯蔵領域は前記第１の 領域より小さい第２の領域を有している請求項１の装置。 ３．前記光収集領域は第１の領域を有し、前記補足的電荷貯蔵領域は前記第１の 領域と実質的に同じ第２の領域を有している請求項１の装置。 ４．電荷がホトゲートに累積されるのを許容するするように最初は電荷転送機構 のポテンシャルより低いポテンシャルをホトゲートに 与える制御要素を更に備えてなる請求項１の装置。 ５．前記出力ノードが、フローティングノード、このフローティングノードの電 圧を電荷がそれに転送される前にサンプルするように作用する第１の要素、及び フローティングノードの電圧を電荷がそれに転送された後にサンプルする第２の 要素よりなる請求項１の装置。 ６．補足的電荷貯蔵領域の少なくとも一部を光学的に覆う光学的遮蔽を更に備え てなる請求項１の装置。 ７．光学的遮蔽上に重なり光学的遮蔽の領域上に当たる光の少なくとも一部を光 収集領域に屈折するマイクロレンズを更に備えてなる請求項６の装置。 ８．次の各構成よりなる光学的ピクセルセルデバイス： 基板、この基板は、同基板に隣接して配置され、前記基板を光学的に封鎖され た領域と光学的に封鎖されていない領域に分割する光学的封鎖層を有しているこ と、 前記光学的に封鎖されていない領域に配置された電荷累積デバイス、及び 前記光学的に封鎖された領域に配置された電荷貯蔵デバイス。 ９．前記電荷累積デバイスは制御ゲートを含み、また電荷累積デバイス上のゲー トを前記電荷累積デバイスが光を収集するのを許容して前記光が前記封鎖された 領域に移動するのを阻止する第１のレベ ルに、次いで光が前記封鎖された領域に移動するのを許容する第２のレベルにバ イアスする制御デバイスを更に備えてなる請求項８の装置。 １０．フローティングディフュージョン、及び電荷を前記電荷貯蔵デバイスから 前記フローティングディフュージョンに転送するように接続されたトランスファ ゲートを更に備えてなる請求項８の装置。 １１．電荷シンク、及び前記電荷累積デバイス内の電荷を前記電荷シンクに転送 する要素を更に備え、前記転送要素はブルーミングを阻止するためにトランスフ ァゲートのオフポテンシャル未満のポテンシャルにセットされている請求項１０ の装置。 １２．前記光学的に封鎖された層の少なくとも一部の上に重なる層として形成さ れ、前記光学的に封鎖された層からの光を前記光学的に封鎖されていない層に屈 折させるレンズ要素層を更に備えてなる請求項８の装置。 １３．次の各構成よりなる能動ピクセルセンサシステム： 光収集ポテンシャルウエル及びホトゲートを含む光収集領域を備えた基板、前 記ホトゲートはそれに与えられる電圧の状態に依存して前記光収集ポテンシャル ウエルが電荷を受け取るか否かを選択すること、 前記光収集領域電荷の累積を阻止するシャッタ要素、 フローティング感知要素、及びこのフローティング感知要素に電荷を選択的に 与えるゲート、 前記ゲート及び前記シャッタ要素を、前記フローティング感知要素上の電荷が 第１の積分期間の初めにサンプルされ、前記フローティング感知要素上の電荷が 同じ第１の積分期間の終わりにサンプルされ、また前記シャッタが前記第１の期 間の始め及び終りの少なくとも１つのときに電荷の前記累積を阻止するために開 かれるように制御する制御システム、及び 前記始めと終りのサンプルに関連を持たせて相関関係のある測定値を形成する 回路。 １４．ストレージウエルとストレージ転送要素を更に備えてなり、前記ストレー ジウエルには前記ホトゲートウエルから前記ストレージウエルに電荷を転送する ために積分期間の終わりに電圧が与えられ、また前記第１の積分期間の初めにな される前記初めのサンプルの後までは前記ストレージウエルから前記フローティ ング要素に電荷が転送されない請求項１３のセンサ。 １５．少なくとも前記ストレージウエルを覆う光学的封鎖要素を更に備えてなる 請求項１４のセンサ。 １６．次の構成よりなるシャッタ作用及び相関付けされたダブルサンプリングを 備えた能動ピクセルセンサ： ホトゲートウエル、このホトゲートウエルは同ホトゲートウエル内への電荷の 適用を制御する制御するホトゲート、所定のポテンシャルにバイアスされたとき に前記ホトゲートから電荷を選択的に取り除く電荷シャッタ、フローティングサ ンプリングポイント、前記ホトゲートウエルから前記フローティングサンプリン グポイントに 電荷を転送するトランスファゲート、及び前記電荷の転送を制御する制御回路よ りなり、この制御回路はまた、前記フローティングサンプリングポイントに電荷 を転送するのに先立ちサイクルの初めに前記フローティングサンプリングポイン トをサンプルする第１のサンプリング要素と、電荷累積サイクルの間に累積され た電荷を転送するのに続いてサイクルの終わりに前記フローティングサンプリン グポイントをサンプルする第２のサンプリング要素を含むこと。 １７．ストレージゲートを含むストレージウエルと、前記ストレージウエルを前 記ホトゲートウエル接続する第２のトランスファゲートと、前記ストレージウエ ルに接続された出力トランスファゲートを更に含み、前記制御回路は前記シャッ タを電荷収集の間はオンにしてそれからオフにするように制御し、続いて前記第 ２のトランスファゲートを前記ホトゲートウエルから電荷が貯蔵される前記電荷 ストレージウエルに電荷を転送するよう制御し、続いて前記サンプリングの後で サイクルの初めに、前記ストレージウエルから前記フローティングゲートに前記 電荷を転送する請求項１６の能動ピクセルセンサ。 １８．前記ストレージウエルを覆う光学的光遮蔽層を更に備えた請求項１７の能 動ピクセルセンサ。 １９．前記シャッタは電荷シンク及び前記ホトゲートウエルと前記電荷シンクの 間に結合された電荷シンク転送ゲートよりなり、前記トランスファゲートは電荷 が前記ホトゲートウエル内に累積するのを許容するために第１のポテンシャルレ ベルにセットされ、また電 荷が前記ホトゲートウエル内に累積されるのを阻止するために第２のレベルにセ ットされ、ここにおいて前記シンクトランスファゲートのポテンシャルのレベル がブルーミングを防止する制御を与える出力を許容するのに必要なレベルよりも 低いレベルにセットされている請求項１６の能動ピクセルセンサ。 ２０．次の構成よりなる能動ピクセルセンサアレイ： 複数のチップ領域を有する基板、前記各チップ領域はピクセルを規定し、前記 各チップ領域はピクセルのための収集領域を規定するホトゲートを含み、前記収 集領域は入ってくる光学的放射に露出される光学的にむき出された面を有してお り、また各ピクセル領域は入ってくる光学的放射を遮蔽する光学的遮蔽を有する 光学的に遮蔽された領域を含み、前記光学的に遮蔽された領域は電荷処理作用を 実行する回路装置を含んでいること。 ２１．前記光学的に遮蔽された領域は、電荷サイクルの間に累積された電荷を貯 蔵するストレージウエル、前記光学的ストレージウエルに累積された電荷を転送 するトランスファゲート、第２の光転送機構、及び前記第２の光転送機構から電 荷を受け入れるように作用するフローティング要素を含んでいる請求項２０のア レイ。 ２２．光学的シンク、及びこの光学的シンクに電荷を選択的に転送するシンク転 送ゲートを更に備えてなり、 前記トランスファゲートは前記第２の光転送機構のバイアス未満のレベルにバ イアスされている 請求項２１のアレイ。 ２３．フローティングノード及び電荷の累積の前に前記フローティングノードの ポテンシャルをサンプルし、また電荷の前記累積の後に再び行うサンプリング回 路装置を更に備えてなる請求項２２のアレイ。 ２４．次の各構成よりなる能動ピクセルセンサの作動方法： 電荷が累積される積分期間の始まりと同積分期間の終わりを規定すること、 積分期間の開始時に始まって多重ホトコレクタ内に電荷を累積して、入ってく る電荷を能動ピクセルセンサの内の多重要素のホトゲートウエル内に貯蔵するこ と、 積分期間の終わりに、累積された電荷を前記各ホトコレクタから関連するスト レージセルに転送すること、 第１のフローティングノードの値をサンプルすること、 前記第１のフローティングノードが最初にサンプルされたときに続く時間にス トレージウエルから前記フローティングノードに電荷を転送すること、及び 電荷の転送の後に、前記フローティングノードの値を再びサンプルしてフロー ティングノードに累積された量を示す相関関係のある値を得ること。 ２５．積分期間の間にブルーミングを防止する制御を更に与えてなる請求項，２ ４の方法。 ２６．前記ブルーミングを防止する制御は、シンクに接続された第 １のゲートを前記第１のレベル未満のレベルにバイアスすることからなる請求項 ２５の方法。 ２７．ホトゲートウェル及び前記ホトゲートウェルに重なるホトゲート要素を有 するホトゲートと、 前記ホトゲートから離れて設けられた電荷貯蔵要素と、 前記ホトゲートと前記電荷貯蔵要素との間に接続され、前記ホトゲートウェル に電荷が累積しないように閉状態にバイアスされたり、前記ホトゲートウェルに 電荷が累積し得るように開状態にバイアスされたりし、開状態ではブルーミング の起こらないレベルまで開となるシャッタゲートと を備えてなる電子的シャッタを有する能動ピクセルセンサシステム。 ２８．前記請求項２７に記載のシステムであって、 さらに、出力ゲートを備えてなり、 前記出力ゲートは、電荷が累積している間は閉状態にバイアスされ、前記シャ ッタゲートは、前記出力ゲートのバイアスよりも低い電位にバイアスされ、過剰 な電荷が前記出力ゲートへではなく前記シャッタゲートの中へこぼれ込むことに より、ブルーミングを防止する ことを特徴とするシステム。 ２９．前記請求項２７に記載のシステムにおいて、 前記ブルーミング防止は、電荷シンク及び電荷転送要素で形成され、前記電荷 転送要素は、余分な電荷を前記電荷シンクの中へこぼれ込ませるレベルにバイア スする ことを特徴とするシステム。 ３０．前記請求項２９に記載のシステムにおいて、 前記シャッタは、前記ホトゲートに第１の電位を与るとともに、前記ホトゲー トに接続されたシャッタゲートにそれより低い第２の電位を与えることにより、 前記ホトゲートに累積される全粒子が前記電荷シンクの中へこぼれ込む ことを特徴とするシステム。 ３１．前記請求項３０に記載のシステムにおいて、 前記シャッタのバイアスを前記電位ウェルの電位よりも高い電位まで上げるこ とにより、電荷が前記ホトゲートに累積される ことを特徴とするシステム。 ３２．前記請求項３０に記載のシステムであって、 さらに、少なくとも前記シャッタゲートを覆う光ブロック要素を備えてなり、 前記３番目の電位は、前記電位ウェルよりも高いが前記転送ゲート程は高くな いことにより、集められ得る電荷の量を制限しかつ電荷がフローティングディフ ュージョンノードの中へ漏れ込まないようにするブルーミング防止制御を果たさ せる電位である ことを特徴とするシステム。 ３３．ホトゲートウェルの中に電荷が累積するようにホトゲートウェルを第１の 電位レベルまでバイアスすることと、 前記ホトゲートウェルに接続された出力ゲートを前記第１の電位 レベルよりも高い第２の電位レベルまでバイアスして、電荷が累積している間前 記出力ゲートを介して前記ホトゲートウェルから電荷が流れ出さないようにする ことと、 前記ホトゲート内の所望の電荷累積量を決めることと、 前記ホトゲートウェルの前記レベルよりも前記所望の電荷累積量に関連した量 だけ高いが、前記出力ゲートのバイアスのレベルよりも低い第３の電位レベルま で電荷シンクをバイアスして、前記所望の量を超えた電荷の累積が前記出力ゲー トを通ってこぼれないなくすること により、電荷を累積させる過程 を含んでなる能動ピクセルセンサを動作させる方法。 ３４．前記請求項３３に記載の方法であって、 さらに、前記第３の電位レベルを前記ホトゲートウェル内の前記第１の電位よ りも低い値まで下げることによりシャッタ動作を行わせ、もって前記ホトウェル 内の電荷を前記電荷シンクの中へこぼれ込ませる過程 を含んでなる方法。 ３５．近接して位置する光ブロック層を有し、光のブロックされた領域と光のブ ロックされない領域に分割された基板と、 前記光のブロックされない領域に位置し、電荷累積制御ゲートを有する電荷累 積デバイスと、 前記光のブロックされた領域に位置し、電荷貯蔵制御ゲートを有する電荷貯蔵 デバイスと、 シャッタ作用制御ゲートを有し、電荷累積デバイスのシャッタ作 用を制御するシャッタデバイスとを備えてなり、 前記基板の一表面上方で前記 ゲートの少なくとも一つが前記ゲートの他のものに重なっていることを特徴とす る 光学的ピクセルセルデバイス。 ３６．前記請求項３５に記載の装置において、 前記ゲートは、ダブルポリシステム（double poly system）により形成されて いる ことを特徴とする装置。 ３７．モノリシックの半導体集積回路基板と、 ピクセルセルの焦点面アレイとを備えてなり、 前記ピクセルセルのそれぞれは、 前記基板の上に重なり、光で発生させられた電荷を下に横たわる基板部分内に 累積させることができるホトゲートと、 読み出し回路と、 前記ホトゲートに隣接して前記基板上に形成され、前記読み出し回路に接続さ れた検出ノード及び前記下に横たわる基板部分から前記検出ノードへ電荷を転送 することのできる少なくとも一つの電荷結合デバイスステージを有する電荷結合 デバイスセクションと、 前記ホトゲートに隣接して前記基板上に形成され、前記下に横たわる基板部分 から電荷を流出させることのできる電子的シャッタとを含んでなることを特徴と する 撮像デバイス。 ３８．前記請求項３７に記載の撮像デバイスにおいて、 前記電荷結合デバイスセクションの前記検出ノードは、フローティングノード を有し、 前記電荷結合デバイスステージは、前記フローティングノードと前記ホトゲー トとの間に転送ゲートを有する ことを特徴とするもの。 ３９．前記請求項３７に記載の撮像デバイスにおいて、 前記ピクセルセルのそれぞれは、さらに ドレインバイアス電圧に接続されたドレインディフュージョンと、 前記検出ノードと前記ドレインディフュージョンとの間にリセットゲートとを 有している ことを特徴とするもの。 ４０．前記請求項３９に記載の撮像デバイスにおいて、 前記電子的シャッタは、 前記ドレインデイフュージョンと、 前記ホトゲートと前記ドレインディフュージョンとの間にシャッタゲートとを 有している ことを特徴とするもの。 ４１．前記請求項３７に記載の撮像デバイスにおいて、 前記電子的シャッタは、 シャッタドレインバイアス電圧に接続されたシャッタドレインデイフュージョ ンと、 前記ホトゲートと前記シャッタドレインディフュージョンとの間にシャッタゲ ートとを有している ことを特徴とするもの。 ４２．前記請求項４１に記載の撮像デバイスにおいて、 前記ピクセルセルのそれぞれは、さらに ドレインバイアス電圧に接続されたドレインデイフュージョンと、 前記フローティングノードと前記ドレインディフュージョンとの間にリセット ゲートとを有しており、 前記シャッタドレインディフュージョンは、隣接するピクセルセルのドレイン デイフュージョンである ことを特徴とするもの。 ４３．前記請求項３８に記載の撮像デバイスにおいて、 前記ホトゲートは、ホトゲートバイアス電圧に接続されており、 前記転送ゲートは、転送ゲートバイアス電圧に接続されており、 前記電子的シャッタは、 シャッタドレインバイアス電圧に接続されたシャッタドレインディフュージ ョンと、 前記ホトゲートと前記シャッタドレインディフュージョンとの間にシャッタ ゲートとを有し、 シャッタが閉じているモードでは、シャッタドレインバイアス電圧がホトゲー トバイアス電圧よりも大きく、ホトゲートバイアス電圧は転送ゲートバイアス電 圧よりも大きく、電子的シャッタは前記下に横たわる基板部分から電荷を流出さ せる ことを特徴とするもの。 ４４．前記請求項４３に記載の撮像デバイスにおいて、 積分モードでは、ホトゲートバイアス電圧がシャッタドレインバイアス電圧よ りも大きく、電荷が前記下に横たわる基板部分内に累積する ことを特徴とするもの。 ４５．前記請求項４４に記載の撮像デバイスにおいて、 積分モードでは、シャッタドレインバイアス電圧が転送ゲートバイアス電圧よ りも大きく、それによりブルーミング防止制御を果たす ことを特徴とするもの。 ４６．前記請求項４４に記載の撮像デバイスにおいて、 電荷転送モードでは、シャッタドレインバイアス電圧が転送ゲートバイアス電 圧よりも小さく、ホトゲートバイアス電圧が転送ゲートバイアス電圧よりも小さ い電圧にパルス化され、電荷が前記下に横たわる基板部分から前記検出ノードへ 転送される ことを特徴とするもの。 ４７．前記請求項３７に記載の撮像デバイスにおいて、 ホトゲートと電荷結合デバイスセクションとの間に第１のギャップが存在し、 ホトゲートと電子的シャッタとの間に第２のギャップが存在し、 前記ホトゲートは、前記第１のギャップの上に重なる第１の重なりセクション 及び前記第２のギャップの上に重なる第２の重なりセクションを有する ことを特徴とするもの。 ４８．前記請求項３７に記載の撮像デバイスにおいて、 ホトゲートと電荷結合デバイスセクションとの間に第１のギャップが存在し、 ホトゲートと電子的シャッタとの間に第２のギャップが存在し、 撮像デバイスは、さらに 第１のギャップの下に横たわる第１のフローティングディフュージョンと、 第２のギャップの下に横たわる第２のフローティングディフュージョンとを備 えてなる ことを特徴とするもの。 ４９．基板と、 前記基板内にあって、加えられるバイアスに従ってそこでの電荷の累積を制御 する制御要素を含んでいる電荷収集領域と、 前記電荷収集領域から分離している電荷シンク領域と、 前記電荷収集領域と前記電荷シンク領域との間に接続されていて、前記制御要 素に加えられたバイアスの電位よりも低い電位レベルまでバイアスされたとき電 荷を転送する第１の転送要素とを備えてなり、 前記第１の転送要素は、第１のレベルにバイアスされたとき前記電荷収集領域 から電荷を移し出し、第２のレベルにバイアスされたとき前記電荷収集領域内に 電荷が集まるようにし、 前記第２のレベルは、前記電荷収集領域内に全ての電荷が集まるようにするで あろう最大レベルよりも低いレベルであって、それによりブルーミングを防止す ることを特徴とする ブルーミング防止型能動ピクセルデバイス。 ５０．前記請求項４９に記載のデバイスであって、 さらに、フローティング要素と、 電荷検出デバイスと、 前記光収集領域と前記フローティング要素との間に接続された第２の転送要素 とを備えてなり、 前記第２の転送要素は、前記電荷収集領域内の電荷が前記フローティング要素 へ転送されないようにブロックする第１のレベルと前記電荷収集領域内の電荷が 前記フローティング要素へ転送されるようにする第２のレベルの間を選択的にバ イアスされ、 前記第２の転送要素に加えられたバイアスのレベルは、電荷が累積されつつあ る間は前記転送要素に加えられたバイアスのレベルよりも高い電位であり、もっ て過剰な電荷が前記フローティング要素の中へこぼれ込まないようにすることを 特徴とするもの。 ５１．前記請求項５０に記載のデバイスであって、 さらに、前記電荷収集領域と前記フローティング領域との間に接続された電荷 貯蔵領域を備えてなるもの。 ５２．前記請求項５１に記載のデバイスであって、 さらに、前記光のブロックされた層の少なくとも一部の上に重なった層として 形成されていて、前記光のブロックされた層から前記光のブロックされない層へ 光を屈折させるレンズ要素層を備えてなるもの。 ５３．その領域における光を表す情報を収集する光収集領域と、 前記光領域から前記情報を移し出すシャッタ部分と、 前記収集領域から電荷を受け取り、そこに電荷が転送される前と後にサンプリ ングされるフローティングノードと を備えてなるシャッタ付きの能動ピクセルデバイス。 ５４．隣接して位置する光ブロック層を有する基板を形成し、前記基板を光のブ ロックされた領域と光のブロックされない領域に分割する過程と、 前記光のブロックされない領域に電荷を累積する過程と、 前記光のブロックされた領域に電荷を貯蔵し処理する過程と含んでなる光学的 ピクセルセルデバイスを動作させる方法。 ５５．その間に電荷が累積されるべき積分期間の始めと終わりを規定する過程と 、 積分期間の始めにおいて、入ってくる電荷を能動ピクセルセンサ内の複合要素 のホトゲートウェルの中へ貯蔵し始める複合ホトコレクタ内に電荷を累積させる 過程と、 積分期間の終わりにおいて、累積した電荷を前記ホトコレクタのそれぞれから 連係する貯蔵ウェルへ転送する過程と、 第１の時点において、第１の貯蔵ウェルに連係する第１のフローティングノー ドの値をサンプリングする過程と、 前記第１の時点に後続する第２の時点において、第２の貯蔵ウェルに連係する 第２のフローティングノードの値をサンプリングする過程と、 前記第１及び第２のフローティングノードから得られた前記値を 互いに使用する過程であって、前記両方の値は互いに相関関係にありそして異な る時点でサンプリングされたにも拘わらずにじみがない過程と を含んでなる能動ピクセルセンサを動作させる方法。 ５６．前記請求項５５に記載の方法であって、 さらに、積分期間の間にブルーミング防止制御を行う過程を含んでなる方法。 ５７．前記請求項５５に記載の方法において、 前記ブルーミング防止制御は、シンクに接続されている第１のゲートを前記第 １のレベルよりも低いレベルにバイアスする過程を含んでいることを特徴とする 方法。