-
Ursprung der Erfindung
-
Die
hier beschriebene Erfindung wurde bei der Ausführung einer Arbeit unter einem
NASA-Vertrag getätigt
und unterliegt den Bestimmungen öffentlichen
Rechts 96-517 (35 USC 202), wobei sich der Vertragspartner für die Beibehaltung
des Rechtsanspruchs entschieden hat.
-
Verwandte Anmeldungen
-
Diese
Anmeldung bezieht sich auf eine teilweise Fortsetzung (continuation-in-part)
der
US-Patentanmeldung, Seriennummer
08/558521 , (
US-A 6101232 ),
die eine Fortsetzung von 08/188032, eingereicht am 28.Januar 1994
ist, (
US-A 5471515 ),
mit dem Titel "ACTIVE
PIXEL SENSOR WITH INTRA-PIXEL CHARGE TRANSFER" von Eric R. Vossum et.al., die dem
Inhaber der vorliegenden Erfindung (
US-A-5471515 ) zugeteilt ist. Diese Anmeldung
beansprucht auch Priorität
aus der Provisional-Anmeldungsnummer 60/010305, eingereicht am 22.Januar 1996,
und aus der Provisional-Anmeldungsnummer 60/013700, eingereicht
am 20.März
1996.
-
Gebiet der Erfindung
-
Die
Erfindung bezieht sich auf Halbleiter-Abbildungsvorrichtungen. Insbesondere
bezieht sich die vorliegende Erfindung auf eine Silizium-Abbildungsvorrichtung,
die unter Anwendung eines CMOS-kompatiblen Prozesses sowie spezifischer verbesserter
Techniken, die von einem solchen System verwendet werden, hergestellt
werden kann.
-
Hintergrund und Abriss
-
Viele
Halbleiter können
zum Empfang eines ein Bild anzeigenden Signals verwendet werden.
Ladungsgekoppelte Vorrichtungen (CCDs = Charge Coupled Devices),
Photodioden-Arrays,
Ladungsinjektionsvorrichtungen und hybride Brennebenen-Arrays (hybrid
focal plane arrays) sind einige der gebräuchlicheren Vorrichtungen.
CCDs werden oft verwendet, da sie eine ausgereifte Technologie darstellen,
zu großen
Formaten und zu sehr kleiner Pixelgröße fähig sind, und Ladungs-Domäne-Verarbeitungstechniken
mit verringertem Rauschen, wie das sog. Binning sowie zeitverzögerte Integrierung
(time delay integration) ermöglichen.
-
CCD-Abbildungseinrichtungen
weisen aber eine Anzahl von Nachteilen auf. Beispielsweise nimmt
die Signaltreue eines CCD ab, wenn die Ladungsübertragungseffizienz auf die
Leistung der Anzahl von Stufen angehoben wird. Da CCDs viele Stufen
verwenden, muss die CCD-Herstellungstechnik für eine sehr effiziente Ladungsübertragungsleistung optimiert
werden. CCDs sind auch anfällig
für Strahlungsschäden, erfordern
eine gute Lichtabschirmung, um ein Verschmieren zu vermeiden, und
haben für
große
Arrays eine hohe Energiestreuung bzw. -ableitung.
-
Der
spezielle CCD-Halbleiter-Herstellungsprozess ist dazu vorgesehen,
die Ladungsübertragungseffizienz
des CCD zu maximieren. Dieser spezielle CCD-Prozess war jedoch mit
der komplementären
Metalloxid-Halbleiter-("CMOS"-) Verarbeitung, die
herkömmlicherweise
verwendet wurde, inkompatibel. Die Bildsignal-Verarbeitungselektronik,
die für die
Abbildungseinrichtung erforderlich ist, ist oft in CMOS ausgeführt. Demgemäß war es
schwierig, wegen der Inkompatibilität der Verarbeitungstechniken eine
ON-Chip-Verarbeitungselektronik
in eine CCD-Abbildungseinrichtung zu integrieren. Wegen dieses Problems
ist die Signalverarbeitungselektronik oft Off-Chip ausgeführt worden.
-
Typischerweise
wird jede Spalte von CCD-Pixeln auf eine entsprechende Zelle eines
seriellen Ausgaberegisters übertragen,
dessen Ausgabe von einem einzelnen On-Chip-Verstärker verstärkt wird (z.B. einem sog. Source
Follower Transistor), bevor sie in der Off-Chip-Signalverarbeitungselektronik
verarbeitet wird. Diese Architektur begrenzt die Auslese-Framerate,
die der On-Chip-Verstärker
bewältigen
kann, proportional zu der Anzahl von Ladungspaketen dividiert durch
die Anzahl von Pixeln in der Abbildungseinrichtung.
-
Die
anderen Typen von Abbildungsvorrichtungen sind ebenfalls problembehaftet.
Photodioden-Arrays zeigen ein starkes KTC-Rauschen. Das KTC-Rauschen
macht es unpraktisch, eine Diode oder einen Kapazitätsknoten
zu Beginn jeder Integrationsperiode auf die gleiche Ausgangsspannung
zurückzustellen.
Photodioden-Arrays leiden auch unter einer Verzögerung. Ladungs-Injektions-Vorrichtungen
weisen auch ein starkes Rauschen auf. Hybride Fokalebenen-Arrays
zeigen ein geringeres Rauschen, sind aber für viele Anwendungen unerschwinglich
teuer und haben relativ kleine Arraygrößen.
-
Angesichts
der Erkennung der obigen Probleme durch den Erfinder ist es eine
Aufgabe der vorliegenden Erfindung, eine Abbildungsvorrichtung bereitzustellen,
die den geringen KPC-Rauschpegel eines CCD aufweist, ohne die damit
verbundene CMOS-Inkompatibilität
und die anderen oben beschriebenen Probleme.
-
Außerdem besteht
ein Bedarf an Abbildungsvorrichtungen, welche die Integrations-
oder Belichtungszeit des Sensors steuern. Diese Steuerung ermöglicht eine
Verringerung der Integrationszeit für die Abbildung relativ heller
Gegenstände,
um eine Sättigung
der Pixel zu vermeiden. Hingegen ist es manchmal erwünscht, die
Integrationszeit zu erhöhen,
um die Auflösung
relativ verschwommener Gegenstände
zu verbessern.
-
Eine
Steuerung der Integrationszeit ist auch von Vorteil bei Video-Abbildungsanwendungen,
bei denen es erwünscht
ist, dass diese Periode kleiner ist als der Umkehrwert der Framerate.
Falls die Integrationszeit T ist und die Framerate f ist, ist es
somit erwünscht,
dass T ≤ 1/f
ist.
-
Die
Integrationszeit ist in der Vergangenheit mit mechanischen Verschlüssen gesteuert
worden. Die mechanische Natur dieser Vorrichtungen machten jedoch
den Verschlussvorgang ungenau. Dies bewirkte, dass die Integrationszeit
erheblich variierte. Außerdem
konnten die mechanischen Blenden bzw. Verschlüsse, sobald sie konfiguriert
waren, nicht leicht angepasst werden, beispielsweise um einen anderen
Teil des Arrays auszublenden bzw. zu verschließen oder ihn adaptiv zu ändern. Ein
steuerbarer elektronischer Verschluss bei jeder Pixelzelle würde eine
effizientere, präzisere
und vielseitigere Art und Weise des Einstellens der Integrationszeit
des Arrays oder eines Teils des Arrays liefern.
-
Ferner
ist es bei einigen Anwendungen von Vorteil, dass einige oder alle
Pixel gleichzeitig für
die gleiche absolute Zeitperiode integriert werden. Diese gleichzeitige
Integrierung verhindert eine Bewegungsverzerrung ("motion skew") im Bild durch Vorsehen
einer "Stopp-Aktion" oder eines Schnappschuss-"Bildes". Die Alternative
zur gleichzeitigen Integrierung besteht darin, Ladung in nur einem
Teil der Pixel-Zellen, die zur Abbildung einer beobachteten Szene
verwendet werden, zu akkumulieren. Beispielsweise kann ein Abbildungssystem
durch Abtasten einer Reihe des Arrays auf einmal arbeiten, um ein
Gesamtbild zu erzeugen. Damit hat das resultierende Bild eine Reihe
von Linien bzw. Zeilen, von denen jede einen Teil der beobachteten
Szene zu einer anderen Zeit darstellt. Offensichtlich wird das Bild, falls
sich die Szene schnell genug verändert,
verzerrt, wie oben bemerkt wurde. Daher wäre dieses stückweise
Verfahren der Erzeugung eines Bildes für bestimmte sich schnell ändernde
Szenen ungeeignet. Durch gleichzeitiges Integrieren aller Pixel
in dem Array und Erfassen der akkumulierten Ladung kann aber ein "Schnappschuss" der Szene erhalten
werden, der die Integrationsperiode umfasst. Die erfasste akkumulierte
Ladung würde
dann ausgelesen und in einer sequentiellen Methode verarbeitet,
um das gewünschte
Bild zu erzeugen.
-
In
Anbetracht der obigen Ausführungen
ist ein Aspekt der vorliegenden Erfindung, der in den Ansprüchen dargelegt
ist, in einer Abbildungsvorrichtung verkörpert, die als monolithische
komplementäre
Metalloxid-Halbleiter-IC-Schaltung
in einem industriellen Standardverfahren für komplementäre Metalloxid-Halbleiter
ausgebildet ist bzw. wird. Die integrierte Schaltung umfasst einen
Fokalebenen-Array von
Pixelzellen, wobei jede der Zellen ein Lichtabtastelement aufweist,
z.B. ein Photogate, welches über dem
Substrat zum Akkumulieren einer durch Licht erzeugten Ladung in
einem darunter liegenden Abschnitt des Substrats liegt, und einen
ladungsgekoppelten Vorrichtungsabschnitt, der auf dem Substrat angrenzend
an das Photogate ausgebildet ist und einen Abtastknoten und mindestens
eine ladungsgekoppelte Vorrichtungsstufe zum Übertragen der Ladung von dem
darunterliegenden Abschnitt des Substrats auf den Abtastknoten aufweist.
-
In
einer bevorzugten Ausführungsform
umfasst der Abtastknoten des ladungsgekoppelten Vorrichtungsabschnitts
ein erdfreies Element – z.B.
eine Ableitung, und die ladungsgekoppelte Vorrichtungsstufe umfasst
ein Übertragungsgate,
welches zwischen der erdfreien Ableitung und dem Photogate liegt.
Diese bevorzugte Ausführungsform
kann ferner eine Vorrichtung zum periodischen Zurückstellen
eines Potentials des Abtastknotens auf ein vorbestimmtes Potential
umfassen, mit einer Drain-Ableitung, die mit einer Drain-Vorspannung
verbunden ist, und einem Rückstellgate
zwischen der erdfreien Ableitung und der Drain-Ableitung, wobei
das Rückstellgate
mit einem Rückstell-Steuersignal
verbunden ist.
-
Die
Abbildungsvorrichtung umfasst auch eine Ausleseschaltung mit mindestens
einem Ausgabetransistor. Vorzugsweise ist der Ausgabetransistor ein
Feldeffekt-Quellenfolger-Ausgabetransistor ("field effect source
follower Output transistor")
in jeder der Pixelzellen, wobei die erdfreie Ableitung mit ihrem
Gate verbunden ist. Ferner kann die Ausleseschaltung einen Feldeffekt-Ladetransistor
umfassen, der mit dem Quellenfolger-Ausgabetransistor verbunden
ist, und vorzugsweise eine korrelierte Doppel-Abtastschaltung mit einem zwischen dem
Quellenfolger-Ausgabetransistor
und dem Ladetransistor verbundenen Eingabeknoten. Der Fokalarray
von Zellen ist vorzugsweise auch mittels Reihen und Spalten aufgebaut,
und die Ausleseschaltung hat mehrere Ladetransistoren und mehrere
korrelierte Doppel-Abtastschaltungen. In diesem Fall ist jede Zelle
in jeder Spalte von Zellen mit einem einzelnen gemeinsamen Ladetransistor
und einer einzelnen, gemeinsamen korrelierten Doppel-Abtastschaltung verbunden.
Diese gemeinsamen Ladetransistoren und korrelierten doppelten Abtastschaltungen
sind an der Unterseite der jeweiligen Zellspalten angeordnet, mit
denen sie verbunden sind.
-
In
der bevorzugten Implementierung wird Ladung zuerst unter dem Photogate
einer Pixelzelle akkumuliert. Als nächstes tastet die korrelierte
Doppel-Abtastschaltung die erdfreie Ableitung ab, nachdem sie zurückgestellt
wurde. Die akkumulierte Ladung wird dann auf die erdfreie Ableitung übertragen, und
der Abtastprozess wird wiederholt, wobei das Ergebnis an einer anderen
Kapazität
gespeichert wird. Der Unterschied zwischen den zwei gespeicherten Werten
stellt die Signalausgabe dar. Gemäß einer weiteren Verfeinerung
wird diese Differenz für
festes Strukturrauschen ("pattern
noise") korrigiert,
indem von ihm eine andere Differenz abgezogen wird, die zwischen
den beiden Werten abgetastet wird, während sie temporär kurzgeschlossen
sind.
-
Die
Abbildungsvorrichtung kann auch eine das Substrat überlagernde
Mikrolinsenschicht aufweisen. Diese Mikrolinsenschicht umfasst eine
Brechungsschicht und in der Schicht ausgebildete individuelle Linsen,
die mit individuellen Zellen ausgerichtet sind. Jede der individuellen
Linsen hat eine Krümmung
zum Fokussieren von Licht zu einem lichtempfindlichen Abschnitt
der jeweiligen Zelle.
-
Außerdem kann
die Abbildungsvorrichtung ferner einen elektronischen Verschluss
umfassen, der auch im Substrat angrenzend an das Photogate ausgebildet
ist. Dieser elektronische Verschluss ist in der Lage, Ladung von
dem Abschnitt des Substrats abzuziehen, der unter dem Photogate
liegt, womit irgendeine Ansammlung hiervon verhindert wird. Wenn
demgemäß der elektronische
Verschluss "geschlossen" ist, so dass Ladung
von dem Abschnitt des Substrats unter dem Photogate abgezogen wird, ist
bzw. wird die Pixelzelle im wesentlichen deaktiviert. Wenn der elektronische
Verschluss in einem "offenen" Modus ist, wird
Ladung unter dem Photogate akkumuliert und die Zelle arbeitet nach
obiger Beschreibung.
-
Der
elektronische Verschluss wird vorzugsweise in den "offenen" Modus versetzt,
so dass immer dann, wenn sich Ladung unter dem Photogate bis auf
ein vorbestimmtes Maximalniveau ansammelt, irgendein Überschuss
in eine spezielle Senke in dem elektronischen Verschluss abgezogen
wird statt in die erdfreie Ableitung abgezogen zu werden. Auf diese
Weise bietet der elektronische Verschluss einen Weg zur Steuerung
der Integrationsperiode der Zelle sowie ein laterales Anti-Blooming.
-
Außer den
soeben beschriebenen Vorteilen gehen andere Aufgabe und Vorteile
der vorliegenden Erfindung aus der nachstehenden detaillierten Beschreibung
im Zusammenhang mit den begleitenden Figuren der Zeichnung hervor.
-
Es
gibt im Stand der Technik viele Beispiele von Halbleiter-Abbildungsvorrichtungen,
welche Ladeübertragungs-Auslesemethoden anwenden.
-
Ein
solches Beispiel ist in
US 5471515 beschrieben,
in der eine Abbildungsvorrichtung als monolithische integrierte
CMOS-Schaltung ausgebildet ist. Die integrierte Schaltung umfasst
ein Fokalebenen-Array von Pixelzellen, wobei jede der Zellen ein Photogate
aufweist, welches dem Substrat zum Ansammeln von durch Licht erzeugter
Ladung in einem darunterliegenden Abschnitt des Substrats überlagert
ist, eine Ausleseschaltung, sowie einen ladungsgekoppelten Vorrichtungsabschnitt,
der auf dem Substrat angrenzend an das Photogate mit einem Abtastknoten
ausgebildet ist, und mindestens eine ladungsgekoppelte Vorrichtungsstufe
zum Übertragen
von Ladung von dem darunterliegenden Abschnitt des Substrats zu
dem Abtastknoten. Der Abtastknoten umfasst eine erdfreie Ableitung,
und die ladungsgekoppelte Vorrichtungsstufe umfasst ein Übertragungsgate,
welches dem Substrat zwischen der erdfreien Ableitung und dem Photogate überlagert
ist.
-
Ein
weiteres Beispiel ist in
EP 0708554 beschrieben,
in der die Pixel der Abbildungsvorrichtung ein Integrationsgate über dem
Lichtsammelbereich der Pixel aufweisen, wobei lichtinduzierte Ladungen in
dem Lichtsammelbereich des Integrationsgates gespeichert werden.
Während
des Auslesens wird die gespeicherte Ladung von dem Lichtsammelbereich
des Integrationsgates zu einem benachbarten erdfreien Gate über ein
Kanalgate übertragen,
wo sie dann mittels der mit den Rückstelltransistoren verbundenen
Elektrode des erdfreien Gates ausgelesen wird. Das erdfreie Gate
ist der Ausgangsknoten des Pixels, woraufhin von dem Lichtsammelbereich übertragene
Ladung des Integrationsgates ausgelesen wird.
-
Ein
weiteres Beispiel ist in
US 4980735 beschrieben,
in der eine Abbildungsvorrichtung in der Form eines Photodioden-Halbleiter-Substrats
einen dedizierten Speicherbereich umfasst, der angrenzend an die
Photodiode für
die Speicherung von Ladungsträgern
angeordnet ist, die in der Photodiode durch auftreffende Strahlung
erzeugt werden. Die Ladung wird aus dem Speicherbereich durch einen
ladungsgekoppelten Vorrichtungsabschnitt ausgelesen.
-
Kurzbeschreibung der Zeichnungen
-
Diese
und andere Aspekte der Erfindung werden nun detailliert und unter
Bezugnahme auf die beigefügten
Zeichnungen beschrieben, in denen zeigen:
-
1 ein
Diagramm zur Darstellung der Architektur einer bevorzugten individuellen
Fokalebenenzelle,
-
2 eine
Draufsicht auf eine integrierte Schaltung mit einer Fokalebenen-Anordnung
von Zellen des in 1 dargestellten Typs,
-
3A eine
Schemaansicht der Zelle von 1,
-
3B eine
Draufsicht auf eine integrierte Schaltung, die einen Fokalebenen-Array
von Zellen eines der 1 ähnlichen Typs bildet, und den
Ladungs-FET und die Abtastschaltung als gemeinsame Elemente an der
Unterseite jeder Array-Spalte zeigt,
-
4 eine
graphische Darstellung des Oberflächenpotentials in dem Ladungs-Übertragungsabschnitt der
Zelle von 3A,
-
5 eine
Schnittansicht einer alternativen Ausführungsform des Fokalebenen-Arrays
der 12 mit einer Mikrolinsenschicht,
-
6A eine
Darstellung einer Ausführungsform
eines Polymerfilters,
-
6B eine
Ausführungsform
mit mehreren Chips und separaten Farben,
-
6C eine
Ausführungsform
zur Umwandlung eines Leuchtstoffs,
-
6 ein
schematisches Diagramm für
die alternative Ausführungsform
der Zelle von 3A mit einer Speichervertiefung
und einer zusätzlichen ladungsgekoppelten
Vorrichtungsstufe, mit einer graphischen Darstellung des Oberflächenpotentials
in dem Ladungs-Übertragungsabschnitt,
-
7 ein
schematisches Diagramm einer alternativen Ausführungsform der Zelle von 3A mit einem
elektronischen Verschluss und einem überlappenden Photogate, mit
einer graphischen Darstellung des Oberflächenpotentials in dem Ladungs-Übertragungsabschnitt,
und
-
8 ein
schematisches Diagramm und eine graphische Darstellung des Oberflächenpotentials
der Ausführungsform
von 7 ohne das überlappende
Photogate.
-
Detaillierte Beschreibung der bevorzugten
Ausführungsformen
-
1 ist
ein vereinfachtes Blockdiagramm einer Pixelzelle 10 eines
Fokalebenen-Arrays von vielen solchen in einer integrierten Schaltung
ausgebildeten Zellen. Jede Zelle 10 umfasst ein Photogate 12,
einen Ladungs-Übertragungsabschnitt 14 angrenzend
an das Photogate 12 und eine Auslöseschaltung 16 angrenzend
an den Ladungs-Übertragungsabschnitt 14. 1 zeigt
diese Elemente, wobei die quadratische Fläche als Pixel bezeichnet wird, es
ist jedoch anzumerken, dass diese Elemente alternativ auch physikalisch
außerhalb
des als Pixel bezeichneten Bereichs gelegen sein können.
-
2 zeigt
einen Fokalebenen-Array von vielen auf einem Silizium-Substrat 20 ausgebildeten Zellen 10.
-
3A ist
eine vereinfachte Schemazeichnung einer Pixelzelle 10 und
der damit verbundenen Verarbeitung. Jede Pixelzelle 10 umfasst
einen Photogate-Bereich und dessen zugeordnete Schaltungsanordnung
(30-50) sowie Reihen-Decoderelemente 55, 60. 3A zeigt
das Photogate 12 mit einer relativ großen Photogate-Elektrode 30,
die über
dem Substrat liegt. Der Ladungs-Übertragungsabschnitt 14 hat
eine Übertragungsgate-Elektrode 35 angrenzend
an die Photogate-Elektrode 30,
eine erdfreie Ableitung 40, eine Rückstell-Elektrode 45 und eine Drain-Ableitung 50.
Die Auslöseschaltung 16 hat
einen Quellenfolger-Feldeffekt-Transistor
(FET) 50, einen Reihenauswahl-FET 60, einen Lade-FET 65 und eine
korrelierte Doppel-Abtastschaltung 70.
-
Das
Oberflächen-Potential-Diagramm
von 4 zeigt die Photogate-Elektrode 30, die
zwischen einem Photogate-Signal
PG auf einer positiven Spannung gehalten wird, um eine Potentialsenke 80 im
Substrat 20 zu bilden, in der durch Licht erzeugte Ladung
während
einer Integrationsperiode angesammelt wird. Die Übertragungsgate-Elektrode 35 wird
anfänglich
durch ein Übertragungsgate-Signal
TX auf einer weniger positiven Spannung gehalten, um eine Potentialsperre 85 nahe
der Potentialsenke 80 zu bilden. Die erdfreie Ableitung 40 ist
mit dem Gate des Quellenfolger-FET 55 verbunden, dessen
Drain mit einer Drain-Versorgungsspannung VBD
verbunden ist. Die Rückstellelektrode 45 wird anfänglich durch
ein Rückstellsignal
RST auf einer Spannung gehalten, die der Spannung am Übertragungsgate 30 entspricht,
um darunter eine Potentialsperre 90 zu bilden. Die Drain-Versorgungsspannung VDB,
die mit der Drain-Ableitung 50 verbunden ist, erzeugt eine
konstante Potentialsenke 95 unterhalb der Drain-Ableitung 50.
-
Während der
Integrationsperiode akkumulieren sich Elektronen in der Potentialsenke 80 in
Proportion zu dem auf das Substrat 20 unter der Photogate-Elektrode 30 auftreffenden
Photonenfluss. Am Ende der Integrationsperiode wird das Oberflächenpotential
unterhalb der erdfreien Ableitung 40 schnell auf einen
Potentialpegel 100 zurückgestellt,
der geringfügig über der
Potentialsenke 95 liegt. Dies wird durch das Rückstellsignal
RST bewerkstelligt, welches vorübergehend
bis auf eine höhere
positive Spannung ansteigt, um die Potentialsperre 90 temporär zu beseitigen
und eine abwärts
gerichtete Potentialtreppe von der Übertragungsgate-Potentialsperre 85 zu
der Drain-Ableitungs-Potentialsenke 95 zu bilden, wie in
der Zeichnung von 4 angegeben ist. Nachdem das
Rückstellgate 45 auf
sein anfängliches
Potential zurückgeführt wurde
(Wiederherstellen der Potentialsperre 90), tastet die Ausleseschaltung 70 kurz
das Potential der erdfreien Ableitung 40 ab, und dann wird
die Zelle 10 gelesen, um die durch Licht erzeugte Ladung
von unterhalb der Photogate-Elektrode 30 zu übertragen.
Zu diesem Zweck nimmt das Photogate-Signal PG auf eine weniger positive
Spannung ab, um eine Potentialsperre 105 unterhalb der
Photogate-Elektrode 30 zu
bilden und dadurch ein Oberflächenpotential
einer abwärts gerichteten
Treppe von der Photogate-Elektrode 30 zu
der Potentialsenke 100 unterhalb der erdfreien Ableitung 40 zu
bilden. Bei diesem Vorgang wird die Ladung von unterhalb der Photogate-Elektrode 30 zu der
erdfreien Ableitung 40 übertragen,
wobei das Potential der erdfreien Ableitung 40 von dem
Pegel 100 (auf den es vorher zurückgestellt wurde) zu einem neuen
Pegel 107 verändert
wird, welcher die Ladungsmenge angibt, die sich während der
Integrationsperiode angesammelt hat. Dieses neue Potential der erdfreien
Ableitung 40 wird an der Quelle des Quellenfolger-FET 55 abgetastet.
Bevor aber die Ausleseschaltung 70 die Quelle des Quellenfolger-FET 55 abtastet,
kehrt das Photogate-Signal PG zu seiner (positiveren) Anfangsspannung
zurück.
Der gesamte Prozess wird für
die nächste
Integrationsperiode wiederholt.
-
Die
Ausleseschaltung 70 hat eine Signalabtast- und Halte-Schaltung
(S/H) mit einem S/H-FET 200 und einer Signal-Speicherkapazität 205,
die über den
S/H-FET 200 und über
den Reihenauswahl-FET mit der Quelle des Quellenfolger-FET's 55 verbunden ist.
Die andere Seite der Kapazität 205 ist
mit einer Quellenvorspannung VSS verbunden. Die eine Seite der Kapazität 205 ist
auch mit dem Gate eines Ausgabe-FET 210 verbunden. Der
Drain des Ausgabe-FET ist über
einen Spaltenauswahl-FET 220 mit einem Signal-Abtast-Ausgabeknoten VOUTS
verbunden und über
einen Ladungs-FET 215 mit der Drain-Spannung VBD. Ein als "Signalabtastung und Signalhalten" (SHS) bezeichnetes
Signal schaltet den S/H-FET 200 kurzzeitig an, nachdem
die unter der Photogate-Elektrode 30 angesammelte
Ladung zu der erdfreien Ableitung 40 übertragen wurde, so dass die
Kapazität 205 die
Quellspannung des Source-Follower-FET 55 speichert, was
die vorher unter der Photogate-Elektrode 30 angesammelte
Ladungsmenge angibt.
-
Die
Ausleseschaltung 70 hat auch eine Rückstell-Abtast- und Halteschaltung
(S/H) mit einem S/H-FET 225 und einer Signal-Speicherkapazität 230,
die über
den S/H-FET 225 und über
den Reihenauswahl-FET 60 mit der Quelle des Source-Follower-FET 55 verbunden
ist. Die andere Seite der Kapazität 230 ist mit der
Quellenvorspannung VSS verbunden. Die eine Seite der Kapazität 230 ist
auch mit dem Gate eines Ausgabe-FET 240 verbunden. Der Drain
des Ausgabe-FET 240 ist über einen Spalten-Auswahl-FET 245 mit
einem Rückstell-Abtast-Ausgabeknoten
VOUTR verbunden, und über
einen Ladungs-FET 235 mit der Drain-Spannung VDB. Ein als "Rückstellung abtasten und halten" (SHR) bezeichnetes
Signal schaltet kurzzeitig den S/H-FET 225 an, unmittelbar
nachdem das Rückstellsignal RST
die Rückstellung
des Potentials der erdfreien Ableitung 40 bewirkt hat,
so dass die Kapazität 230 die
Spannung speichert, auf die die erdfreie Ableitung zurückgestellt
worden ist.
-
Die
Ausleseschaltung liefert eine spezielle Form von korrelierter Doppelabtastung
des Potentials der erdfreien Ableitung, was den Erhalt der unterhalb
des Photogates 12 während
jeder Integrationsperiode integrierten Ladung gestattet, die am
Ende jeder Integrationsperiode aus der Differenz zwischen den Spannungen
an den Ausgabeknoten VOUTS und VOUTR der Ausleseschaltung 70 erhalten
wird. Dies minimiert die Auswirkungen eines KPC-Rauschens, da der
Unterschied zwischen VOUTS und VOUTR unabhängig von einer etwaigen Schwankung
in der Rückstellspannung
an der erdfreien Ableitung 40 ist. Sie unterdrückt auch
ein feststehendes Strukturrauschen, das durch Schwellenabweichungen
im Transistor 55 entsteht. Es unterdrückt auch ein 1/F-Rauschen,
das durch die Transistoren 55, 60 und 65 erzeugt
wird.
-
5 zeigt
eine nicht-durchlässige
brechende Mikrolinsenschicht 110, die über der Oberseite des Fokalebenen-Arrays
von 2 aufgebracht sein kann. Die Mikrolinsenschicht 110 hat
sphärische
Abschnitte 115, die über
jeder der Zellen 10 zentriert sind und so konturiert sind,
dass sie nicht zum Zentrum jedes Photogate 12 hin fokussieren.
Dies hat den Vorteil, dass Licht verwendet wird, welches andernfalls
aus dem optisch aktiven Bereich des Photogates 12 herausfallen
würde.
Beispielsweise würde zumindest
ein Teil des Lichts, das für
gewöhnlich
entweder auf den Ladungs-Übertragungsabschnitt 14 oder
die Ausleseschaltung 16 auftrifft (1), in dem Photogate-Bereich mit der zusätzlichen
Mikrolinsenschicht 110 abgetastet werden. Dies hat den
Effekt einer Besitzmaximierung (maximizing real estate) – die Teile
des Substrats, welche den Nicht-Photogate-Bereich umfassen, werden
auf einen anderen Punkt fokussiert.
-
Die 6A und 6B zeigen
eine alternative Ausführungsform,
welche eine Farbfilterung anwendet. Die Farbfilterung ermöglicht eine
räumliche Trennung
der Farbe in einer Abbildungsvorrichtung. CCD-Vorrichtungen benutzen
beispielsweise gemeinhin eine Art von Farbtrennung auf diese Weise.
-
Das
bevorzugte System ermöglicht
es, dass mehrere Pixel verschiedene Farbfiltereigenschaften aufweisen,
um einen Farbfilterungseffekt bereitzustellen. Typischerweise erfolgt
dies unter Verwendung der Farbfilter in irgendeiner Array-Form: beispielsweise
sind alternierend Grünfilter
zwischen Rot- und Blaufilter eingestreut. Ein exemplarischer Filterbetrieb
würde Grün/Rot/Grün/Blau/Grün/Rot/Grün/Blau verwenden,
wobei dieses Muster sich für
die Länge
des Arrays fortsetzt.
-
Gemäß dieser
Ausführungsform
werden Farbfilter verwendet, um die Linsenfunktion von 5 zu
ergänzen.
-
Das
bevorzugte System verkörpert
seine Arbeitsweise in einer der beiden in 6A und 6B gezeigten
Formen. Die erste, in 6A gezeigte Form verwendet einen
Polymer-Farbfilter-Array.
Solche Polymer-Farbfilter-Arrays sind im Stand der Technik bekannt.
Eine Schicht 600 ist vorzugsweise eine Rotschicht und wird
als erste über
dem gesamten Chip aufgebracht. Im Anschluss an die Aufbringung wird
eine Ätztechnik
eingesetzt, um den Rotfilterbereich 600 überall zu
entfernen außer über dem gewünschten
Pixel 10. Eine Planisierungsschicht 602 bedeckt
die entfernten Bereiche, um dadurch diese Oberfläche zu planarisieren, wodurch
die Oberfläche
abgeflacht wird. Ein Blaufilter 604 wird als nächstes über dem
Pixel 10a aufgebracht. Das Blaufilter 604 wird
auf ähnliche
Weise geätzt,
so dass es nur das gewünschte
Pixel 10a bedeckt. Der restliche Bereich wird durch eine
zweite Planarisierungsschicht planarisiert. Schließlich wird
ein Grünfilter 610 über dieser
planarisierten Schicht ausgebildet und bedeckt das Pixel 10b.
Die Planarisierungsschicht 612 flacht den resultierenden
Bereich so ab, dass das Grünfilter 610 nur
das Pixel 10b bedeckt.
-
Jedes
Pixel, einschließlich
der Polymerschicht, ist durch die Mikrolinse 115A, 115B und 115C bedeckt.
Die Mikrolinsen modifizieren eintretendes Licht in Zusammenhang
mit der Polymerschicht. Das Licht wird daher sowohl durch die Mikrolinsen 115A bis 115C als
auch die CFA-Teile 610, 604 und 600 verändert. Jedes
Pixel empfängt
daher vorzugsweise Licht, das durch die Linse und durch den Farbfilter-Array
verändert
worden ist.
-
Bei
diesem Polymer-Farbfilter-Array wird ein gewisser Betrag an Auflösung der
Szene geopfert. Jedes Pixel der Szene wird durch drei Pixel abgebildet,
und somit sind einige der Pixel einer unterschiedlichen Farbe zugeordnet.
-
Bei
einer in 6B gezeigten alternativen Ausführungsform
geht nichts an Auflösung
verloren, sie erfordert aber stattdessen, dass mehrere Chips ein
Bild erzeugen. Diese würde
eine 3-Chip-Kamera ergeben. Bei einem Chip 650 sind alle
seine Pixel durch ein Rotfilter 620 bedeckt. Somit bildet
dieser Chip die Rotszene ab – entweder
die roten Komponenten oder den zu den roten Komponenten komplementären Teil.
Analog umfassen die anderen Chips Grünfilter und Blaufilter. Die
drei Chips bilden zusammen das gesamte Bild.
-
Eine
weitere Ausführungsform
verwendet einen Wellenlängen
umwandelnden Leuchtstoff 660, wie in 6C gezeigt
ist. Ein Wellenlängen
umwandelnder Leuchtstoff ist typischerweise so abgestimmt, dass
er eine Strahlung einer gewünschten Wellenlänge aufnimmt,
zum Beispiel ultraviolette oder Röntgenstrahlung. Typischerweise
spricht die Silizium-Unterschicht
auf ebendiese Wellenlänge nicht
an. Daher emittiert der Leuchtstoff ein Photon des geeigneten Typs,
um das darunterliegende Silizium 662 in angemessener Weise
anzuregen, wenn er diese Strahlung empfängt. Ein bevorzugtes Beispiel besteht
darin, dass der Leuchtstoff 660 gegenüber Röntgenstrahlen empfindlich ist,
aber ein Photon grünen
Lichts emittiert, das von der Schaltung 662 erfasst wird,
welche ein Sensor irgendeiner der hier beschriebenen Arten sein
kann.
-
Während die
Ausführungsform
der 6C in Betracht zieht, den Wellenlängen umwandelnden Leuchtstoff über einer
gesamten Oberfläche
der Vorrichtung anzuwenden, ist es auch möglich, einen Pixelisierungseffekt
anzuwenden. Eine Lochmaske wird zum Maskieren des Leuchtstoffs verwendet.
Der Leuchtstoff wird nur dort aufgebracht, wo es die Lochmaske erlaubt.
-
Es
ist anzumerken, dass ebendiese Techniken auch bei anderen Fokalebenen-
und Photodioden-Anwendungen verkörpert
sein können,
und dass der obige Farbfilter-Array nicht auf eine einzelne Ausleseschaltung
pro Pixelsystem beschränkt ist.
-
Vorzugsweise
ist der Fokalebenen-Array, der den 1 bis 4 entspricht,
in MOS-Silizium oder CMOS implementiert, oder in irgendeiner anderen Technologie,
die mit einem Industriestandard-CMOS-Herstellungsprozess kompatibel
ist. Vorzugsweise ist jeder der FETs ein MOS-FET, wobei die FETs 55, 60, 65, 200 und 225 n-Kanal-Vorrichtungen
sind und die FETS 210, 220, 225, 230, 240, 245 p-Kanal-Vorrichtungen
sind. Die n-Kanal-MOS-FETs und der unter den Gate-Elektroden 30, 35, 45 liegende
CCD-Kanal sowie die Ableitungen 40 und 50 können sich
in einer Pixel-Senke befinden, während
die restlichen (p-Kanal-) Vorrichtungen außerhalb der Pixel-Senke gelegen
sind. Die Gatespannung VLP, die an den Gates der p-Kanal-Lade-FETs 215 und 235 anliegt,
ist eine konstante Spannung in der Größenordnung von 2,5 V. Die Gatespannung
VLN, die an den n-Kanal-Lade-FETs 65 anliegt, ist eine
konstante Spannung in der Größenordnung
von 1,5 V.
-
Der
Ladungs-Übertragungsabschnitt 14 verwendet
vorzugsweise nur eine einzelne bzw. einzige CCD-Stufe zwischen dem
Photogate 12 und der erdfreien Ableitung 40 in
der spezifischen Ausführungsform
der 3A. Dies bedeutet, dass es keinen Verlust infolge
einer ineffizienten Ladungsübertragung gibt
und daher keine Notwendigkeit besteht, die Vorrichtung mit einem
speziellen LCD-Prozess herzustellen. Infolgedessen können die
Ausleseschaltung 70 ebenso wie die Ausgabeschaltung der
FETs 55, 60 und 65 einfach als Standard-CMOS-Schaltungen implementiert
werden, was sie relativ kostengünstig macht.
Es kann aber auch eine beliebige geeignete ladungsgekoppelte Vorrichtungsarchitektur
angewandt werden, um den Ladungs-Übertragungsabschnitt 14 einschließlich eines
CCD mit mehr als einer Stufe zu implementieren. Beispielsweise können zwei
oder drei Stufen zum Puffern von zwei oder drei Integrationsperioden
von Nutzen sein.
-
Anhand
der vorangehenden Offenbarung können
andere Implementierungen des Konzepts der Erfindung durch den Fachmann
einfach aufgebaut werden. Zum Beispiel kann statt der erdfreien
Ableitung 40 eine erdfreie Gate-Elektrode vorhanden sein. Die
Signal- und Rückstell-Abtast-
und Halteschaltungen der Ausleseschaltung 70 können irgendwelche geeigneten
Abtast- und Halteschaltungen sein. Darüberhinaus kann eine Abschirmung
des im Stand der Technik bekannten Typs angewandt werden, welche eine
das Photogate 12 umgebende Apertur festlegt. Ferner kann
die Erfindung als eingebetteter Kanal, als n-Senken- oder als p-Kanal-Vorrichtung
implementiert sein.
-
Ein
weiteres Merkmal, das zur Eliminierung eines Rauschens mit festem
Muster infolge der Variationen bei der FET-Schwellenspannung über dem Substrat 20 nützlich ist,
ist ein Kurzschließen
des FET 116 über
den Abtastkapazitäten 205, 235.
Nachdem die akkumulierte Ladung als Potentialdifferenz zwischen
den zwei Ausgabeknoten VOUTS und VOUTR gemessen worden ist, wird
temporär
ein Kurzschlusssignal VM an das Gate des Kurzschluss-FET 116 angelegt,
und die Differenz zwischen VOUTS und VOUTR wird nochmals gemessen.
Diese letztere Differenz ist ein Maßstab für die Ungleichheit zwischen
den Schwellenspannungen der Ausgabe-FETs 210, 240 und
kann als Unterschied mit feststehendem Muster bezeichnet werden.
Der Unterschied mit feststehendem Muster wird von dem Unterschied
zwischen VOUTS und VOUTR, gemessen am Ende der Integrationsperiode,
subtrahiert, um ein Rauschen mit feststehendem Muster zu entfernen.
-
Wie
hier vorher erwähnt
wurde, kann ein erdfreies Gate statt der erdfreien Ableitung 40 verwendet werden.
Ein solches erdfreies Gate ist in 3A durch
eine vereinfachte, mit gestrichelter Linie dargestellte erdfreie
Gate-Elektrode 41 schematisch angegeben.
-
In
einer bevorzugten Implementierung ist die Fläche des Photogates 12 (d.h.
die Photogate-Elektrode 30) vorzugsweise L-förmig, wie
in 1 gezeigt ist, und beträgt etwa 100 Quadratmikron;
die Übertragungsgate-Elektrode 35 und
die Rückstellgate-Elektrode
waren jeweils etwa 1,5 Mikron bis etwa 6 Mikron groß; das Photogate-Signal
PG wurde zwischen etwa +5V (seiner positiveren Spannung) und etwa
0V (seiner weniger positiven Spannung) variiert; das Übertragungsgate-Signal TX betrug
etwa + 2,5V; das Rückstell-Signal
RST wurde zwischen etwa +5V (seiner positiveren Spannung) und etwa 2,5V
(seiner weniger positiven Spannung) variiert; die Drain-Ableitung 50 wurde
auf etwa +5V gehalten.
-
Die
Array-Struktur der 1 bis 4 kann so
modifiziert werden, dass sie eine bevorzugte parallele Spaltenlösung verkörpert. Der
Begriff "parallele Spaltenlösung" bezieht sich auf
einen Abschnitt der Ausleseschaltung, der mit der Unterseite der
Spalten des Arrays verbunden ist. Dies ermöglicht es, eine gesamte Reihe
des Arrays gleichzeitig zu bearbeiten bzw. herzustellen. Diese Spaltenlösung steht
in Kontrast zu einer räumlich
parallelen Bearbeitungslösung,
bei der jedes Pixel seine eigene Verarbeitungsschaltung hat (z.B.
die Ausführungsform
der 1 bis 4), oder einer seriellen Bearbeitungslösung, bei
der die Ausgabe jedes Pixels sequentiell einem einzelnen bzw. einzigen
Prozessor zur Bearbeitung zugeführt
wird.
-
3B zeigt
eine spaltenparallele Lösung, bei
der der Lade-FET 65 und die korrelierte Doppel-Abtast-Schaltung 70 von
den individuellen Pixelzellen 10 entfernt sind. Stattdessen
ist jede Zelle 10 in einer Spalte des Arrays mit einem
gemeinsamen Lade-FET 65 und einer Abtastschaltung 70 verbunden.
Die gemeinsamen Elemente befinden sich vorzugsweise an der Unterseite
jeder Spalte des Arrays. Diese spaltenparallele Array-Struktur hat
einen bedeutenden Vorteil. Da der Lade-FET 65 und die Abtastschaltung 70 von
den Pixelzellen 10 entfernt wurden, ist mehr lichtempfindliche
Zellfläche
verfügbar. Somit
wird die Auflösung
jeder Zelle 10 verbessert. Die spaltenparallele Array-Struktur
wird durch Auswahl einer ganzen Reihen mittels einer Standard-Reihen- und Spalten-Auswahlschaltung 18, 19 ausgelesen.
Die Auswahl einer Reihe ergibt unter anderen Dingen, dass die akkumulierte
Ladung von der Photogate-Potentialsenke 80 jeder Zelle
in der Reihe zu deren zugeordneter erdfreier Ableitung 40 übertragen
wird. Daher "lesen" die Abtastschaltungen 70 an
der Unterseite jeder Spalte die verbundene Pixelzelle 10 in
der vorstehend beschriebenen Weise. Ein Standard-Multiplexer 21 wird
dann verwendet, um die "gelesenen" Pixelzellwerte entweder
parallel oder seriell auszugeben.
-
Die
vorher beschriebene Pixelzellstruktur der 3A oder 3B und 4 kann
weiter so modifiziert werden, dass sie eine simultane Integration des
Arrays aufweist. Bei der ursprünglich
beschriebenen Pixelzellstruktur wurde eine in der Photogate-Senke 80 während der
Integrationsperiode angesammelte Ladung direkt auf die erdfreie
Ableitung übertragen.
Bei vielen Anwendungen jedoch können nicht
alle Zellen im Array gleichzeitig ausgelesen werden. Die Ladung,
die auf die erdfreie Ableitung 40 übertragen würde, würde im Lauf der Zeit beeinträchtigt.
-
Eine
Gegenmaßnahme
bei diesem Problem besteht darin, nur die für Pixelzellen akkumulierte
Ladung zu übertragen,
die aktuell ausgelesen werden. Beispielsweise wird, wie in Zusammenhang
mit der Ausführungsform
von 3B beschrieben wurde, nur eine Reihe des Arrays
gleichzeitig ausgelesen. Da aber nur ein Teil des Arrays ausgelesen
wird, stellt das resultierende Bild aller Zellen eine Reihe von
Linien dar, die jeweils der beobachteten Szene zu einer unterschiedlichen
Zeit entsprechen. Falls sich die beobachtete Szene verändert, kann
das resultierende Bild durch Bewegung verzerrt werden, das heißt es kann
mehrere Abschnitte aufweisen, die einen anderen Zeitpunkt darstellen
als andere. Gleichzeitig ist es wichtig, dass ein Rauschen minimiert
wird.
-
6 zeigt
eine Ausführungsform,
welche diese Zielsetzungen gemäß der Technik
der vorliegenden Erfindung erfüllt,
indem eine zusätzliche Struktur
in die Basis-Zellstruktur
eingegliedert wird. Eine Speicher-Gate-Elektrode 260 überlagert
eine Speicher-Potentialsenke 265 in dem Substrat. Die Speichersenke 265 ist
ein zusätzlicher
Ladungs-Speicherbereich,
der eine Ladung von dem Hauptlicht-Sammelbereich speichert – eine Photogate-Senke 80.
Die Größe der Speichersenke 265 hängt von
der notwendigen Ladungsgröße ab. Bei
Situationen mit schwachem Licht kann es beispielsweise nötig sein,
dass die Fläche
des optischen Ladungs-Speicherbereichs
groß ist,
um soviel Licht wie möglich
zu sammeln. Der Ladungs-Speicherbereich kann sich aber nie auffüllen. In
diesem Fall muss die Speichersenke nur genügend Fläche aufweisen, um die beabsichtigte
Ladungsmenge zu speichern. Für eine
maximale Licht-Sammelkapazität
jedoch hat die Speichersenke 265 einen ähnlichen Oberflächenbereich
wie die Photogate-Senke 80, um zu gewährleisten, dass die gesamte
in der Photogate-Senke 80 akkumulierte Ladung auf die Speichersenke 265 übertragen
werden kann.
-
Der
nicht-lichtempfindliche Bereich der Pixelzelle ist vorzugsweise
vor einer optischen Strahlung durch eine lichtundurchlässige Schicht 217,
z.B. eine Metallschicht abgeschirmt. Der nicht-lichtempfindliche
Abschnitt der Zelle umfasst den unter dem Zwischen-Übertragungsgate 255 und
dem Speicher-Gate 260 liegenden Bereich, sowie das Übertragungsgate 35,
die erdfreie Ableitung 40, das Rückstellgate 45 und
den V+ Drain 50.
-
Diese
optische Abschirmungsschicht 270 minimiert die Wahrscheinlichkeit,
dass optisch erzeugtes Rauschen die in der Speichersenke 265 oder
den anderen genannten Strukturen gespeicherte Ladung beeinflusst.
-
Der
Vorgang zum Betätigen
dieser modifizierten Pixelzelle ist ähnlich dem vorher beschriebenen.
Ein Steuersystem 700 liefert Spannung. Die in der Photogate-Senke 80 unter
der Photogate-Elektrode 30 während der Integrationsperiode
angesammelte Ladung wird dann über
das Zwischen-Übertragungsgate 255 auf
die Speicher-Potentialsenke 265 übertragen. Die Ladung verbleibt
in der Senke 265 bis zum Auslesen. Die Spannung Vg an der
Photogate-Elektrode 30 ist anfänglich größer als die Spannung VTg des
Zwischen-Übertragungsgates 255. Wenn
die Bilderfassung vollständig
ist, wird VPg auf weniger als VTg reduziert. Dies bildet eine Potentialsperre 105 unterhalb
der Photogate-Elektrode 30, wodurch ein abwärts gerichtetes
Treppen-Oberflächenpotential
von der Photogate-Elektrode 30 bis zu der Speichersenke 265 bereitgestellt
wird, das auf einer höheren
positiven Spannung gehalten wird als das Zwischen-Übertragungsgate 255.
Während
des Auslesens wird der erdfreie Ableitungsknoten 40 zurückgestellt
und die Rückstellspannung
abgetastet, wie vorher erläutert
wurde. Beim Auslesen wird die Ladung von der Speichersenke 265 über das Übertragungsgate-Potential 85 an
den erdfreien Ableitungsknoten 40 übertragen, wo er auf die gleiche Weise
abgetastet wird wie bei der Übertragung
der Ladung von der Photogate-Senke 80 zum Knoten 40 in
der zuerst beschriebenen Ausführungsform
der 3A-B und 4.
-
Die
Techniken der Speichersenke 265 und der Übertragung
der Ladung von der Photogate-Senke 80 zu der Speichersenke 265 nach
der Integrationsperiode ermöglicht
eine gleichzeitige Integration. Die angesammelte Ladung in jeder
Zelle wird auf die ihr zugeordnete Speichersenke 265 am Ende der
Integrationsperiode übertragen.
Daher können
alle Pixelzellen oder ein Teil davon, je nach Wunsch, verwendet
werden, um die beobachtete Szene für die Dauer der vorgeschriebenen
Integrationsperiode abzubilden, unabhängig davon, wann jede einzelne
Zelle auszulösen
ist. Dies ermöglicht
die Speicherung eines "Schnappschuss"-Bildes.
-
Die
Speichersenke 265 stellt eine stabile Struktur bereit,
in der übertragene
Ladung gespeichert werden kann. Ein wichtiger Teil der vorliegenden
Erfindung ist aber die Fähigkeit,
Verschlussinformation auf eine Weise zu speichern, die nach wie
vor eine korrelierte Doppel-Abtastung ermöglicht.
-
Im
Stand der Technik sind verschiedene Techniken einer Doppel-Abtastung
bekannt. Die Erfinder der vorliegenden Erfindung möchten aber
die größtmögliche Genauigkeit
erreichen. Dies erfordert die Bestimmung der Menge an ankommendem (Elektronen-)Fluss
mit Fehlern, die im Bereich eines einzelnen Elektrons liegen. Die
Erfinder haben erkannt, dass es wegen Quantum-Unzulänglichkeiten und
-Fluktuationen nicht möglich
ist, über
einen Rückstellpegel
Gewissheit zu erhalten, solange der Rückstellpegel nicht tatsächlich jedes
Mal zu Beginn des Zyklus überwacht
wird. Einige vorbekannte Systeme haben die Rückstellung, die am Ende eines
Zyklus erfolgt, mit dem vollen Wert am Ende des nächsten Zyklus
korreliert. Dies liefert im Durchschnitt eine gute Annäherung an
den Wert. Da wir aber nicht vollkommen sicher über den exakten Wert sein können, der
zu Beginn und zu Ende eines Zyklus vorhanden ist, erlaubt dieses
System eine geringere Genauigkeit als die vorliegende Erfindung.
Diese Ausführungsform
ermöglicht
eine Überwachung
der erdfreien Ableitung vor dem Aufbringen einer Ladung auf diese.
Auf diese Weise ermöglicht
das System der vorliegenden Erfindung eine genauere Erfassung als diejenige,
die vorher erreichbar war. Darüberhinaus kann
die akkumulierte und übertragene
Ladung in der Speichersenke 265 vorzugsweise im wesentlichen von
Rauschen oder Lecken bis zur Zeit des Auslesens für diese
Zelle verbleiben. Die Ladung auf die erdfreie Ableitung 40 übertragen.
Die oben beschriebene Technik gewährleistet, dass es eine minimale Beeinträchtigung
des erzeugten Signals gibt, obwohl die Ladung für eine bestimmte Zeitperiode
gespeichert wurde, und verbesserte die Erfassungswerte.
-
Diese
Pixel-Zellstruktur mit simultaner Integration schließt einen
Kompromiss zwischen der Fähigkeit,
einen "Schnappschuss" zu speichern, und dem
Füllfaktor
der Zelle. Das Zwischen-Übertragungsgate 255 und
das Speicher-Gate 260 nehmen Raum auf dem Substrat ein,
und werden vor optischer Strahlung abgeschirmt. Daher ist die Proportion
der Zelle, die aktiv lichtempfindlich ist, reduziert. Dies kann
die Auswirkung haben, die Auflösung
der Zelle für
eine bestimmte Zellgröße zu mindern.
-
Ein
bestimmter Umfang dieser Errungenschaften kann mittels der in 6A dargestellten Technik
bewahrt werden. 6A zeigt ein bestimmtes Pixel
mit einem lichtempfindlichen Teil und einem nicht-lichtempfindlichen
Teil. Wie in der bevorzugten Ausführungsform beschrieben ist,
ist der nicht-lichtempfindliche Teil durch eine Blockierschicht 270 bedeckt.
Eine Planarisierungsschicht 602, 606, 612, vorzugsweise
eine transparente Schicht, welche die durch sie hindurchgehende
optische Strahlung nicht beeinflusst, bedeckt den lichtempfindlichen
Abschnitt. Dies bildet eine flache Oberfläche.
-
Wie
bei vorhergehenden Ausführungsformen
ist ein Farbfilter 600, 604, 610 optional über der planarisierten
Schicht mit der optischen Blockierungsschicht und der Planarisierungsschicht
ausgebildet. 6A zeigt das über dem
gesamten Pixel ausgebildete Farbfilter, es ist jedoch anzumerken, dass
das Farbfilter nicht das gesamte Pixel bedecken muss, da ein Teil
von diesem blockiert ist.
-
Der
Gesamtaufbau wird von einer Linse 115a-115c bedeckt,
die so ausgebildet ist, dass sie über dem nicht-lichtempfindlichen
Bereich 612 ankommendes Licht zu dem lichtempfindlichen
Bereich 610 bricht. Diese Linse kann etwas von dem Licht, das
andernfalls auf den abgeschirmten Bereich fallen würde, wieder
auffangen und es brechen, um die Auflösung etwas zu verbessern.
-
Eine
weitere Ausführungsform
des Sensor-Arrays mit aktivem Pixel ermöglicht die Steuerung über die
Länge der
Integrationsperiode mittels eines in 7 dargestellten
alternierenden elektronischen Verschlusses. Das Verschlussgate 302 und eine
Verschluss-Drain-Ableitung 304 sind relativ zum Photogate 30 so
positioniert, dass sie Ladung vom Photogate abführen. Obwohl in 7 als
separate Elemente dargestellt, können
in der Praxis die Verschluss-Drain-Ableitungen 304 auch
der vorher beschriebene V+ Drain 50 wirken, entweder für das gleiche
Pixel oder für
ein benachbartes Pixel in dem Array. In jedem Fall wird die Shutter-Drain-Ableitung 304 auf
einer positiven Spannung gehalten, welche das Potential der anderen
Gates übersteigt,
um eine bei 300 gezeigte Potentialsenke unter der Drain-Ableitung 304 zu
bilden.
-
Das
Verschlussgate 302 und die Verschluss-Drain-Ableitung 304 wirken
zusammen, um selektiv eine Ladungsansammlung in dem zugeordneten
Pixel zu verhindern, oder die Ansammlung einer optisch erzeugten
Ladung unter dem Photogate 30, falls erwünscht, zu
gestatten. Eine Ansammlung von Ladung wird durch Vorspannen des
Verschlussgates 302 auf eine positive Spannung, welche
die Vorspannung am Photogate 30 übersteigt, verhindert. Dies
bildet eine Potentialsperre 306. Gleichzeitig wird die
Vorspannung am Übertragungsgate 35 gegenüber derjenigen
an der Photogate-Elektrode 30 verkleinert, um eine Potentialsperre 308 zu
bilden. Dies erzeugt eine Abwärtstreppe
im Oberflächenpotential
von der Photogate-Elektrode 30 über die Senke 300 bis
zur Potentialsenke 300 unterhalb der Verschluss-Drain-Ableitung 304.
Diese abwärtsgerichtet Treppe
ermöglicht
es, dass eine etwaige optisch erzeugte Ladung in der Photogate-Potentialsenke 80 über das
Verschlussgate 302 in die Potentialsenke 300 und
in die Verschluss-Drain-Ableitung 304 zerstreut bzw. abgeleitet
wird. In diesem Modus wird der elektronische Verschluss effektiv "geschlossen", da keine Ansammlung
der optisch erzeugten Ladung gestattet wird.
-
Um
die Ansammlung von Ladung in der Photogate-Potentialsenke 80 zu beginnen,
wird die Verschlussgate-Vorspannung
zu einer niedrigeren Spannung als die des Photogates 30 verändert, ist aber
geringfügig
größer als
die des Übertragungsgates 35.
Dies bildet eine Potentialsperre 310. Die Erfinder ziehen
es vor, die Verschlussgate-Vorspannung
geringfügig
höher zu
machen als die des Übertragungsgates 35.
Im Fall eines sehr starken optischen Signals füllt sich die Photogate-Potentialsenke 80,
bis Ladung über
das Verschlussgate-Potential 310 in die Verschluss-Drain-Ableitung 304 zu
fließen beginnt.
Daher leckt Ladung nicht am Übertragungsgate-Potential 308 vorbei
und in den erdfreien Ableitungsknoten 40, wo sie den früher beschriebenen Ausleseprozess
unterbrechen könnte.
Dieses spezifische Hilfsmittel ermöglicht eine laterale Anti-Blooming-Steuerung
in der Pixelzelle und liefert einen zusätzlichen Vorteil für die elektronische
Verschlussstruktur.
-
Am
Ende einer ausgewählten
Integrationsperiode wird die unter dem Photogate 30 angesammelte
Ladung zu dem erdfreien Ableitungsknoten 40 (oder der Speichersenke)
durch Absenken der Verschlussgate-Vorspannung auf eine Spannung
unter der Vorspannung des Übertragungsgates 35 verschoben,
um eine Potentialsperre 312 zu bilden, und dann wird die
Photogate-Vorspannung
auf eine ähnlich
niedrige Spannung gepulst, um eine Potentialsperre 314 zu
bilden. Dies bewirkt, dass die während der
ausgewählten
Integrationsperiode angesammelte Spannung über das Übertragungsgate-Potential 308 in
den erdfreien Ableitungsknoten 40 fließt. Nach der Übertragung
von Ladung kann der elektronische Verschluss nochmals geschlossen
werden, oder ein neuer Integrationszyklus kann durch Einstellen
der Vorspannungen der Verschlussgates und des Photogates nach obiger
Beschreibung initiiert werden.
-
Der
Abschnitt der Pixelzelle vom Seitenrand des Ableitungsknotens 40 des
Photogates 30 über das Übertragungsgate 35,
den erdfreien Ableitungsknoten 40, das Rückstellgate 45 und
den V+ Drain 50 wird vorzugsweise mit einer lichtundurchlässigen Schicht 316 bedeckt,
wie z.B. einer aus Metall gefertigten, um eine optische Strahlung
zu blockieren und optisch erzeugtes Rauschen in dem darunter liegenden
Substrat zu verringern.
-
In
einer bevorzugten Implementierung des elektronischen Verschlusses
ist im "geschlossenen" Modus das Verschlussgate 302 auf
das V+ Drain-Potential (das heißt
etwa 5V) vorgespannt, das Photogate 30 ist auf etwa 4V
vorgespannt, und das Übertragungsgate 35 ist
auf etwa 1,2V vorgespannt. Um den Integrationsmodus zu initiieren
(das heißt,
den Verschluss zu "öffnen") wird das Verschlussgate-Potential
auf etwa 1,5V geändert,
während
die anderen Gate-Potentiale gleich bleiben. Die akkumulierte Ladung
wird zu dem erdfreien Ableitungsknoten 40 durch Setzen
des Verschlussgates 302 auf 0V übertragen, und das Photogate 30 wird
auf dieses gleiche Potential gepulst.
-
Der
elektronische Verschluss ermöglicht
es, eine gewünschte
Integrationszeit für
alle oder einige der Zellen einzustellen. Die Integrationszeit für irgendeine
Zelle wird durch einfaches "Öffnen" des elektronischen
Verschlusses für
eine vorbestimmte Zeitperiode eingestellt.
-
Die
Pixelzelle in 7 verwendet sich überlappende Gates 318.
Das Photogate 30 überlappt das
Verschlussgate 302 und das Übertragungsgate 35 über der
Oberfläche
des Pixelzellsubstrats. Diese überlappende
Gate-Struktur verbessert die vorher erklärte Ladungs-Übertragungseffizienz.
Die Verbesserung ergibt sich aus der Reduzierung der Fläche des Substrats,
die andernfalls zwischen benachbarten Gates bestehen müßte. Diese
Fläche
wird unter den Einfluss eines der Gate-Potentiale gebracht. Dementsprechend
wird die Ladungsübertragung
erleichtert. Es besteht jedoch ein Kompromiss. Die Bildung sich überlappender
Gates 318 in einer CMOS-Vorrichtung erfordert einen Doppel-Polyprozess.
Fortgeschrittene CMOS-Herstellungsprozesse, die nur eine einzige-Poly-Schicht
einsetzen, können
verwendet werden. Daher sind beabstandete Gates mit dazwischenliegenden
Spalten bzw. Zwischenräumen
eine Notwendigkeit bei diesen Einzel-Polyschicht-CMOS-Implementierungen.
Bei einem solchen Aufbau werden erdfreie Ableitungen 320 in
dem Substrat unter den Zwischenräumen 322 zwischen dem
Photogate 30, dem Verschlussgate 302 und dem Übertragungsgate 35 geschaffen,
wie in 8 gezeigt ist.
-
Jede
hier beschriebene Überlappung
kann durch eine erdfreie Ableitung mit nicht-überlappendem Poly von einer
Einzel-Poly-Schicht ersetzt werden.
-
Vorstehend
sind zwar nur einige Ausführungsformen
im Detail beschrieben worden, Durchschnitts-Fachleute werden jedoch
sicher erkennen, dass viele Modifikationen in der bevorzugten Ausführungsform
möglich
sind, ohne von deren Lehren abzuweichen.
-
Alle
diese Modifikationen sollen in den Ansprüchen enthalten sein.