JP2000349207A - 半導体装置の実装構造及び実装方法 - Google Patents
半導体装置の実装構造及び実装方法Info
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Abstract
(57)【要約】
【課題】 大電力用半導体デバイスの電極との電気的な
接合部位における冷熱耐久性を向上させる。 【解決手段】 表面側にエミッタ電極２が形成されたＳ
ｉチップ１の各エミッタ電極２の上にバンプ部６を配置
し、バンプ部６を介して接合部材４に形成する。この接
合部材４を、Ｓｉチップ１と熱膨張係数が近似している
材質であるＭｏで構成する。そして、この接合部材４を
介してリード３が引き出されるようにする。さらに、Ｓ
ｉチップ１の裏面側に放熱板８を配置する。この放熱板
８も、Ｓｉチップ１と熱膨張係数が近似している材質で
あるＡｌＮで構成する。このように、Ｓｉチップ１を接
合部材４と放熱板８とで挟み込んだ構成にすることによ
り、熱膨張係数差に基づく熱応力の発生を抑制すること
ができる。このため、Ｓｉチップ１との電気的な接合部
における冷熱耐久性を向上させることができる。
接合部位における冷熱耐久性を向上させる。 【解決手段】 表面側にエミッタ電極２が形成されたＳ
ｉチップ１の各エミッタ電極２の上にバンプ部６を配置
し、バンプ部６を介して接合部材４に形成する。この接
合部材４を、Ｓｉチップ１と熱膨張係数が近似している
材質であるＭｏで構成する。そして、この接合部材４を
介してリード３が引き出されるようにする。さらに、Ｓ
ｉチップ１の裏面側に放熱板８を配置する。この放熱板
８も、Ｓｉチップ１と熱膨張係数が近似している材質で
あるＡｌＮで構成する。このように、Ｓｉチップ１を接
合部材４と放熱板８とで挟み込んだ構成にすることによ
り、熱膨張係数差に基づく熱応力の発生を抑制すること
ができる。このため、Ｓｉチップ１との電気的な接合部
における冷熱耐久性を向上させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、大電力用半導体デ
バイスの電極との接合に用いられる半導体装置の実装構
造及び実装方法に関する。
バイスの電極との接合に用いられる半導体装置の実装構
造及び実装方法に関する。
【０００２】
【従来の技術】従来、半導体デバイスの電極と電気配線
等との電気的接続は、図４に示すように、Ｓｉチップ５
１に設けられた複数の電極５２のそれぞれにＡｌワイヤ
５３を図中矢印で示すように、１つ１つＡｌワイヤ５３
をワイヤボンディングすることによって行なっている。
例えば、Ｓｉチップ５１に備えられた電極５２にφ２０
０μｍ以上のＡｌワイヤ５３を用いたワイヤボンディン
グが広く使用されている。
等との電気的接続は、図４に示すように、Ｓｉチップ５
１に設けられた複数の電極５２のそれぞれにＡｌワイヤ
５３を図中矢印で示すように、１つ１つＡｌワイヤ５３
をワイヤボンディングすることによって行なっている。
例えば、Ｓｉチップ５１に備えられた電極５２にφ２０
０μｍ以上のＡｌワイヤ５３を用いたワイヤボンディン
グが広く使用されている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
たように、大電力用半導体デバイスにＡｌワイヤ５３に
よる接続方法を用いると、Ａｌワイヤ５３に大電流を流
してＳｉ素子が発熱したときに、Ａｌワイヤ５３とＳｉ
チップ５１との熱膨張係数差によりボンディング部分に
熱応力が生じ、ボンディング部周囲から中心部に向かっ
て亀裂が進展し、接続不良となるという問題が発生しう
る。
たように、大電力用半導体デバイスにＡｌワイヤ５３に
よる接続方法を用いると、Ａｌワイヤ５３に大電流を流
してＳｉ素子が発熱したときに、Ａｌワイヤ５３とＳｉ
チップ５１との熱膨張係数差によりボンディング部分に
熱応力が生じ、ボンディング部周囲から中心部に向かっ
て亀裂が進展し、接続不良となるという問題が発生しう
る。
【０００４】近年では、パワーデバイスとして、さらに
大電流化が要求されるようになっているため、Ｓｉチッ
プ５１に接続するＡｌワイヤ５３の多本数化、大径化が
必要とされるのであるが、このような場合に特に上記問
題が発生しやすくなる。
大電流化が要求されるようになっているため、Ｓｉチッ
プ５１に接続するＡｌワイヤ５３の多本数化、大径化が
必要とされるのであるが、このような場合に特に上記問
題が発生しやすくなる。
【０００５】また、Ｓｉチップ５１の小型化に応じて、
単位面積当たりの電流密度が大きくなるため、より発熱
し、ワイヤボンディングの冷熱耐久寿命はさらに短くな
る傾向にある。
単位面積当たりの電流密度が大きくなるため、より発熱
し、ワイヤボンディングの冷熱耐久寿命はさらに短くな
る傾向にある。
【０００６】本発明は上記問題に鑑みて成され、大電力
用半導体デバイスの電極との電気的な接合部位における
冷熱耐久性を向上させることを目的とする。
用半導体デバイスの電極との電気的な接合部位における
冷熱耐久性を向上させることを目的とする。
【０００７】
【課題を解決するための手段】上記問題を解決すべく、
請求項１に記載の発明においては、一面側に電極（２）
が形成されてなる半導体チップ（１）と、電極上に配置
されたバンプ部（６）と、半導体チップのうち電極が形
成されている面と対向する面を有してなり、バンプ部と
接合されて、該バンプ部を介して電極と電気的に接合さ
れた接合部材（４）と、接合部材に接続されたリード
（３）と、半導体チップのうち、電極が設けられた面の
反対側に配置された第１の放熱板（８）とを有して構成
され、接合部材と第１の放熱板とは、半導体チップの材
料と熱膨張係数が近似している材料で構成されていると
共に、それぞれが略同等の厚みで構成されていることを
特徴とする。
請求項１に記載の発明においては、一面側に電極（２）
が形成されてなる半導体チップ（１）と、電極上に配置
されたバンプ部（６）と、半導体チップのうち電極が形
成されている面と対向する面を有してなり、バンプ部と
接合されて、該バンプ部を介して電極と電気的に接合さ
れた接合部材（４）と、接合部材に接続されたリード
（３）と、半導体チップのうち、電極が設けられた面の
反対側に配置された第１の放熱板（８）とを有して構成
され、接合部材と第１の放熱板とは、半導体チップの材
料と熱膨張係数が近似している材料で構成されていると
共に、それぞれが略同等の厚みで構成されていることを
特徴とする。
【０００８】このように、半導体チップを接合部材と放
熱板とで挟み込んだ構成にすると共に、これら接合部材
と放熱板とを半導体チップと熱膨張係数が近似した材質
で構成することにより、熱膨張係数差に基づく熱応力の
発生を抑制することができる。このため、半導体チップ
との電気的な接合部における冷熱耐久性を向上させるこ
とができる。
熱板とで挟み込んだ構成にすると共に、これら接合部材
と放熱板とを半導体チップと熱膨張係数が近似した材質
で構成することにより、熱膨張係数差に基づく熱応力の
発生を抑制することができる。このため、半導体チップ
との電気的な接合部における冷熱耐久性を向上させるこ
とができる。
【０００９】請求項２に記載の発明においては、接合部
材を挟んで、半導体チップの反対側には、第２の放熱板
（７）が配置されていることを特徴としている。
材を挟んで、半導体チップの反対側には、第２の放熱板
（７）が配置されていることを特徴としている。
【００１０】このように、第１、第２の方熱板で半導体
チップを挟むようにすれば、第１、第２の放熱板のそれ
ぞれで熱を放射させることができるため、半導体チップ
の高温化を抑制することができる。
チップを挟むようにすれば、第１、第２の放熱板のそれ
ぞれで熱を放射させることができるため、半導体チップ
の高温化を抑制することができる。
【００１１】例えば、請求項３に示すように、第１、第
２の放熱板の外周を、枠部材（１８）で囲い、第１、第
２の放熱板及び枠部材を、これらの間の液密性が保持さ
れるように組付ければ、半導体装置を水等の冷却液中に
入れ、冷却することも可能である。
２の放熱板の外周を、枠部材（１８）で囲い、第１、第
２の放熱板及び枠部材を、これらの間の液密性が保持さ
れるように組付ければ、半導体装置を水等の冷却液中に
入れ、冷却することも可能である。
【００１２】なお、請求項１乃至６に記載の半導体装置
の実装構造は、請求項７に示すように、半導体チップに
１００Ａ／ｃｍ2以上の電流を流すような大電流用デバ
イスに用いると好適である。
の実装構造は、請求項７に示すように、半導体チップに
１００Ａ／ｃｍ2以上の電流を流すような大電流用デバ
イスに用いると好適である。
【００１３】また、請求項１乃至６に示す構造は、請求
項８に示すように、半導体チップ（１）と接合部材
（４）を備えたリード（３）とを用意し、電極と接合部
材の間にバンプ部を配置したのち、該バンプ部を介して
電極と接合部材とを接合し、半導体チップのうち電極が
形成された面の反対側に、半導体チップと熱膨張係数が
近似する材料で構成されていると共に接合部材と略同等
の厚みを有して構成されてなる放熱板（８）を配置する
ことにより、製造される。
項８に示すように、半導体チップ（１）と接合部材
（４）を備えたリード（３）とを用意し、電極と接合部
材の間にバンプ部を配置したのち、該バンプ部を介して
電極と接合部材とを接合し、半導体チップのうち電極が
形成された面の反対側に、半導体チップと熱膨張係数が
近似する材料で構成されていると共に接合部材と略同等
の厚みを有して構成されてなる放熱板（８）を配置する
ことにより、製造される。
【００１４】この場合、請求項９に示すように、半導体
チップ上に接合部材を備えたリードを搭載し、接合部材
を超音波振動させることによって行なうことによって、
接合部材と電極とを接合してもよい。
チップ上に接合部材を備えたリードを搭載し、接合部材
を超音波振動させることによって行なうことによって、
接合部材と電極とを接合してもよい。
【００１５】このように、バンプ部を介して接合部材と
電極とを接合することにより、一括して接合が行なえる
ため、ワイヤボンディングのように１つ１つ接合する必
要性をなくすことができる。これにより、製造工程の簡
略化を図ることができる。
電極とを接合することにより、一括して接合が行なえる
ため、ワイヤボンディングのように１つ１つ接合する必
要性をなくすことができる。これにより、製造工程の簡
略化を図ることができる。
【００１６】なお、上記括弧内の符号は、後述する実施
形態における図中に表わされる符号との対応関係を示し
ている。
形態における図中に表わされる符号との対応関係を示し
ている。
【００１７】
【発明の実施の形態】図１に、本発明の一実施形態を適
用した大電力用デバイスの実装構造の断面構成を示す。
以下、図１に基づき上記実装構造について説明する。
用した大電力用デバイスの実装構造の断面構成を示す。
以下、図１に基づき上記実装構造について説明する。
【００１８】図１に示すＳｉチップ１には、電流がＳｉ
チップ１の表裏面方向に向かって流れるいわゆる縦型構
造のＩＧＢＴが大電力用デバイスとして形成されてい
る。このＩＧＢＴは複数のユニットセルで構成されてい
る。そして、Ｓｉチップ１の表面には、複数のユニット
セルからなるＩＧＢＴのそれぞれに電気的に接続された
複数の電極２が形成されている。これら複数の電極２は
Ａｌで構成されており、ＩＧＢＴのエミッタ電極を構成
している。以下、電極２をエミッタ電極という。
チップ１の表裏面方向に向かって流れるいわゆる縦型構
造のＩＧＢＴが大電力用デバイスとして形成されてい
る。このＩＧＢＴは複数のユニットセルで構成されてい
る。そして、Ｓｉチップ１の表面には、複数のユニット
セルからなるＩＧＢＴのそれぞれに電気的に接続された
複数の電極２が形成されている。これら複数の電極２は
Ａｌで構成されており、ＩＧＢＴのエミッタ電極を構成
している。以下、電極２をエミッタ電極という。
【００１９】そして、エミッタ電極２に接続される引き
出し用のリード３の先端、つまりエミッタ電極２との接
続部位には、Ｓｉチップ１の表面と対向する面を有する
接合部材４が配置されている。この接合部材４は、Ａｌ
よりもＳｉと熱膨張係数が近似しているＭｏで構成され
ている。
出し用のリード３の先端、つまりエミッタ電極２との接
続部位には、Ｓｉチップ１の表面と対向する面を有する
接合部材４が配置されている。この接合部材４は、Ａｌ
よりもＳｉと熱膨張係数が近似しているＭｏで構成され
ている。
【００２０】接合部材４のうちＳｉチップ１と対向する
面には、複数のエミッタ電極２のそれぞれと対応する位
置にそれぞれ突起部４ａが備えられている。これら突起
部４ａの先端位置にはＮｉ／Ａｕメッキ５が施されてお
り、このＮｉ／Ａｕメッキ５の表面にはＺｎ−Ｓｎはん
だ６が配置されている。
面には、複数のエミッタ電極２のそれぞれと対応する位
置にそれぞれ突起部４ａが備えられている。これら突起
部４ａの先端位置にはＮｉ／Ａｕメッキ５が施されてお
り、このＮｉ／Ａｕメッキ５の表面にはＺｎ−Ｓｎはん
だ６が配置されている。
【００２１】そして、このＺｎ−Ｓｎはんだ６を介し
て、複数のエミッタ電極２と接合部材４が電気的に接合
された状態となっている。このＺｎ−Ｓｎはんだ６に含
まれているＺｎはＡｌに対して拡散定数が大きく、電気
伝導性が良好な金属である。ただし、Ｚｎの融点が４２
０℃と高温であるため、Ｓｎとの合金とすることによっ
てＺｎ−Ｓｎの共晶温度１９８℃まで融点温度が低下す
るようにしている。
て、複数のエミッタ電極２と接合部材４が電気的に接合
された状態となっている。このＺｎ−Ｓｎはんだ６に含
まれているＺｎはＡｌに対して拡散定数が大きく、電気
伝導性が良好な金属である。ただし、Ｚｎの融点が４２
０℃と高温であるため、Ｓｎとの合金とすることによっ
てＺｎ−Ｓｎの共晶温度１９８℃まで融点温度が低下す
るようにしている。
【００２２】このように、エミッタ電極２からの引き出
し用のリード３は、接合部材４を介してＳｉチップ１上
のエミッタ電極２と電気的に接合されるように構成され
ている。
し用のリード３は、接合部材４を介してＳｉチップ１上
のエミッタ電極２と電気的に接合されるように構成され
ている。
【００２３】さらに、リード３のうち接合部材４が配置
された側の反対側には、ＡｌＮで構成された放熱板７が
備えられている。このように、Ｓｉチップ１の表面側に
おいては、放熱板７を介して、Ｓｉチップ１が発した熱
が放射できるようになっている。
された側の反対側には、ＡｌＮで構成された放熱板７が
備えられている。このように、Ｓｉチップ１の表面側に
おいては、放熱板７を介して、Ｓｉチップ１が発した熱
が放射できるようになっている。
【００２４】一方、Ｓｉチップ１の裏面側には、ＡｌＮ
で構成された放熱板８が配置されている。この放熱板８
は、接合部材４と略同等の厚みで構成されている。この
放熱板８の表面には、金属箔配線９がパターニングされ
ており、Ｓｉチップ１の裏面ははんだ１０を介して金属
箔配線９に電気的に接続された状態となっている。そし
て、金属箔配線９には取り出し用のリード１１が接続さ
れている。このように、Ｓｉチップ１の裏面側において
は、放熱板８を介して、Ｓｉチップ１が発した熱が放射
できるようになっている。
で構成された放熱板８が配置されている。この放熱板８
は、接合部材４と略同等の厚みで構成されている。この
放熱板８の表面には、金属箔配線９がパターニングされ
ており、Ｓｉチップ１の裏面ははんだ１０を介して金属
箔配線９に電気的に接続された状態となっている。そし
て、金属箔配線９には取り出し用のリード１１が接続さ
れている。このように、Ｓｉチップ１の裏面側において
は、放熱板８を介して、Ｓｉチップ１が発した熱が放射
できるようになっている。
【００２５】さらに、Ｓｉチップ１の表面側にはまた、
ＩＧＢＴのゲート電極１２が形成されている。このゲー
ト電極１２は、Ｚｎ−Ｓｎはんだ１３を介して配線部１
４に接続されている。この配線部１４はＳｉチップ１の
裏面側に接続された放熱板８方向に取り回され、はんだ
１５を介して放熱板８上にパターニングされた金属箔配
線１６に電気的に接続されている。そして、金属箔配線
１６には取り出し用のリード１７が接続されている。
ＩＧＢＴのゲート電極１２が形成されている。このゲー
ト電極１２は、Ｚｎ−Ｓｎはんだ１３を介して配線部１
４に接続されている。この配線部１４はＳｉチップ１の
裏面側に接続された放熱板８方向に取り回され、はんだ
１５を介して放熱板８上にパターニングされた金属箔配
線１６に電気的に接続されている。そして、金属箔配線
１６には取り出し用のリード１７が接続されている。
【００２６】そして、Ｓｉチップ１の表面側に配置され
た放熱板７と、Ｓｉチップ１の裏面側に配置された放熱
板８は同様の形状（例えば、４角形）で構成されてお
り、これら放熱板７、８の外周を樹脂ケース１８で囲ん
で、Ｓｉチップ１の防水がなされるようになっている。
た放熱板７と、Ｓｉチップ１の裏面側に配置された放熱
板８は同様の形状（例えば、４角形）で構成されてお
り、これら放熱板７、８の外周を樹脂ケース１８で囲ん
で、Ｓｉチップ１の防水がなされるようになっている。
【００２７】なお、樹脂ケース１８には、部分的に開口
部が形成されており、この開口部を通じて各リード３、
１１、１７が樹脂ケース１８の外部に引き出せるように
なっている。
部が形成されており、この開口部を通じて各リード３、
１１、１７が樹脂ケース１８の外部に引き出せるように
なっている。
【００２８】このように構成された大電力用デバイスの
実装構造は、例えば、放熱板７、８を冷却液に浸すこと
で、放熱板７、８から冷却液へ放熱が行われるように構
成される。このとき、Ｓｉチップ１の表裏面の両面にお
いて、放熱板７、８を配置し、両面から放熱が行われる
ようにしているため、片面のみから行われる場合に比し
て放熱効率を良好にすることができる。これにより、Ｓ
ｉチップ１に例えば１００Ａ／ｃｍ2以上の大電流を流
した時に、Ｓｉチップ１が発熱しても、Ｓｉチップ１が
高温にならないようにすることができる。
実装構造は、例えば、放熱板７、８を冷却液に浸すこと
で、放熱板７、８から冷却液へ放熱が行われるように構
成される。このとき、Ｓｉチップ１の表裏面の両面にお
いて、放熱板７、８を配置し、両面から放熱が行われる
ようにしているため、片面のみから行われる場合に比し
て放熱効率を良好にすることができる。これにより、Ｓ
ｉチップ１に例えば１００Ａ／ｃｍ2以上の大電流を流
した時に、Ｓｉチップ１が発熱しても、Ｓｉチップ１が
高温にならないようにすることができる。
【００２９】このように、Ｓｉチップ１の高温化を抑制
することによって、Ｓｉチップ１が高温となることによ
って発生するＳｉチップ１との電気的接合が行われる部
分の熱膨張係数の相違による熱応力の発生をより低減す
ることができる。
することによって、Ｓｉチップ１が高温となることによ
って発生するＳｉチップ１との電気的接合が行われる部
分の熱膨張係数の相違による熱応力の発生をより低減す
ることができる。
【００３０】さらに、本実施形態の実装構造において
は、Ｓｉチップ１と接合される基板として、接合部材４
と放熱板８を用いている。これら、接合部材４と放熱板
８は、それぞれＭｏとＡｌＮという、Ｓｉと熱膨張係数
が近似する物質で構成しているため、Ｓｉチップ１との
熱膨張係数の相違による熱応力が発生しにくくできる。
このため、熱応力による接続部位の剥離が発生し難くす
ることができる。
は、Ｓｉチップ１と接合される基板として、接合部材４
と放熱板８を用いている。これら、接合部材４と放熱板
８は、それぞれＭｏとＡｌＮという、Ｓｉと熱膨張係数
が近似する物質で構成しているため、Ｓｉチップ１との
熱膨張係数の相違による熱応力が発生しにくくできる。
このため、熱応力による接続部位の剥離が発生し難くす
ることができる。
【００３１】ただし、ＭｏやＡｌＮの熱膨張係数がＳｉ
の熱膨張係数と近似しているとしても熱応力を完全に抑
制することはできない。このため、本実施形態では、接
合部材４と放熱板８によってＳｉチップ１を挟み込んだ
サンドイッチ構造とすることによって、Ｓｉチップ１の
表裏に同等の熱応力が発生するようにでき、互いに打ち
消し合うようにできるため、Ｓｉチップ１と接合部材４
若しくは放熱板８との熱膨張係数の相違から生じるバイ
メタル効果による反りをさらに抑制することができる。
の熱膨張係数と近似しているとしても熱応力を完全に抑
制することはできない。このため、本実施形態では、接
合部材４と放熱板８によってＳｉチップ１を挟み込んだ
サンドイッチ構造とすることによって、Ｓｉチップ１の
表裏に同等の熱応力が発生するようにでき、互いに打ち
消し合うようにできるため、Ｓｉチップ１と接合部材４
若しくは放熱板８との熱膨張係数の相違から生じるバイ
メタル効果による反りをさらに抑制することができる。
【００３２】次に、本実施形態における大電流用デバイ
スの実装工程について説明する。この実装工程を図２に
示し、この図に基づいて説明する。
スの実装工程について説明する。この実装工程を図２に
示し、この図に基づいて説明する。
【００３３】まず、複数のユニットセルからなるＩＧＢ
Ｔ、及びこのＩＧＢＴのエミッタ電極２が形成されたＳ
ｉチップ１を用意すると共に、先端位置に接合部材４が
配置されたリード３を用意する。
Ｔ、及びこのＩＧＢＴのエミッタ電極２が形成されたＳ
ｉチップ１を用意すると共に、先端位置に接合部材４が
配置されたリード３を用意する。
【００３４】この接合部材４は、Ｓｉチップ１と対向す
る面を有している。この面のうち、Ｓｉチップ１のエミ
ッタ電極２のそれぞれと対応する位置には、突起部４ａ
が形成されており、この突起部４ａの先端をＮｉ／Ａｕ
メッキ５を施す。このように、Ｎｉメッキを施すことに
より、Ｚｎ−Ｓｎはんだ６が濡れ易いようにできる。ま
た、このようにＮｉメッキのみでなく、Ａｕメッキも施
すことにより、Ｎｉメッキの酸化を防止することができ
る。
る面を有している。この面のうち、Ｓｉチップ１のエミ
ッタ電極２のそれぞれと対応する位置には、突起部４ａ
が形成されており、この突起部４ａの先端をＮｉ／Ａｕ
メッキ５を施す。このように、Ｎｉメッキを施すことに
より、Ｚｎ−Ｓｎはんだ６が濡れ易いようにできる。ま
た、このようにＮｉメッキのみでなく、Ａｕメッキも施
すことにより、Ｎｉメッキの酸化を防止することができ
る。
【００３５】そして、各突起部４ａの先端にＺｎ−Ｓｎ
はんだ６を塗布したのち、対応し合う突起部４ａとエミ
ッタ電極２のそれぞれが一致するように位置合わせし
て、リード３をＳｉチップ１上に搭載する。
はんだ６を塗布したのち、対応し合う突起部４ａとエミ
ッタ電極２のそれぞれが一致するように位置合わせし
て、リード３をＳｉチップ１上に搭載する。
【００３６】そして、Ｚｎ−Ｓｎの共晶温度以上の温
度、例えば２１０〜２５０℃の熱処理を施し、Ｚｎ−Ｓ
ｎはんだ６を溶融する。これにより、エミッタ電極２及
びＮｉ／Ａｕメッキ５にＺｎ−Ｓｎはんだ６が濡れ広が
り、リード３とＳｉチップ１が接合される。
度、例えば２１０〜２５０℃の熱処理を施し、Ｚｎ−Ｓ
ｎはんだ６を溶融する。これにより、エミッタ電極２及
びＮｉ／Ａｕメッキ５にＺｎ−Ｓｎはんだ６が濡れ広が
り、リード３とＳｉチップ１が接合される。
【００３７】この後、表面に金属箔配線９、１６をパタ
ーニングした放熱板８を用意し、はんだ１０を介して放
熱板８上の金属箔配線９とＳｉチップ１の裏面とを接続
すると共に、配線部１４やはんだ１５を介してＳｉチッ
プ１表面側に形成されたゲート電極１２と金属箔配線１
６とを接合する。
ーニングした放熱板８を用意し、はんだ１０を介して放
熱板８上の金属箔配線９とＳｉチップ１の裏面とを接続
すると共に、配線部１４やはんだ１５を介してＳｉチッ
プ１表面側に形成されたゲート電極１２と金属箔配線１
６とを接合する。
【００３８】接合手順は、はんだ材質によりＳｉチップ
１と接合部材４を接合後、Ｓｉチップ１と放熱板８、Ｓ
ｉチップ１と配線部１４を接合しても、Ｓｉチップ１と
放熱板８を接合後、Ｓｉチップ１と接合部材４、Ｓｉチ
ップ１と配線部１４を接合しても、Ｓｉチップ１と放熱
板８、Ｓｉチップ１と接合部材４、Ｓｉチップ１と配線
部１４を同時に接合してもよい。
１と接合部材４を接合後、Ｓｉチップ１と放熱板８、Ｓ
ｉチップ１と配線部１４を接合しても、Ｓｉチップ１と
放熱板８を接合後、Ｓｉチップ１と接合部材４、Ｓｉチ
ップ１と配線部１４を接合しても、Ｓｉチップ１と放熱
板８、Ｓｉチップ１と接合部材４、Ｓｉチップ１と配線
部１４を同時に接合してもよい。
【００３９】そして、金属箔配線９、１６にリード１
１、１７を接続すると共に、Ｓｉチップ１の表面側に配
置されたリード３上に放熱板７を固定し、さらに放熱板
７、８の外周を樹脂ケース１８で囲むことによって本実
施形態に示す実装構造が完成する。
１、１７を接続すると共に、Ｓｉチップ１の表面側に配
置されたリード３上に放熱板７を固定し、さらに放熱板
７、８の外周を樹脂ケース１８で囲むことによって本実
施形態に示す実装構造が完成する。
【００４０】（他の実施形態）上記実施形態では、Ｚｎ
−Ｓｎはんだ６を介してリード３の先端位置に備えられ
た接合部材４とＳｉチップ１上の各エミッタ電極２との
電気的接合を行なったが、この他の方法を用いて行なっ
てもよい。
−Ｓｎはんだ６を介してリード３の先端位置に備えられ
た接合部材４とＳｉチップ１上の各エミッタ電極２との
電気的接合を行なったが、この他の方法を用いて行なっ
てもよい。
【００４１】例えば、図３に示すように、接合部材４の
うちＳｉチップ２と対向する面に、各エミッタ電極２の
それぞれと対応する位置に軟金属２０を配置する。この
軟金属２０としては、例えば、Ａｌを採用することがで
きる。そして、各エミッタ電極２と各軟金属２０とを位
置合わせして、リード３をＳｉチップ１上に搭載する。
その後、図中の矢印に示すように、超音波振動を加える
ことによって軟金属２０とエミッタ電極２とを擦り合わ
せることで、これらを電気的に接合する事も可能であ
る。
うちＳｉチップ２と対向する面に、各エミッタ電極２の
それぞれと対応する位置に軟金属２０を配置する。この
軟金属２０としては、例えば、Ａｌを採用することがで
きる。そして、各エミッタ電極２と各軟金属２０とを位
置合わせして、リード３をＳｉチップ１上に搭載する。
その後、図中の矢印に示すように、超音波振動を加える
ことによって軟金属２０とエミッタ電極２とを擦り合わ
せることで、これらを電気的に接合する事も可能であ
る。
【００４２】なお、このとき、接合部分全体を３６０℃
程度に加熱すれば、振動幅、振動速度を下げることがで
きるため、振動によるＳｉチップ１のダメージを低減す
ることができる。また、軟金属２０をＡｌ等で形成する
場合、軟金属２０の両接合面をＡｕ膜で覆ったり、Ａｕ
微粉末で覆ったりすることによって、よりエミッタ電極
２や接合部材４と接合され易くすることもできる。
程度に加熱すれば、振動幅、振動速度を下げることがで
きるため、振動によるＳｉチップ１のダメージを低減す
ることができる。また、軟金属２０をＡｌ等で形成する
場合、軟金属２０の両接合面をＡｕ膜で覆ったり、Ａｕ
微粉末で覆ったりすることによって、よりエミッタ電極
２や接合部材４と接合され易くすることもできる。
【００４３】また、接合部材４に突起部分４ａを形成し
なくても接合部材４とＳｉチップ１とを接合する事も可
能である。
なくても接合部材４とＳｉチップ１とを接合する事も可
能である。
【００４４】例えば、Ｓｉチップの表面に備えられるエ
ミッタ電極をＳｉチップの表面から突出するように構成
し、接合部材にＺｎ−Ｓｎはんだを用いてはんだ付けす
ることができる。また、ＳｉチップのＡｌ電極上にＡｕ
バンプあるいはＣｕバンプを配置し、超音波接合によっ
てＡｌ電極上の各バンプと接合部材とを接合するように
してもよい。また、ＳｉチップのＡｌ電極上にＡｕバン
プ等を配置したのち、Ａｕバンプなどに接合部材を押し
付け、加熱処理を施す事で、各バンプと接合部材とを接
合してもよい。
ミッタ電極をＳｉチップの表面から突出するように構成
し、接合部材にＺｎ−Ｓｎはんだを用いてはんだ付けす
ることができる。また、ＳｉチップのＡｌ電極上にＡｕ
バンプあるいはＣｕバンプを配置し、超音波接合によっ
てＡｌ電極上の各バンプと接合部材とを接合するように
してもよい。また、ＳｉチップのＡｌ電極上にＡｕバン
プ等を配置したのち、Ａｕバンプなどに接合部材を押し
付け、加熱処理を施す事で、各バンプと接合部材とを接
合してもよい。
【図１】本発明の一実施形態における大電流用デバイス
の実装構造を表わす断面図である。
の実装構造を表わす断面図である。
【図２】図１の大電流用デバイスの実装方法を示す図で
ある。
ある。
【図３】他の実施形態における大電流用デバイスの実装
構造を表わす断面図である。
構造を表わす断面図である。
【図４】従来における大電流用デバイスの実装構造を表
わす断面図である。
わす断面図である。
１…Ｓｉチップ、２…エミッタ電極、３、１１、１７…
リード、３…接合部材、４ａ…突出部、５…Ｎｉ／Ａｕ
メッキ、６、１３…Ｚｎ−Ｓｎはんだ、７、８…放熱
板、９、１６…金属箔配線、１０、１５…はんだ、１２
…ゲート電極、１４…配線部、１８…樹脂ケース。
リード、３…接合部材、４ａ…突出部、５…Ｎｉ／Ａｕ
メッキ、６、１３…Ｚｎ−Ｓｎはんだ、７、８…放熱
板、９、１６…金属箔配線、１０、１５…はんだ、１２
…ゲート電極、１４…配線部、１８…樹脂ケース。
フロントページの続き (72)発明者 平井 康義 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 Ｆターム(参考） 5F036 AA01 BB01 BC05 BD01
Claims (9)
- 【請求項１】 一面側に電極（２）が形成されてなる半
導体チップ（１）と、 前記電極上に配置されたバンプ部（６）と、 前記半導体チップのうち前記電極が形成されている面と
対向する面を有してなり、前記バンプ部と接合されて、
該バンプ部を介して前記電極と電気的に接合された接合
部材（４）と、 前記接合部材に接続されたリード（３）と、 前記半導体チップのうち、前記電極が設けられた面の反
対側に配置された第１の放熱板（８）とを有して構成さ
れ、 前記接合部材と前記第１の放熱板とは、前記半導体チッ
プの材料と熱膨張係数が近似している材料で構成されて
いると共に、それぞれが略同等の厚みで構成されている
ことを特徴とする半導体装置の実装構造。 - 【請求項２】 前記接合部材を挟んで、前記半導体チッ
プの反対側には、第２の放熱板（７）が配置されている
ことを特徴とする請求項１に記載の半導体装置の実装構
造。 - 【請求項３】 前記第１、第２の放熱板の外周は、枠部
材（１８）で囲まれており、前記第１、第２の放熱板及
び前記枠部材は、これらの間の液密性が保持されるよう
に組付けられていることを特徴とする請求項２に記載の
半導体装置の実装構造。 - 【請求項４】 前記接合部材のうち前記バンプ部と接す
る部位には、Ｎｉを含む金属材料が塗布されていること
を特徴とする請求項１乃至３のいずれか１つに記載の半
導体装置の実装構造。 - 【請求項５】 前記接合部材のうち、前記バンプ部と接
する部位は、突出部（４ａ）となっていることを特徴と
する請求項１乃至４のいずれか１つに記載の半導体装置
の製造方法。 - 【請求項６】 前記バンプ部は、Ｚｎを含有するはんだ
で構成されていることを特徴とする請求項１乃至５のい
ずれか１つに記載の半導体装置の実装構造。 - 【請求項７】 前記半導体チップには、１００Ａ／ｃｍ
2以上の電流が流されることを特徴とする請求項１乃至
６のいずれか１つに記載の半導体装置の実装構造。 - 【請求項８】 一面側に電極（２）が備えられている半
導体チップ（１）の該電極を、バンプ部（６）を介して
リード（３）に電気的に接合する半導体装置の実装方法
において、 一面側に電極が備えられた半導体チップを用意する工程
と、 前記半導体チップのうち前記電極が形成されている面と
対向する面を有すると共に前記半導体チップと熱膨張係
数が近似する材質で構成された接合部材（４）を備えた
リード（３）を用意する工程と、 前記電極と前記接合部材の間に前記バンプ部を配置した
のち、該バンプ部を介して前記電極と前記接合部材とを
接合する工程と、 前記半導体チップのうち前記電極が形成された面の反対
側に、前記半導体チップと熱膨張係数が近似する材料で
構成されていると共に前記接合部材と略同等の厚みを有
して構成されてなる放熱板（８）を配置する工程と、を
含むことを特徴とする半導体装置の実装方法。 - 【請求項９】 前記電極と前記接合部材との接合工程
は、前記半導体チップ上に前記接合部材を備えたリード
を搭載し、前記接合部材を超音波振動させることによっ
て行なうことを特徴とする請求項７に記載の半導体装置
の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15574599A JP4023032B2 (ja) | 1999-06-02 | 1999-06-02 | 半導体装置の実装構造及び実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15574599A JP4023032B2 (ja) | 1999-06-02 | 1999-06-02 | 半導体装置の実装構造及び実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000349207A true JP2000349207A (ja) | 2000-12-15 |
| JP4023032B2 JP4023032B2 (ja) | 2007-12-19 |
Family
ID=15612512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15574599A Expired - Fee Related JP4023032B2 (ja) | 1999-06-02 | 1999-06-02 | 半導体装置の実装構造及び実装方法 |
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|---|---|
| JP (1) | JP4023032B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003218306A (ja) * | 2002-01-28 | 2003-07-31 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2004363337A (ja) * | 2003-06-05 | 2004-12-24 | Toyota Motor Corp | 半導体装置の冷却構造 |
| JP2006120933A (ja) * | 2004-10-22 | 2006-05-11 | Toyota Motor Corp | 半導体装置 |
| JP2006294882A (ja) * | 2005-04-12 | 2006-10-26 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2007042738A (ja) * | 2005-08-01 | 2007-02-15 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| JP2007109880A (ja) * | 2005-10-13 | 2007-04-26 | Fuji Electric Holdings Co Ltd | 半導体装置 |
| KR100780830B1 (ko) * | 2005-12-19 | 2007-11-30 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| JP2009064852A (ja) * | 2007-09-05 | 2009-03-26 | Okutekku:Kk | 半導体装置及び半導体装置の製造方法 |
| EP2372763A2 (en) | 2010-04-02 | 2011-10-05 | Hitachi Ltd. | Power semiconductor module |
| JP2012244035A (ja) * | 2011-05-23 | 2012-12-10 | Aisin Seiki Co Ltd | 半導体装置とその製造方法 |
| JP2013085470A (ja) * | 2012-12-10 | 2013-05-09 | Hitachi Ltd | インバータ |
| DE102014118836B4 (de) * | 2014-01-09 | 2021-05-27 | Infineon Technologies Ag | Halbleiter-packaging-anordnung und halbleiter-package |
| US11094638B2 (en) | 2018-06-18 | 2021-08-17 | Fuji Electric Co., Ltd. | Semiconductor device |
| EP4213203A1 (en) * | 2022-01-12 | 2023-07-19 | Nexperia B.V. | Semiconductor device package and method for manufacturing the same |
-
1999
- 1999-06-02 JP JP15574599A patent/JP4023032B2/ja not_active Expired - Fee Related
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| EP2372763A2 (en) | 2010-04-02 | 2011-10-05 | Hitachi Ltd. | Power semiconductor module |
| JP2011216822A (ja) * | 2010-04-02 | 2011-10-27 | Hitachi Ltd | パワー半導体モジュール |
| US8294258B2 (en) | 2010-04-02 | 2012-10-23 | Hitachi, Ltd. | Power semiconductor module |
| JP2012244035A (ja) * | 2011-05-23 | 2012-12-10 | Aisin Seiki Co Ltd | 半導体装置とその製造方法 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070626 |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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