JP4649948B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関し、より特定的にはパワー半導体装置に関する。
近年、電気自動車やハイブリッド自動車などが注目されているが、このような用途では、小型で効率がよく信頼性の高いパワー半導体装置が求められている。パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のパワー半導体装置は、扱う電流が大きいので、ワイヤボンディングを用いずに、半導体チップ上に設けられた素子側電極（パッド）と電流を授受するための回路側電極（バスバー）とが広い面積で接合される場合がある。
このような広い接合部においては、半導体チップと回路側電極との間の熱膨張係数が異なるので接合面に応力がかかってしまう。半導体装置の信頼性を高めるためにはこのような応力を緩和することも重要である。
特開２００３−２３４４４７号公報（特許文献１）には、このような接合面の応力が緩和された半導体素子実装回路および半導体素子実装方法が開示されている。
図１２は、従来の半導体素子実装回路を説明するための図である。
図１２を参照して、この半導体素子実装回路は、上面に素子側電極（図示せず）が形成された半導体素子１７０と、半導体素子１７０上に形成された応力緩和層１４０と、応力緩和層１４０上に形成されたはんだ層１５０と、はんだ層１５０に接続された回路側電極１６０とを備える。応力緩和層１４０は、素子側電極とはんだ層１５０とを電気的に接続する貫通導電部１４５と、貫通導電部１４５を隔てる緩衝部１４１とを有する。
応力緩和層１４０ははんだ層１５０よりも変形しやすいので、半導体素子１７０と回路側電極１６０との間に応力が生じた場合、この応力を応力緩和層１４０の変形により吸収し、はんだ層１５０にかかる応力を緩和することができる。これにより素子側電極と回路側電極１６０との接続信頼性を長期にわたって維持することができる。
特開２００３−２３４４４７号公報
パワー半導体素子は、扱う電流が大きいので動作時の放熱が重要である。しかしながら、図１２に示された半導体素子実装回路は、応力緩和層１４０が半導体素子１７０と回路側電極１６０との間に介在しているので応力緩和層１４０を設けるために工程が複雑なものとなる。
この発明の目的は、温度変化に対する信頼性が高められ、かつ簡易な構成の半導体装置を提供することである。
この発明は、要約すると、半導体装置であって、平板状の半導体素子と、半導体素子の第１の主面に接続される第１の部材とを備える。半導体素子と第１の部材とは、複数の接続部分において接合される。第１の主面における複数の接続部分の間の部分は、第１の部材とは非接触に支持される。
好ましくは、第１の主面上の第１の部材への接合面と第１の部材の第１の主面への接合面とのいずれか一方には、複数の接続部分にそれぞれ対応する複数の接続突起が形成されている。
より好ましくは、複数の接続突起は、半導体素子の第１の主面に形成される。
より好ましくは、第１の部材は半導体素子に電気的に接続されている電極であり、複数の接続突起は、電極表面に形成されている。
好ましくは、半導体素子の第１の主面と第１の部材との間に介在して半導体素子と第１の部材とをろう付けする複数に分割されたろう付け合金部をさらに備える。
より好ましくは、ろう付け合金部は、第１の部材と半導体素子とを電気的に接続するはんだ部を含む。
さらに好ましくは、複数に分割されたろう付け合金部の各々は、はんだ部の周囲を取り囲むはんだ部よりも融点の高い包囲部を含む。
本発明によれば、簡単な構成で温度変化時の半導体基板と平面電極または基板との間の接合層に発生する熱応力を低減し信頼性を高めることができる。
［参考例１］
図１は、参考例１の半導体装置の側面図である。
図１を参照して、半導体装置１は、電力スイッチング用の素子を含むパワー半導体素子４と、パワー半導体素子４の上部表面に接続される平面電極２と、パワー半導体素子４の下部表面に接続されるＤＢＡ（Direct Brazed Aluminum）基板６と、ＤＢＡ基板６の下部表面に接続されるヒートシンクベース板８とを含む。
パワー半導体素子４は、半導体基板１０と、半導体基板１０の上面に形成された主電流取出し用の電極１２と、半導体基板１０の下面に形成された主電流取出し用の電極１４とを含む。
ＤＢＡ基板６は、高い熱伝導特性を有するセラミック基板１６と、セラミック基板１６の両面にそれぞれロウ付けされた高純度アルミニウムのパターン電極１８，２０とを含む。
平面電極２のパワー半導体素子４に接続される側には多数の微細な突起３０が形成されている。同様にパターン電極１８，２０に対しても同様な突起が形成されている。このような突起は、プレス加工やエッチング加工によって形成することが可能である。
平面電極２とパワー半導体素子４の電極１２とは、はんだ層２２によって多点で接続される。同様にパワー半導体素子４の電極１４とＤＢＡ基板のパターン電極１８とは、はんだ層２４によって多点で接続される。同じくパターン電極２０とヒートシンクベース板８とははんだ層２６によって多点で接続される。
図２は、図１における平面電極２の突起３０の形状の第１例を示した図である。
図２を参照して、平面電極２の突起部３０を切り出した斜視図が示される。各々の突起３０Ａは、円柱状でありその円柱の直径Ｄはおよそ２００μｍ前後である。はんだ層の厚みが１５０μｍ程度であることを考えるとこの程度の径が必要である。
円柱と円柱の間の部分３２Ａは何も充填されていない空間である。したがって、図１２で示した従来技術のように干渉部１４１を設ける必要がないので、構成も簡単となる一方、大面積のはんだ接合を行わないので温度変化時の応力が緩和され、はんだ層にクラックが入ることを避けることができる。
図３、図４、図５は、図１の突起部３０の第２〜４の形状例を示した図である。
図３を参照して、各々の突起３０Ｂは、四角柱状であり、空間３２Ｂ部分は電極が半導体基板上の電極とは非接触に支持される。
図４を参照して、各々の突起３０Ｃは六角柱の形状を有する。突起の間の空間３２Ｃの部分は、平面電極２はパワー半導体素子４に対して非接触に支持される。
図５を参照して、各突起３０Ｄはストライプ状の形状を有する。突起と突起の間の空間３２Ｄの部分において平面電極２はパワー半導体素子４に対して非接触に支持される。
以上説明したように、参考例１においては、図１のＩＧＢＴなどのパワー半導体素子４を実装するＤＢＡ基板６または平面電極２の接合部分を微細多点接続構造とする。微細多点接続部の先端部分は、はんだ等により接合半導体基板上の電極やヒートシンク板と接続を行なう。これにより簡易な構成で熱応力を緩和して接続部の信頼性を向上させることができる。
なお、ＤＢＡ基板に代えてＤＢＣ（Direct Brazed Copper）基板を用いてもよい。
［参考例２］
図６は、参考例２の半導体装置４０を示した図である。
図６を参照して、半導体装置４０は、パワー半導体素子４２と、パワー半導体素子４２を搭載する基板４４と、パワー半導体素子４２と基板４４とを接続するはんだ層４６とを含む。
パワー半導体素子４２の裏面には参考例１で説明した図１の突起部３０と同様な突起が形成される。この突起は、たとえば半導体基板をエッチングすることによって形成される。パワー半導体素子４２の裏面は電極の場合もあるが、ＳＯＩ（Silicon on Insulator）構造のパワー半導体素子の場合は、裏面は絶縁体（ＳｉＯ2）である場合もある。
図７は、図６におけるパワー半導体素子４２の第１の例を示した図である。
図７を参照して、パワー半導体素子４２Ａは、縦型素子であり、表面にソース電極となる金属層６４が形成される。
Ｎ型基板５２の下面はエッチング等により複数の突起が設けられており、その突起の先端部分にドレイン電極となる金属層６６が形成されている。
Ｎ型基板５２の上部には、Ｎ型のドリフト層５４が形成される。Ｎ型のドリフト層５４のさらに上部にはＰ型不純物領域５６が形成される。Ｐ型不純物領域５６の内部の半導体基板表面部にはＮ型不純物領域５８が形成される。
そして、Ｎ型不純物領域５８からＰ型不純物領域５６、ドリフト層５４、Ｐ型不純物領域５６を経てＮ型不純物領域５８に到る半導体基板表面部分には、ゲート酸化膜であるシリコン酸化膜６０およびポリシリコンのゲート電極層６２が形成される。そしてゲート電極層６２の上部にも保護酸化膜としてシリコン酸化膜６０が形成される。
半導体基板の表面には、Ｐ型不純物領域５６およびＮ型不純物領域５８に電気的に接続される金属層６４が形成される。金属層６４は、ＭＯＳトランジスタのソース電極となる。
図８は、図６におけるパワー半導体素子４２の第２の例を示した図である。
図８を参照して、パワー半導体素子４２Ｂは、ＳＯＩ構造を有する。すなわち絶縁層７２の裏面には複数の突起が形成され、その突起の先端部分にはパワー半導体素子４２Ｂを基板等にロウ付けするための金属層９４が形成されている。
絶縁層７２の上部にはＮ型基板７４が形成され、Ｎ型基板７４の上部にはドリフト層７６が形成される。ドリフト層７６の上部にはＰ型不純物領域７８，８２が形成される。Ｐ型不純物領域７８の内部の半導体基板表面部にはＮ型不純物領域８０が形成され、Ｐ型不純物領域８２の内部の半導体基板表面部にはＮ型不純物領域８４が形成される。
そして、Ｎ型不純物領域８４からＰ型不純物領域８２、ドリフト層７６、Ｐ型不純物領域７８を経てＮ型不純物領域８０に到る半導体基板表面部分には、ゲート酸化膜であるシリコン酸化膜８６およびポリシリコンのゲート電極層８８が形成される。そしてゲート電極層８８の上部も保護酸化膜であるシリコン酸化膜８６で覆われる。
半導体基板表面部のＮ型不純物領域８０およびＰ型不純物領域７８の上部にはこれらの領域に電気的に接続される金属層９０が形成され、Ｎ型不純物領域８４，Ｐ型不純物領域８２の上部にはこれらの領域に電気的に接続される金属層９２が形成される。金属層９０，９２の一方はソース電極に対応し、他方はドレイン電極に対応する。
参考例２においても図１２で示した従来技術のように干渉部１４１を設ける必要がないので、構成も簡単となる一方、大面積のはんだ接合を行わないので温度変化時の応力が緩和され、はんだ層にクラックが入ることを避けることができる。
以上説明したように、参考例２においては、パワー半導体素子４２を実装する基板１０４の接合部分をパワー半導体素子側に微細突起を設けることにより微細多点接続構造とする。微細多点接続部の先端部分は、はんだ等により接続される。これにより簡易な構成で熱応力を緩和して接続部の信頼性を向上させることができる。
なお、参考例２の微細突起についても図２〜図５で示した形状を用いることができる。また、参考例２では、パワー半導体素子の裏面に微細突起を設ける例をしめしたが、パワー半導体素子の表の面に微細突起を設けてこれを平面電極と接続する構造としても良い。
［実施の形態１］
図９は、実施の形態１の半導体装置１００の断面を示した図である。
図９を参照して、半導体装置１００は、パワー半導体素子１０２と、パワー半導体素子１０２が固定される基板１０４と、基板１０４とパワー半導体素子１０２とを接続する接続層１０６とを含む。
図１０は、図９における部分１０８を拡大して示した図である。
図１０を参照して、パワー半導体素子１０２は、半導体基板１１０と、半導体基板１１０の裏面に形成された金属層１１２とを含む。金属層１１２は、主電流を取出すための電極であってもよいし、たとえばパワー半導体素子がＳＯＩ構造である場合には、パワー半導体素子をはんだ等によりろう付けして固定するために設けられる金属層であってもよい。
基板１０４は、絶縁基板１１４と、絶縁基板１１４上に形成された金属層１１６とを含む。
接続層１０６は、はんだ部１２０と、はんだ部１２０を囲むように形成されたはんだよりも融点の高い金属で形成される包囲部１１８とを含む。はんだ１２０が加熱され溶けて金属層１１２，１１６とロウ付けされても、融点の高い包囲部１１８の存在により空間１２２の部分はパワー半導体素子１０２と基板１０４とは非接触に支持される。
図１１は、接続層１０６の形状を示す図である。
図１１に示すように、接続層１０６は、図２で示した突起３０Ａと同様各々が円柱状の形状を有しており、その円柱の間の空間１２２においてはパワー半導体素子とそれを搭載する基板とは非接触に支持される。
なお、図３〜図５に示したような形状も実施の形態１の半導体装置の接続層１０６として同様に適用することが可能である。
実施の形態１においても図１２で示した従来技術のように干渉部１４１を設ける必要がないので、構成も簡単となる一方、大面積のはんだ接合を行わないので温度変化時の応力が緩和され、はんだ層にクラックが入ることを避けることができる。
また、電極やパワー半導体素子を加工する必要がなく、工程をさらに簡素化できる。
なお、実施の形態１の接続層１０６を図１の平面電極２と半導体素子４との間の接合に適用しても良い。その場合は、平面電極２に微細突起を設けなくてもよい。また、接続層１０６を図１のＤＢＡ基板６とヒートシンク板８との間の接合に適用しても良い。その場合は、パターン電極２０に微細突起を設けなくてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
参考例１の半導体装置の側面図である。 図１における平面電極２の突起３０の形状の第１例を示した図である。 図１の突起部３０の第２の形状例を示した図である。 図１の突起部３０の第３の形状例を示した図である。 図１の突起部３０の第４の形状例を示した図である。 参考例２の半導体装置４０を示した図である。 図６におけるパワー半導体素子４２の第１の例を示した図である。 図６におけるパワー半導体素子４２の第２の例を示した図である。 実施の形態１の半導体装置１００の断面を示した図である。 図９における部分１０８を拡大して示した図である。 接続層１０６の形状を示す図である。 従来の半導体素子実装回路を説明するための図である。
符号の説明
１，４０，１００ 半導体装置、２ 平面電極、４ 半導体素子、６ ＤＢＡ基板、８ ヒートシンクベース板、１０，１１０ 半導体基板、１２，１４ 電極、１６ セラミック基板、１８，２０ パターン電極、２２，２４，２６，４６ はんだ層、３０，３０Ａ〜３０Ｄ 突起、４２，４２Ａ，４２Ｂ，１０２ パワー半導体素子、４４，１０４ 基板、５２，７４ Ｎ型基板、５４，７６ ドリフト層、５６，７８，８２ Ｐ型不純物領域、５８，８０，８４ Ｎ型不純物領域、６０，８６ シリコン酸化膜、６２，８８ ゲート電極層、６４，６６，９０，９２，９４，１１２，１１６ 金属層、７２ 絶縁層、１０６ 接続層、１１４ 絶縁基板、１１８ 包囲部、１２０ はんだ部。

Claims (4)

  1. 平板状の半導体素子と、
    前記半導体素子の第１の主面に接続される第１の部材とを備え、
    前記半導体素子と前記第１の部材とは、複数の接続部分において接合され、
    前記第１の主面における前記複数の接続部分の間の部分は、前記第１の部材とは非接触に支持され、
    前記半導体素子の第１の主面と前記第１の部材との間に介在して前記半導体素子と前記第１の部材とをろう付けする複数に分割されたろう付け合金部をさらに備え、
    前記ろう付け合金部は、前記第１の部材と前記半導体素子とを電気的に接続するはんだ部を含み、
    前記複数に分割されたろう付け合金部の各々は、
    前記はんだ部の周囲を取り囲む前記はんだ部よりも融点の高い包囲部を含む、半導体装置。
  2. 前記第１の主面上の前記第１の部材への接合面と前記第１の部材の前記第１の主面への接合面とのいずれか一方には、前記複数の接続部分にそれぞれ対応する複数の接続突起が形成されている、請求項１に記載の半導体装置。
  3. 前記複数の接続突起は、前記半導体素子の前記第１の主面に形成される、請求項２に記載の半導体装置。
  4. 前記第１の部材は前記半導体素子に電気的に接続されている電極であり、
    前記複数の接続突起は、前記電極の表面に形成されている、請求項２に記載の半導体装置。
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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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