JP2005150596A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 製造工程の複雑化を招くことなく位置ずれ防止を可能とし、装置の小型化ならびに信頼性を向上すること。
【解決手段】 ＩＧＢＴ素子１のゲート１０１と基板２のゲート回路２０１とを接続すると同時に、ＩＧＢＴ素子１のエミッタ１０２と基板２のエミッタ回路２０２とを接続する第一の工程と、第一の工程後に、ＩＧＢＴ素子１のコレクタ１０３と基板のコレクタ回路とを接続する第二の工程とで構成される。
【選択図】 図１

Description

本発明は、半導体素子の表面に形成された電極を第一の基板に形成された回路に接続し、半導体素子の裏面に形成された電極を第二の基板に形成された回路に接続してなる半導体装置及びその製造方法に関する。

従来、この種の技術としては、例えば以下に示す文献に記載されものが知られている（特許文献１参照）。この文献に記載された技術では、第一の主面に第一の主電極（エミッタ電極）と制御電極（ゲート電極）を有し、第二の主面に第二の主電極（コレクタ電極）を有する半導体素子において、先にコレクタ電極を有する第二の主面を一方の絶縁基板の金属回路に高温半田で接続した半導体素子搭載の絶縁基板を二枚用意し、後にゲート電極とエミッタ電極を有する第一の主面を他方の絶縁基板の金属回路に低温半田で接続することで、トランジスタやダイオードの半導体素子が表裏反対となって、ワイヤーボンディングを用いることなく上下アーム（１相）を形成している。

このような構成では、加圧することなく素子の両面電極が金属回路に接続されるので、ＭＯＳゲート構造を有して応力に弱い素子であっても、そのゲート部を破壊することなく電気的にも熱的にも接続が可能となっている。

一方で、現在最も一般的なパワーモジュールにおいて採用されている構造では、素子上面（ゲート電極とエミッタ電極をもつ第一の主面）はワイヤーボンディングによって電気的に接続されているのに対して、上記従来例では、素子上面も絶縁基板の金属回路に半田付けされている。これにより、素子上面からの放熱も可能となり、装置全体としての熱抵抗を低減することができ、素子から発生する熱は素子上面及び下面（コレクタ電極を有する第二の主面）から速やかに放熱することが可能となっている。
特開平１０−５６１３１号公報

しかしながら、上記従来技術では、現在一般的なパワーモジュールにおいて採用されている製造方法と同様に、まず先に、素子のコレクタ電極を有する第二の主面が一方の絶縁基板の金属回路に半田付けされ、その後、素子のゲート電極とエミッタ電極が他方の絶縁基板のそれぞれの金属回路と半田付けされる製造方法を採用していた。このため、位置ずれを起こし易く、ゲート部の未接続やガードリング部の破壊による絶縁破壊等が起きる恐れがあった。

また、ゲート電極はエミッタ電極やコレクタ電極と比べて面積が非常に小さく、金属回路への接続時の位置決めが難しいため、絶縁基板や金属回路を用いて位置決めする場合があるが、その加工に対してはかなり高い位置精度が要求されていた。上記従来技術では、一方の絶縁基板の端部に凸部を設けると共に、他方の絶縁基板の端部に前記凸部が嵌合する凹部を設け、素子のゲート電極とエミッタ電極が他方の絶縁基板のそれぞれの金属回路と半田付けされると同時に、前記凹凸による位置決めが可能となる、と提案している。

しかし、このような手法では、素子が複数存在する場合には、１素子のゲート部の面積は一定なのに対して、絶縁基板は素子が増加した分だけ増大し、位置決めのための凹凸部が存在する基板端部と素子のゲート部との距離も増大する。従って、絶縁基板に形成された金属回路の素子に対する位置決め精度は悪化することになり、場合によってはゲート部の未接続やガードリング部の破壊による絶縁破壊等を起すおそれがあった。

一方、規定の位置決め精度を確保するためには、素子の複数設置には限界があり、特に複数の素子を用いる３相インバータの構成において、信頼性ある接続を達成することは非常に困難であった。

また、高熱伝導性の絶縁基板には通常セラミックスが用いられるため、凸部ならびに凹部の形状を作成することが困難であった。さらに、凸部ならびに凹部の形状が作成できたとしても、本来の半導体装置としての機能には関係のない部位に対して労力と面積が使われ、その上高い精度の機械加工が要求されるため、多大なコストアップが避けらないという問題点があった。

そこで、本発明は、上記に鑑みてなされたものであり、その目的とするところは、製造工程の複雑化を招くことなく位置ずれ防止を可能とし、装置の小型化ならびに信頼性を向上した半導体装置及びその製造方法を提供することにある。

上記目的を達成するために、本発明の課題を解決する手段は、第一の主面に制御電極と第一主電極を有し、第二の主面に第二主電極を有する半導体素子を、前記半導体素子の制御電極が接続される制御回路と、前記半導体素子の第一主電極が接続される第一の回路が形成された第一の基板、ならびに前記半導体素子の第二主電極が接続される第二の回路が形成された第二の基板の双方の基板に接続してなる半導体装置の製造方法において、前記半導体素子の制御電極と前記第一の基板の制御回路とを接続すると同時に、前記半導体素子の第一主電極と前記第一の基板の第一の回路とを接続する第一の工程と、前記第一の工程後に、前記半導体素子の第二主電極と前記第二の基板の第二の回路とを接続する第二の工程とを有することを特徴とする。

本発明によれば、制御電極と第一の基板の制御回路、ならびに第一主電極と第一の基板の第一の回路とを接続した後、第二主電極と第二の基板の第二の回路とを接続するようにしたので、制御回路に対する素子の制御電極の位置決めが素子毎に可能になり、制御回路と制御電極との位置ずれ防止が可能となる。さらに、位置決め機構が不要になるため、半導体装置全体の小型化を達成することが可能となる。

以下、図面を用いて本発明を実施するための最良の実施例を説明する。

図１ならびに図２は本発明の実施例１に係る半導体装置の製造方法を示す斜視図であり、図１（ａ）は製造工程の前半の工程を示す図であり、同図（ｂ）は実装される半導体素子の第一主面を示す図であり、図２は製造工程の後半の工程を示す図である。また、図３はこの実施例１の製造方法で製造された半導体装置における図２に示すＡ−Ａ線に沿った断面図である。

実装される半導体素子となる、例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）素子１は、図１（ｂ）に示すように、その第一の主面にゲート１０１とエミッタ１０２が形成され、同図（ａ）に示すように、その第二の主面にコレクタ１０３が形成されている。ＩＧＢＴ素子１が実装される第一の基板となる基板２は、アルミナや窒化アルミニウムまたは窒化珪素等の絶縁セラミックス板で構成され、基板２上には、図１（ａ）に示すように、銅やアルミニウム等の金属回路で構成されたゲート回路２０１ならびにエミッタ回路２０２が形成されている。また、ＩＧＢＴ素子１が実装される第二の基板となる基板３は、基板２と同様に、アルミナや窒化アルミニウムまたは窒化珪素等の絶縁セラミックス板で構成され、基板３上には、図２に示すように、銅やアルミニウム等の金属回路で構成されたコレクタ回路３０１が形成されている。

実装の前半の工程では、ＩＧＢＴ素子１のゲート１０１と基板２のゲート回路２０１とを位置合わせして接続すると同時に、ＩＧＢＴ素子１のエミッタ１０２と基板２のエミッタ回路２０２とを位置合わせして接続する。この時に、ＩＧＢＴ素子１のゲート１０１と基板２のゲート回路２０１の位置決めは、ＩＧＢＴ素子１自体で容易にできるので、基板側の回路や基板２の寸法精度などによる位置ずれのおそれがなく、基板２にＩＧＢＴ素子１を容易に実装することができる。

次に、実装の後半の工程では、図２に示すように、第二の基板となる基板３に形成されたコレクタ回路３０１を、基板２に実装されたＩＧＢＴ素子１の第二の主面に形成されているコレクタ１０３に接続する。これにより、図３にその断面を示すように、１アーム構成のＩＧＢＴ素子１の半導体装置が完成する。なお、この実施例１、ならびに以下に説明する実施例において、各接続は例えばろう付けにより行われるが、これに限定されるものではない。

実装の後半の工程では、ＩＧＢＴ素子１のコレクタ側の第二の主面にはパシベーション膜やガードリング部がなく面全体で接続できるので、基板３のコレクタ回路３０１の細かな位置決めをする必要がなく、基板３にＩＧＢＴ素子１を容易に実装することができる。

このような実施例１においては、基板２のゲート回路２０１に対するＩＧＢＴ素子１のゲート１０１の位置決めが素子毎に可能であり、複数の素子を実装する場合においても、素子毎の位置決めにより全ての素子におけるゲートと基板のゲート回路の位置ずれ防止が可能となる。さらに加えて、位置決め機構が不要になるため半導体装置全体の小型化が達成可能である。また、素子両面からの放熱による放熱性能向上により素子の小型化（電流密度の増大）によるコストダウンも可能となる。

図４は本発明の実施例２に係る半導体装置及びその製造方法を示す斜視図であり、図５はこの実施例２の製造方法で製造された半導体装置における図４に示すＢ−Ｂ線に沿った断面図である。

実装の前半の工程では、先の実施例１に比べて、図４に示すように、ＩＧＢＴ素子１のエミッタ１０２と基板２のエミッタ回路２０２との間に、ＩＧＢＴ素子１のガードリング部やパシベーション膜を避けるようにエミッタ１０２の面積より小さくエミッタ回路２０２より低い熱膨張係数を有する材料によって形成された熱緩衝板４を挟んでＩＧＢＴ素子１と基板２とを接続している。熱緩衝板４は、金属回路を形成する銅より低い熱膨張係数を有する例えばモリブテンやタングステン、インバーやその他金属複合材やクラッド材から構成される。

実装の後半の工程では、図２で説明したと同様に、ＩＧＢＴ素子１のコレクタ１０３と基板３のコレクタ回路３０１とを接続する。これにより、図５にその断面を示すように、ＩＧＢＴ素子１が基板２ならびに基板３に実装された半導体装置が完成する。

なお、ＩＧＢＴ素子１のゲート１０１と基板２のゲート回路２０１との間や、ＩＧＢＴ素子１のコレクタ１０３と基板３のコレクタ回路３０１との間に熱緩衝板を挟んで接続するようにしてもよい。

このような実施例２においては、ＩＧＢＴ素子１のパシベーション膜やガードリング部を損傷することなくゲート、エミッタが接続することができ、電極間の絶縁破壊を防止すると同時に、接続面の応力緩和や磨耗抑制が図れ、半導体装置としての信頼性を向上させることができる。

図６は本発明の実施例３に係る半導体装置及びその製造方法を示す斜視図であり、図７はこの実施例３の製造方法で製造された半導体装置における図６に示すＣ−Ｃ線に沿った断面図である。

実装の前半の工程では、先の実施例１に比べて、図６に示すように、基板２のゲート回路２０１にＩＧＢＴ素子１のゲート１０１の面積より小さい凸形状の突起部２０１Ａと、基板２のエミッタ回路２０２にＩＧＢＴ素子１のエミッタ１０２の面積より小さい凸形状の突起部２０２Ａを形成し、それぞれの突起部２０１Ａ、２０２ＡをＩＧＢＴ素子１のゲート１０１、エミッタ１０２に接続する。

実装の後半の工程では、図２で説明したと同様に、ＩＧＢＴ素子１のコレクタ１０３と基板３のコレクタ回路３０１とを接続する。これにより、図７にその断面を示すように、ＩＧＢＴ素子１が基板２ならびに基板３に実装された半導体装置が完成する。

なお、基板３のコレクタ回路３０１に上記と同様の突起部を形成し、この突起部とＩＧＢＴ素子１のコレクタを接続するようにしてもよい。

このような実施例３においては、先の実施例２と同様に、ＩＧＢＴ素子１のパシベーション膜やガードリング部を損傷することなくゲート、エミッタを接続することができ、電極間の絶縁破壊を防止することができる。

また、基板２におけるゲート回路２０１、エミッタ回路２０２に、例えば銅とモリブテンや銅とインバー等のクラッド材を用いると、突起部２０１Ａ、２０２Ａをゲート回路２０１、エミッタ回路２０２より低い熱膨張係数を有する材料で形成することが可能となる。これにより、先の実施例２と同様な効果を得ることができる。また、突起部２０１Ａ、２０２ＡのＩＧＢＴ素子１との接続面方向における角部（コーナー部）を湾曲させることで、すなわち突起部２０１Ａ、２０２Ａの素子接続面の面方向の形状が円形、または鋭角な角部を持たない曲線状の形状とすることで、角部に集中する応力をより一層緩和することが可能となる。

図８は本発明の実施例４に係る半導体装置及びその製造方法を示す斜視図であり、図９はこの実施例４の製造方法で製造された半導体装置における図８に示すＤ−Ｄ線に沿った断面図である。

この実施例４の特徴とするところは、先の実施例２に比べて、図８ならびに図９に示すように、基板２にＩＧＢＴ素子１を接続する際の素子設置用のガイド５を設置し、このガイド５を案内として、ＩＧＢＴ素子１を基板２に接続して実装するようにしたことにあり、他は先の実施例２と同様である。

なお、図８のＤ−Ｄ線に沿った断面を表す図１０に示すように、基板２のゲート回路２０１とエミッタ回路２０２の間の基板２にガイド５を設置するようにしてもよい。

このような実施例４においては、ガイド５は基板２のゲート回路２０１とエミッタ回路２０２によって位置決めされ、熱緩衝板４とＩＧＢＴ素子１はガイド５によって位置決めされる。このため、ＩＧＢＴ素子１の位置決めが非常に容易になり、特に多パラ構成の際には製造工程を短縮することができる。

また、ガイド５に例えばゲート回路２０１やエミッタ回路２０２より低い熱膨張係数を有するアルミナや窒化アルミニウム、または窒化珪素等のセラミックス、もしくはモリブテンやタングステン、インバーやその他金属複合材等を用いることで、半導体装置全体が高温になった場合に生じる、ゲート回路２０１、エミッタ回路２０２のＩＧＢＴ素子１との接続面方向における膨張（伸び）を、ガイド５によって抑えることが可能となる。その結果、ＩＧＢＴ素子１と熱緩衝板４とゲート回路２０１、エミッタ回路２０２におけるそれぞれの接続面の応力緩和や磨耗抑制が図られ、半導体装置としての信頼性を向上させることができる。

図１１は本発明の実施例５に係る半導体装置及びその製造方法を示す斜視図であり、図１２又は図１３はこの実施例５の製造方法で製造された半導体装置における図１１に示すＥ−Ｅ線に沿った断面図である。

この実施例５の特徴とするところは、先の実施例３に比べて、図１１に示すように、基板２にＩＧＢＴ素子１を接続する際の素子設置用のガイド５を設置し、このガイド５を案内として、ＩＧＢＴ素子１を基板２に接続して実装するようにしたことにあり、他は先の実施例３と同様である。ガイド５は、図１２に示すように、突起部２０１Ａ、２０２Ａの外周面を囲うように形成され、もしくは図１３に示すように、突起部２０１Ａ、２０２Ａを含むゲート回路２０１とエミッタ回路２０２の外周面を囲うように形成されている。

また、この実施例５において、図１１のＥ−Ｅ線に沿った断面を表す図１４に示すように、基板２の突起部２０１Ａ及び２０２ＡとＩＧＢＴ素子１のゲート１０１及びエミッタ１０２との間、ならびに基板３のコレクタ回路３０１とＩＧＢＴ素子１のコレクタ１０３との間に、熱緩衝板４を挟んで接続するようにしてもよい。

このような実施例５においては、先の実施例３ならびに実施例４で得られる効果と同様の効果を得ることができる。

図１５は本発明の実施例６に係る半導体装置及びその製造方法を示す斜視図であり、図１６はこの実施例６の方法で製造される半導体装置の回路構成を示す図であり、図１７はこの実施例５の製造方法で製造された半導体装置における図１５に示すＦ−Ｆ線に沿った断面図である。

この実施例６は、先の実施例３ならびに実施例５の図１２に示す製造方法を用いて、２アーム（上下アーム）１相のインバータを製造するようにしたものである。

図１５ならびに図１７において、実装の前半の工程では、先に説明した実施例３の図７または先の実施例５の図１２と同様に、ＩＧＢＴ素子１１が実装された基板２とＩＧＢＴ素子１２が実装された基板３とを作成する。

基板２には、Ｐ側（高位）の電位を有する金属回路２３０とＮ側（低位）の電位を有する金属回路２２０、ＩＧＢＴ素子１１との接続部である突起部２２０Ａ、ゲート回路２１１、ならびにＩＧＢＴ素子１１との接続部である突起部２１１Ａが形成されている。また、それらの突起部２１１Ａ、２２０Ａの周囲を囲うように、上述したと同様のガイド５が設置されている。

このような基板２において、下アームとなるＩＧＢＴ素子１１をゲートとエミッタを下向きに（金属回路２２０の方に向けて）ガイド５に従って基板２に実装する。これにより、ＩＧＢＴ素子１１のゲートとエミッタが基板２に形成されたゲート回路２１１の突起部２１１ＡとＮ側の電位を有する金属回路２２０の突起部２２０Ａに接続される。

上記と同様にして、基板３には相出力の電位を有する金属回路３２０、ＩＧＢＴ素子１２との接続部である突起部３２０Ａ、ゲート回路３１２、ならびにＩＧＢＴ素子１２との接続部である突起部３１２Ａが形成されている。また、それらの突起部３１２Ａ、３２０Ａの周りを囲うようにガイド５が設置されている。

このような基板３において、上アームとなるＩＧＢＴ素子１２をゲートとエミッタを上向きに（金属回路３２０の方に向けて）ガイド５に従って基板３に実装する。これにより、ＩＧＢＴ素子１２のゲートとエミッタが基板３に形成されたゲート回路３１２の突起部３１２Ａと相出力の電位を有する金属回路３２０の突起部３２０Ａに接続される。

次に、実装の後半の工程では、ＩＧＢＴ素子１１が実装された基板２とＩＧＢＴ素子１２が実装された基板３とを合わせる。すなわち、上アームとなるＩＧＢＴ素子１２のコレクタと、ＩＧＢＴ素子１１を搭載した基板２に形成されたＰ側の電位を有する金属回路２３０とを接続し、下アームとなるＩＧＢＴ素子１１のコレクタと、ＩＧＢＴ素子１２を搭載した基板３に形成されたＩＧＢＴ素子１２のエミッタと同電位である相出力の電位をもつ金属回路３２０とを接続して、図１６に示す回路構成の半導体装置が完成する。これにより、上下２アーム１相のインバータを極めて容易に製造することが可能となる。

図１８は本発明の実施例７に係る半導体装置及びその製造方法を示す斜視図であり、図１９はこの実施例７の方法で製造される半導体装置の回路構成を示す図である。なお、図１８に示すＧ−Ｇ線に沿った断面は、Ｖ相下アームを駆動するためのゲート回路２１３、Ｗ相下アームを駆動するためのゲート回路２１５、Ｖ相上アームを駆動するためのゲート回路３１４、及びＷ相上アームを駆動するためのゲート回路３１６を除くと図１７に示すものと同様である。

この実施例７は、基本的には先の実施例６と同様にして、２アーム（上下アーム）３相のインバータを製造したものである。

図１８において、実装の前半の工程では、先に説明した図１５または図１７の構成とほぼ同様にして、３相インバータのＵ相、Ｖ相、Ｗ相のそれぞれの下アームとなるＩＧＢＴ素子１１、１３、１５が実装された基板２と、Ｕ相、Ｖ相、Ｗ相のそれぞれの上アームとなるＩＧＢＴ素子１２、１４、１６が実装された基板３とを作成する。

基板２には、Ｐ側の電位を有する金属回路２３０とＮ側の電位を有する金属回路２２０、ＩＧＢＴ素子１１との接続部である突起部２２０Ａ、同様にＩＧＢＴ素子１３に対する突起部２２０Ｂ、ならびにＩＧＢＴ素子１５に対する突起部２２０Ｃが形成されている。また、ＩＧＢＴ素子１１を駆動するゲート回路２１１、ＩＧＢＴ素子１１との接続部である突起部２１１Ａ、同様にＩＧＢＴ素子１３に対するゲート回路２１３と突起部２１３Ｂ、ならびにＩＧＢＴ素子１５に対するゲート回路２１５と突起部２１５Ｃが形成されている。さらに、基板２には、各素子のサイズに合わせてそれぞれの突起部の周りを囲うようにガイド５が設置されている。

このような基板２において、Ｕ相、Ｖ相、Ｗ相のそれぞれの下アームとなるＩＧＢＴ素子１１、１３、１５をゲートとエミッタを下向きに（金属回路２２０の方に向けて）ガイド５に従って基板２に実装する。これにより、ＩＧＢＴ素子１１、１３、１５のゲートとエミッタが基板２に形成されたゲート回路２１１、２１３、２１５の突起部２１１Ａ、２１３Ｂ、２１５Ｃと、Ｎ側の電位を有する金属回路２２０の突起部２２０Ａ、２２０Ｂ、２２０Ｃに接続される。

上記と同様にして、基板３には、Ｕ相、Ｖ相、Ｗ相の３相出力の電位を有する金属回路３２０、３３０、３４０、素子との接続部である（図示しない）突起部３２０Ａ、３３０Ｂ、３４０Ｃ、それぞれの素子を駆動するゲート回路３１２、３１４、３１６、ならびに素子との接続部である（図示しない）突起部３１２Ａ、３１４Ｂ、３１６Ｃが形成されている。さらに、基板３には、基板２と同様に、各素子のサイズに合わせてそれぞれの突起部の周りを囲うようにガイド５が設置されている。

このような基板３において、Ｕ相、Ｖ相、Ｗ相のそれぞれの上アームとなるＩＧＢＴ素子１２、１４、１６をゲートとエミッタを上向きに（金属回路３２０、３３０、３４０の方に向けて）ガイド５に従って基板３に実装する。これにより、ＩＧＢＴ素子１２、１４、１６のゲートとエミッタが基板３に形成されたゲート回路３１２、３１４、３１６の突起部３１２Ａ、３１４Ｂ、３１６ＣとＵ相、Ｖ相、Ｗ相の相出力の電位を有する金属回路３２０、３３０、３４０の突起部３２０Ａ、３３０Ｂ、３４０Ｃに接続される。

次に、実装の後半の工程では、先の実施例６の図１５の説明と同様にして、基板２と基板３とを合わせる。すなわち、Ｕ相、Ｖ相、Ｗ相のそれぞれの上アームとなるＩＧＢＴ素子１２、１４、１６のコレクタと、ＩＧＢＴ素子１１、１３、１５を搭載した基板２に形成されているＰ側の電位を有する金属回路２３０とを接続し、Ｕ相、Ｖ相、Ｗ相のそれぞれの下アームとなるＩＧＢＴ素子１１、１３、１５のコレクタと、ＩＧＢＴ素子１２、１４、１６を搭載した基板３に形成されてそれぞれのＩＧＢＴ素子１２、１４、１６のエミッタと同電位である相出力の電位を有する金属回路３２０、３３０、３４０とを接続し、図１９に示す上下２アーム３相のインバータの半導体装置が完成する。金属回路３２０がＵ相出力、金属回路３３０がＶ相出力、金属回路３４０がＷ相出力の電位となる。これにより、上下２アーム３相のインバータを極めて容易に製造することが可能となる。

なお、基板３を３つの基板に分割し、分割された基板に金属回路３２０、３３０、３４０を１つずつ形成するようにしてもよい。

先の実施例６に示す２アーム１相構成、または上記実施例７に示す上下２アーム３相構成において、例えば基板２と基板３の絶縁板は、高熱伝導の窒化珪素や窒化アルミニウムからなり、各金属回路は電気抵抗の低い銅からなる。また、ガイド５は窒化珪素等の高強度セラミックスからなる。これにより、金属回路の銅の伸びを、ＩＧＢＴ素子との接続面方向に抑制することができ、その結果素子との接続面における応力緩和や磨耗防止が可能となる。

また、実装の前半の工程においては、ガイド５は金属回路に形成される突起部によって位置決めされ、続いてＩＧＢＴ素子はガイド５によって位置決めされるため、ＩＧＢＴ素子の位置ずれが皆無となり、且つ位置決め作業が非常に容易で、特に多パラ構成の際には工程を短縮することができる。

上述したように、先の実施例１〜実施例５に示す手法を使用して、先の実施例６、実施例７に示すようにインバータを製造することで、ワイヤーボンディングによる素子の接続と異なり、非常に簡易な工程で且つ位置精度が高く正確な接続によって、１アーム、２アーム１相または上下２アーム３相のインバータを製造することが可能となる。

その上、基板２、３に実装されたＩＧＢＴ素子と反対側の基板２、３に放熱器を取り付けることで、素子上下面から放熱が可能となり、低熱抵抗で小型のインバータを製造することが可能となる。

さらに、ＩＧＢＴ素子１１〜１６単体に代えて、熱緩衝板を半田やろう材を用いてエミッタ、コレクタ、またはゲートのいずれか１箇所以上に熱緩衝板を接合させた状態のＩＧＢＴ素子を用いることで、より一層の接合部の信頼性を向上することができ、かつ製造工程をより一層削減することが可能となる。また、上記実施例１〜７では、ろう付けにより各接続を行っているが、異種材料の接続面に熱膨張係数差による応力を発生させないために、一部または全ての接続面で加重圧接により接続固定を行うようにしてもよい。

なお、本発明においては、基板に実装される半導体素子は必ずしもＩＧＢＴ素子に限定をされるものではなく、例えばＭＯＳＦＥＴやダイオード等の従来から当該技術分野において使用されている他の半導体素子も含まれる。また、上記実施例１〜７では、説明の都合上１アームにつき１個の素子の場合で説明したが、本発明は複数の素子を実装する際により一層の効果を発揮できるものであり、実装される素子数に限定されるものではない。

本発明の実施例１に係る半導体装置の製造方法を示す斜視図であり、図１（ａ）は製造工程の前半の工程を示す図であり、同図（ｂ）は実装される半導体素子の第一主面を示す図である。 本発明の実施例１に係る半導体装置の製造方法を示す斜視図である。 実施例１の方法で製造される半導体装置の断面構成を示す断面図である。 本発明の実施例２に係る半導体装置の製造方法を示す斜視図である。 実施例２の方法で製造される半導体装置の断面構成を示す断面図である。 本発明の実施例３に係る半導体装置の製造方法を示す斜視図である。 実施例３の方法で製造される半導体装置の断面構成を示す断面図である。 本発明の実施例４に係る半導体装置の製造方法を示す斜視図である。 実施例４の方法で製造される半導体装置の断面構成を示す断面図である。 実施例４の方法で製造される半導体装置の他の断面構成を示す断面図である。 本発明の実施例５に係る半導体装置の製造方法を示す斜視図である。 実施例５の方法で製造される半導体装置の断面構成を示す断面図である。 実施例５の方法で製造される半導体装置の他の断面構成を示す断面図である。 実施例５の方法で製造される半導体装置の他の断面構成を示す断面図である。 本発明の実施例６に係る半導体装置の製造方法を示す斜視図である。 実施例６の方法で製造される半導体装置の回路構成を示す図である。 実施例６の方法で製造される半導体装置の断面構成を示す断面図である。 本発明の実施例７に係る半導体装置の製造方法を示す斜視図である。 実施例７の方法で製造される半導体装置の回路構成を示す図である。

符号の説明

１，１１〜１６…ＩＧＢＴ素子
２…基板
３…基板
４…熱緩衝板
５…ガイド
１０１…ゲート
１０２…エミッタ
１０３…コレクタ
２０１，２１１，３１２…ゲート回路
２０１Ａ，２０２Ａ，２１１Ａ，２１３Ｂ，２１５Ｃ，２２０Ａ，２２０Ｂ，２２０Ｃ，３１２Ａ，３２０Ａ…突起部
２０２…エミッタ回路
２２０，２３０，３２０，３３０，３４０…金属回路
３０１…コレクタ回路

Claims (17)

1. 第一の主面に制御電極と第一主電極を有し、第二の主面に第二主電極を有する半導体素子を、前記半導体素子の制御電極が接続される制御回路と、前記半導体素子の第一主電極が接続される第一の回路が形成された第一の基板、ならびに前記半導体素子の第二主電極が接続される第二の回路が形成された第二の基板の双方の基板に接続してなる半導体装置の製造方法において、
   前記半導体素子の制御電極と前記第一の基板の制御回路とを接続すると同時に、前記半導体素子の第一主電極と前記第一の基板の第一の回路とを接続する第一の工程と、
   前記第一の工程後に、前記半導体素子の第二主電極と前記第二の基板の第二の回路とを接続する第二の工程と
   を有することを特徴とする半導体装置の製造方法。
2. 第一の主面に制御電極と第一主電極を有し、第二の主面に第二主電極を有する第一ならびに第二の半導体素子を、制御回路、第一の回路、及び第二の回路が形成された第一の基板、ならびに制御回路及び第三の回路が形成された第二の基板の双方の基板に接続してなる半導体装置の製造方法において、
   前記第一の半導体素子の制御電極と前記第一の基板の制御回路とを接続すると同時に、前記第一の半導体素子の第一主電極と前記第一の基板の第一の回路とを接続し、前記第二の半導体素子の制御電極と前記第二の基板の制御回路とを接続すると同時に、前記第二の半導体素子の第一主電極と前記第二の基板の第三の回路とを接続する第一の工程と、
   前記第一の工程後に、前記第一の半導体素子の第二主電極と前記第二の基板の第三の回路とを接続すると同時に、前記第二の半導体素子の第二主電極と前記第一の基板の第二の回路とを接続する第二の工程と
   を有することを特徴とする半導体装置の製造方法。
3. 第一の主面に制御電極と第一主電極を有し、第二の主面に第二主電極を有する複数の半導体素子を、複数の独立した制御回路、第一の回路、及び第二の回路が形成された第一の基板、ならびに複数の独立した制御回路、及び複数の独立した第三の回路が形成された第二の基板の双方の基板に接続してなる半導体装置の製造方法において、
   前記複数の半導体素子の内第一群の複数の半導体素子の制御電極と前記第一の基板の制御回路とを接続すると同時に、前記第一群の半導体素子の第一主電極と前記第一の基板の第一の回路とを接続し、前記半導体素子の内第二群の複数の半導体素子の制御電極と前記第二の基板の制御回路とを接続すると同時に、前記第二群の半導体素子の第一主電極と前記第二の基板の第三の回路とを接続する第一の工程と、
   前記第一の工程後に、前記第一群の半導体素子の第二主電極と前記第二の基板の第三の回路とを接続すると同時に、前記第二群の半導体素子の第二主電極と前記第一の基板の第二の回路とを接続する第二の工程と
   を有することを特徴とする半導体装置の製造方法。
4. 前記第２の基板は、前記制御回路と前記第三の回路がそれぞれ形成された複数の基板に分割されている
   ことを特徴とする請求項３記載の半導体装置の製造方法。
5. 前記制御電極と前記制御回路との接続面、前記第一主電極と前記第一の回路又は前記第三の回路との接続面、ならびに前記第二主電極と前記第二の回路又は前記第三の回路との接続面の内、少なくとも１ヶ所以上の接続面に、熱緩衝板が挿入されている
   ことを特徴とする請求項１，２，３及び４のいずれか１項に記載の半導体装置の製造方法。
6. 前記制御電極と前記制御回路との接続面、前記第一主電極と前記第一の回路又は前記第三の回路との接続面、ならびに前記第二主電極と前記第二の回路又は前記第三の回路との接続面の内、少なくとも１ヶ所以上の接続面の前記制御回路、前記第一の回路、前記第二の回路又は前記第三の回路に突起部が形成されている
   ことを特徴とする請求項１，２，３，４及び５のいずれか１項に記載の半導体装置の製造方法。
7. 前記突起部は、前記制御回路、前記第一の回路、前記第二の回路、ならびに前記第三の回路を形成する金属材料より低い熱膨張係数を有する材料から形成されている
   ことを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記突起部の前記半導体素子との接続面の面形状は、曲線状に形成されている
   ことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
9. 前記制御電極と前記制御回路との接続面、前記第一主電極と前記第一の回路又は前記第三の回路との接続面、ならびに前記第二主電極と前記第二の回路又は前記第三の回路との接続面の内、少なくとも１ヶ所以上の接続面と平行でない前記制御回路、前記第一の回路、第二の回路又は第三の回路の側面の一部または全てを囲うような形状の素子設置用のガイドを有している
   ことを特徴とする請求項１，２，３，４，５，６，７及び８のいずれか１項に記載の半導体装置の製造方法。
10. 前記ガイドは、前記制御回路、前記第一の回路、第二の回路又は第三の回路を構成する材料より低い熱膨張係数を有する材料で形成されている
    ことを特徴とする請求項９に記載の半導体装置の製造方法。
11. 前記制御電極と前記制御回路又は前記熱緩衝板との接続面、前記第一主電極と前記第一の回路、前記第三の回路又は前記熱緩衝板との接続面、前記第二主電極と前記第二の回路、前記第三の回路、又は前記熱緩衝板との接続面、前記熱緩衝板と前記第一の回路、第二の回路又は第三回路との接続面の内、少なくとも１ヶ所以上の接続面は、ろう付けにより接続固定されている
    ことを特徴とする請求項１，２，３，４，５，６，７，８，９及び１０のいずれか１項に記載の半導体装置の製造方法。
12. 前記制御電極と前記制御回路又は前記熱緩衝板との接続面、前記第一主電極と前記第一の回路、前記第三の回路又は前記熱緩衝板との接続面、前記第二主電極と前記第二の回路、前記第三の回路、又は前記熱緩衝板との接続面、前記熱緩衝板と前記第一の回路、第二の回路又は第三回路との接続面の内、少なくとも１ヶ所以上の接続面は、加重圧接により接続固定されている
    ことを特徴とする請求項１，２，３，４，５，６，７，８，９，１０及び１１のいずれか１項に記載の半導体装置の製造方法。
13. 第一の主面に制御電極と第一主電極を有し、第二の主面に第二主電極を有する半導体素子を、前記半導体素子の制御電極が接続される制御回路と、前記半導体素子の第一主電極が接続される第一の回路が形成された第一の基板、ならびに前記半導体素子の第二主電極が接続される第二の回路が形成された第二の基板の双方の基板に接続してなる半導体装置の製造方法において、
    前記制御電極と前記制御回路との接続面、前記第一主電極と前記第一の回路との接続面、ならびに前記第二主電極と前記第二の回路との接続面の内、少なくとも１ヶ所以上の接続面の前記制御回路、前記第一の回路、又は前記第二の回路に突起部が形成されている
    ことを特徴とする半導体装置。
14. 前記突起部は、前記制御回路、前記第一の回路、ならびに前記第二の回路を形成する金属材料より低い熱膨張係数を有する材料から形成されている
    ことを特徴とする請求項１３に記載の半導体装置。
15. 前記突起部の前記半導体素子との接続面の面形状は、曲線状に形成されている
    ことを特徴とする請求項１３又は１４に記載の半導体装置。
16. 前記制御電極と前記制御回路との接続面、前記第一主電極と前記第一の回路との接続面、ならびに前記第二主電極と前記第二の回路との接続面の内、少なくとも１ヶ所以上の接続面と平行でない前記制御回路、前記第一の回路、又は第二の回路の側面の一部または全てを囲うような形状の素子設置用のガイドを有している
    ことを特徴とする請求項１３、１４及び１５のいずれか１項に記載の半導体装置。
17. 前記ガイドは、前記制御回路、前記第一の回路、又は第二の回路を構成する材料より低い熱膨張係数を有する材料で形成されている
    ことを特徴とする請求項１６に記載の半導体装置。

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