JP2000235375A - 表示パネルの駆動方法、表示パネルの駆動回路及び液晶表示装置 - Google Patents
表示パネルの駆動方法、表示パネルの駆動回路及び液晶表示装置Info
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- JP2000235375A JP2000235375A JP11217333A JP21733399A JP2000235375A JP 2000235375 A JP2000235375 A JP 2000235375A JP 11217333 A JP11217333 A JP 11217333A JP 21733399 A JP21733399 A JP 21733399A JP 2000235375 A JP2000235375 A JP 2000235375A
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- signal
- pattern
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Abstract
(57)【要約】
【課題】 フリッカの発生を防止できる表示パネルの駆
動方法、駆動回路及び液晶表示装置を提供する。 【解決手段】 極性パターン制御部３２内のＲＯＭに極
性パターン（極性パターン信号POL ）を記憶しておく。
そして、液晶表示パネルの用途に応じて極性パターンを
変更する。極性パターンはＲＯＭに記憶しているので、
ハードウェアを変更することなく、極性パターンを変更
できる。また、ＲＯＭに２組以上の極性パターンを記憶
しておき、用途に応じていずれか一方の極性パターンを
出力される。更に、ＲＯＭから出力された極性パターン
信号POL と画像信号RGB とを比較して、その結果に応じ
てＲＯＭから読み出す極性パターンを切換える。
動方法、駆動回路及び液晶表示装置を提供する。 【解決手段】 極性パターン制御部３２内のＲＯＭに極
性パターン（極性パターン信号POL ）を記憶しておく。
そして、液晶表示パネルの用途に応じて極性パターンを
変更する。極性パターンはＲＯＭに記憶しているので、
ハードウェアを変更することなく、極性パターンを変更
できる。また、ＲＯＭに２組以上の極性パターンを記憶
しておき、用途に応じていずれか一方の極性パターンを
出力される。更に、ＲＯＭから出力された極性パターン
信号POL と画像信号RGB とを比較して、その結果に応じ
てＲＯＭから読み出す極性パターンを切換える。
Description
【０００１】
【発明の属する技術分野】本発明は、表示パネルの個々
の画素電極に印加するデータ信号の極性を一定の時間毎
に反転させる、すなわち交流駆動を行う表示パネルの駆
動方法、表示パネルの駆動回路及び液晶表示装置に関
し、特にアクティブマトリクス型液晶表示パネルの駆動
方法、液晶表示パネルの駆動回路及び液晶表示装置に関
する。
の画素電極に印加するデータ信号の極性を一定の時間毎
に反転させる、すなわち交流駆動を行う表示パネルの駆
動方法、表示パネルの駆動回路及び液晶表示装置に関
し、特にアクティブマトリクス型液晶表示パネルの駆動
方法、液晶表示パネルの駆動回路及び液晶表示装置に関
する。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示パネル
は、２枚のガラス基板の間に液晶を封入した構造を有し
ている。一方のガラス基板の上には水平方向及び垂直方
向に配列した複数の画素電極と、各画素電極に印加する
電圧をオンーオフするための複数のスイッチング素子と
が形成されている。スイッチング素子としては、薄膜ト
ランジスタ（Thin Film Transistor：以下、ＴＦＴとい
う）が使用されることが多い。
は、２枚のガラス基板の間に液晶を封入した構造を有し
ている。一方のガラス基板の上には水平方向及び垂直方
向に配列した複数の画素電極と、各画素電極に印加する
電圧をオンーオフするための複数のスイッチング素子と
が形成されている。スイッチング素子としては、薄膜ト
ランジスタ（Thin Film Transistor：以下、ＴＦＴとい
う）が使用されることが多い。
【０００３】また、他方のガラス基板の上には、カラー
フィルタ及び対向電極が形成されている。これら２枚の
ガラス基板は、画素電極が形成された面と対向電極が形
成された面とを対向させて配置される。カラーフィルタ
には、赤（Ｒ）・緑（Ｇ）・青（Ｂ）の３色があり、各
画素電極に対応してＲ・Ｇ・Ｂのカラーフィルタが一定
の順番で配置される。以下、ＴＦＴを有する基板をＴＦ
Ｔ基板、対向電極を有する基板を対向基板という。
フィルタ及び対向電極が形成されている。これら２枚の
ガラス基板は、画素電極が形成された面と対向電極が形
成された面とを対向させて配置される。カラーフィルタ
には、赤（Ｒ）・緑（Ｇ）・青（Ｂ）の３色があり、各
画素電極に対応してＲ・Ｇ・Ｂのカラーフィルタが一定
の順番で配置される。以下、ＴＦＴを有する基板をＴＦ
Ｔ基板、対向電極を有する基板を対向基板という。
【０００４】また、液晶を封入したＴＦＴ基板及び対向
基板を挟むようにして、１対の偏光板が配置されてい
る。この一対の偏光板は、一般的に、偏光軸を直交させ
て配置される。アクティブマトリクス型液晶表示パネル
は交流電圧で駆動する。例えば、対向電極に印加する電
圧を基準電圧（０Ｖ）として、画素電極には一定時間毎
に正極性（＋）及び負極性（−）に変化する電圧を供給
する。液晶に印加される電圧は正の電圧波形と負の電圧
波形とが対称形であることが好ましい。しかし、画素電
極に正の電圧波形と負の電圧波形とが対称の交流電圧を
印加しても、実際に液晶に印加される正の電圧波形と負
の電圧波形とは対称形とはならない。このため、正の電
圧を印加したときの光透過率と負の電圧を印加したとき
の光透過率が異なる。従って、画素電極に印加する交流
電圧の周期で輝度が変動してちらつきが発生する。この
現象はフリッカといわれている。
基板を挟むようにして、１対の偏光板が配置されてい
る。この一対の偏光板は、一般的に、偏光軸を直交させ
て配置される。アクティブマトリクス型液晶表示パネル
は交流電圧で駆動する。例えば、対向電極に印加する電
圧を基準電圧（０Ｖ）として、画素電極には一定時間毎
に正極性（＋）及び負極性（−）に変化する電圧を供給
する。液晶に印加される電圧は正の電圧波形と負の電圧
波形とが対称形であることが好ましい。しかし、画素電
極に正の電圧波形と負の電圧波形とが対称の交流電圧を
印加しても、実際に液晶に印加される正の電圧波形と負
の電圧波形とは対称形とはならない。このため、正の電
圧を印加したときの光透過率と負の電圧を印加したとき
の光透過率が異なる。従って、画素電極に印加する交流
電圧の周期で輝度が変動してちらつきが発生する。この
現象はフリッカといわれている。
【０００５】従来、フリッカを抑制する方法として、対
向電極の電圧を変化させる方法、横方向又は縦方向に隣
り合う画素電極に印加する電圧の極性が異なるようにす
る方法、及び極性反転の周波数を高くする方法が知られ
ている。これらの技術は、例えば、特開昭６２−１１３
１２９号公報、特開平２−３４８１８号公報、特開平６
−１４９１７４号公報、特開平７−１７５４４８号公
報、特開平９−２０４１５９号公報に開示されている。
向電極の電圧を変化させる方法、横方向又は縦方向に隣
り合う画素電極に印加する電圧の極性が異なるようにす
る方法、及び極性反転の周波数を高くする方法が知られ
ている。これらの技術は、例えば、特開昭６２−１１３
１２９号公報、特開平２−３４８１８号公報、特開平６
−１４９１７４号公報、特開平７−１７５４４８号公
報、特開平９−２０４１５９号公報に開示されている。
【０００６】隣り合う画素電極に極性が異なる電圧を印
加する場合、垂直方向に並ぶ各画素電極に同一極性の
電圧を印加し、水平方向に隣接する画素電極に逆極性の
電圧を印加する方法、水平方向に並ぶ各画素電極に同
一極性の電圧を印加し、垂直方向に隣接する画素電極に
逆極性の電圧を印加する方法、垂直方向及び水平方向
に隣接する画素電極に相互に異なる極性の電圧を印加す
る方法などがある。液晶表示パネルの各画素電極に印加
する電圧の極性を示すパターンを極性パターンという。
加する場合、垂直方向に並ぶ各画素電極に同一極性の
電圧を印加し、水平方向に隣接する画素電極に逆極性の
電圧を印加する方法、水平方向に並ぶ各画素電極に同
一極性の電圧を印加し、垂直方向に隣接する画素電極に
逆極性の電圧を印加する方法、垂直方向及び水平方向
に隣接する画素電極に相互に異なる極性の電圧を印加す
る方法などがある。液晶表示パネルの各画素電極に印加
する電圧の極性を示すパターンを極性パターンという。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たの極性パターンでは縦縞の模様（表示パターン）を
表示したときに、の極性パターンでは横縞の模様を表
示したときに、の極性パターンではモザイク状の模様
（チェッカーパターン）を表示したときにフリッカが目
立ってしまう。これらの模様（表示パターン）はコンピ
ュータの表示では比較的よく使われる。
たの極性パターンでは縦縞の模様（表示パターン）を
表示したときに、の極性パターンでは横縞の模様を表
示したときに、の極性パターンではモザイク状の模様
（チェッカーパターン）を表示したときにフリッカが目
立ってしまう。これらの模様（表示パターン）はコンピ
ュータの表示では比較的よく使われる。
【０００８】また、対向電極の電圧を変化させる方法で
は、制御が複雑になり、回路規模が増大する。更に、反
転周波数を高くする方法では、回路構成が複雑になる。
本発明の目的は、比較的簡単な回路構成でフリッカの発
生を低減又は防止できる表示パネルの駆動方法、駆動回
路及び液晶表示装置を提供することである。
は、制御が複雑になり、回路規模が増大する。更に、反
転周波数を高くする方法では、回路構成が複雑になる。
本発明の目的は、比較的簡単な回路構成でフリッカの発
生を低減又は防止できる表示パネルの駆動方法、駆動回
路及び液晶表示装置を提供することである。
【０００９】
【課題を解決するための手段】上記した課題は、請求項
１に記載し、図１〜図３，図６に例示するように、画像
信号ＲＧＢ、水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ
-Sync 、又はイネーブル信号を入力して、液晶表示パネ
ル３０の各データバスライン１３に前記画像信号ＲＧＢ
から生成した正極性及び負極性に変化するデータ信号Ｏ
1 〜Ｏn を供給する表示パネルの駆動方法において、極
性パターンを極性パターン記憶部（ＲＯＭ３２ｂ）に記
憶しておき、該極性パターン記憶部（ＲＯＭ３２ｂ）か
ら読み出した極性パターンに従って前記各データバスラ
イン１３に供給するデータ信号Ｏ 1 〜Ｏn の極性を決定
することを特徴とする表示パネルの駆動方法により解決
する。
１に記載し、図１〜図３，図６に例示するように、画像
信号ＲＧＢ、水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ
-Sync 、又はイネーブル信号を入力して、液晶表示パネ
ル３０の各データバスライン１３に前記画像信号ＲＧＢ
から生成した正極性及び負極性に変化するデータ信号Ｏ
1 〜Ｏn を供給する表示パネルの駆動方法において、極
性パターンを極性パターン記憶部（ＲＯＭ３２ｂ）に記
憶しておき、該極性パターン記憶部（ＲＯＭ３２ｂ）か
ら読み出した極性パターンに従って前記各データバスラ
イン１３に供給するデータ信号Ｏ 1 〜Ｏn の極性を決定
することを特徴とする表示パネルの駆動方法により解決
する。
【００１０】上記のように、極性パターンを極性パター
ン記憶部（ＲＯＭ３２ｂ）に記憶しておくことにより、
ハードウェアの変更を行うことなく、表示パネル３０に
表示する表示パターンに応じて極性パターンを容易に変
更することができる。また、回路構成も比較的簡単であ
る。なお、イネーブル信号は、画像信号が有効（表示）
ときに“Ｈ”となる信号で、水平同期信号、垂直同期信
号の代わりとなる信号である。
ン記憶部（ＲＯＭ３２ｂ）に記憶しておくことにより、
ハードウェアの変更を行うことなく、表示パネル３０に
表示する表示パターンに応じて極性パターンを容易に変
更することができる。また、回路構成も比較的簡単であ
る。なお、イネーブル信号は、画像信号が有効（表示）
ときに“Ｈ”となる信号で、水平同期信号、垂直同期信
号の代わりとなる信号である。
【００１１】この場合、請求項２に記載するように、前
記極性パターン記憶部に複数の極性パターンを記憶して
おき、画像信号ＲＧＢに応じていずれか１つの極性パタ
ーンのみを前記極性パターン記憶部から出力させて、前
記各データバスライン１３に供給するデータ信号Ｏ1 〜
Ｏn の極性を決定することが好ましい。また、請求項３
に記載し、図１４に例示するように、複数の極性パター
ンを記憶した極性パターン記憶部（ＲＯＭ６２）からい
ずれか１つの極性パターンを出力させて、前記極性パタ
ーン記憶部（ＲＯＭ６２）から出力された極性パターン
と画像信号ＲＧＢとの類似を判定し、類似と判定したと
きは前記極性パターン記憶部（ＲＯＭ６２）から出力す
る極性パターンを切替えるようにしてもよい。
記極性パターン記憶部に複数の極性パターンを記憶して
おき、画像信号ＲＧＢに応じていずれか１つの極性パタ
ーンのみを前記極性パターン記憶部から出力させて、前
記各データバスライン１３に供給するデータ信号Ｏ1 〜
Ｏn の極性を決定することが好ましい。また、請求項３
に記載し、図１４に例示するように、複数の極性パター
ンを記憶した極性パターン記憶部（ＲＯＭ６２）からい
ずれか１つの極性パターンを出力させて、前記極性パタ
ーン記憶部（ＲＯＭ６２）から出力された極性パターン
と画像信号ＲＧＢとの類似を判定し、類似と判定したと
きは前記極性パターン記憶部（ＲＯＭ６２）から出力す
る極性パターンを切替えるようにしてもよい。
【００１２】これにより、フリッカの発生するおそれが
ある画像（表示パターン）を表示するときに、極性パタ
ーン記憶部（ＲＯＭ６２）から出力される極性パターン
が自動的に切換わり、フリッカの発生を防止することが
できる。請求項４に記載するように、極性パターンと画
像信号ＲＧＢとの類似か否かの判定は、例えば単位時間
内又は一定のデータ数毎に画像信号ＲＧＢの値と極性パ
ターンの値との一致した数を計数し、その計数値と一定
の値とを比較することにより実現することができる。
ある画像（表示パターン）を表示するときに、極性パタ
ーン記憶部（ＲＯＭ６２）から出力される極性パターン
が自動的に切換わり、フリッカの発生を防止することが
できる。請求項４に記載するように、極性パターンと画
像信号ＲＧＢとの類似か否かの判定は、例えば単位時間
内又は一定のデータ数毎に画像信号ＲＧＢの値と極性パ
ターンの値との一致した数を計数し、その計数値と一定
の値とを比較することにより実現することができる。
【００１３】また、上記した課題は、請求項５に記載
し、図１〜図３，図６，図７に例示するように、画像信
号ＲＧＢ、水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ-S
ync 、又はイネーブル信号を入力して、表示パネル４０
の各データバスライン１３に前記画像信号ＲＧＢから生
成した正極性及び負極性に変化するデータ信号Ｏ1 〜Ｏ
n を供給する表示パネルの駆動回路において、極性パタ
ーンを記憶した極性パターン記憶部（ＲＯＭ３２ｂ）
と、前記極性パターン記憶部（ＲＯＭ３２ｂ）から出力
される前記極性パターンを記憶し、極性信号として出力
する一時記憶部（シフトレジスタ４１）と、前記画像信
号ＲＧＢを入力し、前記一時記憶部（シフトレジスタ４
１）から出力される極性信号Ｐ1 〜Ｐn に応じた極性で
前記データ信号Ｏ1 〜Ｏn を出力するデータ信号出力部
（シフトレジスタ４２、データレジスタ４３、ラッチ回
路部４４、レベルシフト回路部４５、Ｄ／Ａ変換回路部
４６及びボルテージホロワ部４７）とを有することを特
徴とする表示パネルの駆動回路により解決する。
し、図１〜図３，図６，図７に例示するように、画像信
号ＲＧＢ、水平同期信号Ｈ-Sync 及び垂直同期信号Ｖ-S
ync 、又はイネーブル信号を入力して、表示パネル４０
の各データバスライン１３に前記画像信号ＲＧＢから生
成した正極性及び負極性に変化するデータ信号Ｏ1 〜Ｏ
n を供給する表示パネルの駆動回路において、極性パタ
ーンを記憶した極性パターン記憶部（ＲＯＭ３２ｂ）
と、前記極性パターン記憶部（ＲＯＭ３２ｂ）から出力
される前記極性パターンを記憶し、極性信号として出力
する一時記憶部（シフトレジスタ４１）と、前記画像信
号ＲＧＢを入力し、前記一時記憶部（シフトレジスタ４
１）から出力される極性信号Ｐ1 〜Ｐn に応じた極性で
前記データ信号Ｏ1 〜Ｏn を出力するデータ信号出力部
（シフトレジスタ４２、データレジスタ４３、ラッチ回
路部４４、レベルシフト回路部４５、Ｄ／Ａ変換回路部
４６及びボルテージホロワ部４７）とを有することを特
徴とする表示パネルの駆動回路により解決する。
【００１４】本発明においては、上記のように、極性パ
ターン記憶部（ＲＯＭ３２ｂ）に極性パターンを記憶し
ておくので、ハードウェアを変更することなく、表示パ
ターンに応じて極性パターンを変更することができる。
請求項６に記載するように、前記極性パターン記憶部
（ＲＯＭ３２ｂ）は、奇数番目のフレーム用のデータ
と、該奇数番目のフレーム用データの論理値を反転した
偶数番目のフレーム用のデータとの２フレーム分のビッ
ト数のデータを１組の極性パターンとして記憶してもよ
い。液晶表示パネルでは、画素電極に供給するデータ信
号の極性を一定の時間毎に反転させる必要がある。上記
のように偶数番目のフレームのデータを奇数番目のフレ
ームのデータの論理値を反転したデータとすることによ
り、１フレーム毎にデータ信号の極性が反転する。
ターン記憶部（ＲＯＭ３２ｂ）に極性パターンを記憶し
ておくので、ハードウェアを変更することなく、表示パ
ターンに応じて極性パターンを変更することができる。
請求項６に記載するように、前記極性パターン記憶部
（ＲＯＭ３２ｂ）は、奇数番目のフレーム用のデータ
と、該奇数番目のフレーム用データの論理値を反転した
偶数番目のフレーム用のデータとの２フレーム分のビッ
ト数のデータを１組の極性パターンとして記憶してもよ
い。液晶表示パネルでは、画素電極に供給するデータ信
号の極性を一定の時間毎に反転させる必要がある。上記
のように偶数番目のフレームのデータを奇数番目のフレ
ームのデータの論理値を反転したデータとすることによ
り、１フレーム毎にデータ信号の極性が反転する。
【００１５】なお、請求項５に記載の表示パネルの駆動
回路において、前記極性パターン記憶部は、複数組の極
性パターンを記憶するものであってもよい。請求項７に
記載し、図１４に例示するように、極性パターン記憶部
（ＲＯＭ６２）から出力された極性パターンと画像信号
ＲＧＢとが類似しているか否かを判定して極性パターン
記憶部（ＲＯＭ６２）から出力する極性パターンを切換
えるパターン切換え部（制御回路６１、比較器６３、計
数回路６４、比較器６５及びしきい値設定部６６）を設
けてもよい。これにより、表示パターンに応じて極性パ
ターンを自動的に切換えることができる。
回路において、前記極性パターン記憶部は、複数組の極
性パターンを記憶するものであってもよい。請求項７に
記載し、図１４に例示するように、極性パターン記憶部
（ＲＯＭ６２）から出力された極性パターンと画像信号
ＲＧＢとが類似しているか否かを判定して極性パターン
記憶部（ＲＯＭ６２）から出力する極性パターンを切換
えるパターン切換え部（制御回路６１、比較器６３、計
数回路６４、比較器６５及びしきい値設定部６６）を設
けてもよい。これにより、表示パターンに応じて極性パ
ターンを自動的に切換えることができる。
【００１６】請求項８に記載し、図１６，１７に例示す
るように、極性パターン記憶部（ＲＯＭ７２）から出力
される１水平同期期間分の極性パターンを記憶して極性
信号Ａ1 〜Ａn として出力する一時記憶部（シフトレジ
スタ回路部７７）と、前記極性信号Ａ1 〜Ａn の極性を
水平同期信号Ｈ-Sync に同期して反転させる極性信号反
転部（排他的論理和回路部７８）とを設けてもよい。
るように、極性パターン記憶部（ＲＯＭ７２）から出力
される１水平同期期間分の極性パターンを記憶して極性
信号Ａ1 〜Ａn として出力する一時記憶部（シフトレジ
スタ回路部７７）と、前記極性信号Ａ1 〜Ａn の極性を
水平同期信号Ｈ-Sync に同期して反転させる極性信号反
転部（排他的論理和回路部７８）とを設けてもよい。
【００１７】この場合は、極性パターン記憶部（ＲＯＭ
７２）に１水平同期期間分の極性パターンを記憶すれば
よく、極性パターン記憶部（ＲＯＭ７２）の記憶容量を
削減することができる。この場合に、請求項９に記載す
るように、極性パターン記憶部には１水平同期期間分の
ビット数のデータを１組とし、複数組の極性パターンを
記憶していることが好ましい。
７２）に１水平同期期間分の極性パターンを記憶すれば
よく、極性パターン記憶部（ＲＯＭ７２）の記憶容量を
削減することができる。この場合に、請求項９に記載す
るように、極性パターン記憶部には１水平同期期間分の
ビット数のデータを１組とし、複数組の極性パターンを
記憶していることが好ましい。
【００１８】上記した課題は、請求項１０に示し、図２
１，図２２に例示するように、異なる複数の極性パター
ンを発生可能な極性パターン発生部（論理回路８５）
と、前記極性パターン発生部から出力する極性パターン
を決定するための選択信号SELを出力する選択信号発生
部（極性パターン制御部８０）と、前記極性パターン発
生部（論理回路８５）から出力された極性パターンの各
ビットの論理値を１水平同期期間毎及び１垂直同期期間
毎に反転させて極性信号Ｐ1 〜Ｐn として出力する極性
信号反転部（排他的論理回路部８６）とを有する表示パ
ネルの駆動回路により解決する。
１，図２２に例示するように、異なる複数の極性パター
ンを発生可能な極性パターン発生部（論理回路８５）
と、前記極性パターン発生部から出力する極性パターン
を決定するための選択信号SELを出力する選択信号発生
部（極性パターン制御部８０）と、前記極性パターン発
生部（論理回路８５）から出力された極性パターンの各
ビットの論理値を１水平同期期間毎及び１垂直同期期間
毎に反転させて極性信号Ｐ1 〜Ｐn として出力する極性
信号反転部（排他的論理回路部８６）とを有する表示パ
ネルの駆動回路により解決する。
【００１９】この表示パネルの駆動回路においても、極
性パターン発生部から表示パターンに応じた極性パター
ンを出力させることにより、フリッカの発生を防止する
ことができる。上記した課題は、請求項１１に記載し、
図３，図６，図７に示すように、液晶表示パネル４０
と、極性パターンを記憶した極性パターン記憶部（Ｒ
ＯＭ３２ｂ）と、前記極性パターン記憶部（ＲＯＭ３２
ｂ）から出力される前記極性パターンを記憶して極性信
号Ｐ1 〜Ｐn として出力する一時記憶部（シフトレジス
タ回路部４１）と、画像信号ＲＧＢを入力し、前記一時
記憶部（シフトレジスタ回路部４１）から出力される極
性信号Ｐ1 〜Ｐn に応じた極性で前記液晶表示パネル４
０のデータバスラインにデータ信号を出力するデータ信
号出力部（シフトレジスタ４２，データレジスタ回路部
４３，ラッチ回路部４４，レベルシフト回路部４５，Ｄ
／Ａ変換回路部４６及びボルテージホロワ部４７）とに
より構成されるデータ駆動回路（極性パターン制御部３
２及びデータドライバ３３）と、前記液晶表示パネル
４０のゲートバスラインに水平同期信号Ｈ-Sync 及び垂
直同期信号Ｖ-Sync に同期したタイミングで走査信号SC
ANを供給するゲート駆動回路（ゲートドライバ３４）と
を有することを特徴とする液晶表示装置により解決す
る。
性パターン発生部から表示パターンに応じた極性パター
ンを出力させることにより、フリッカの発生を防止する
ことができる。上記した課題は、請求項１１に記載し、
図３，図６，図７に示すように、液晶表示パネル４０
と、極性パターンを記憶した極性パターン記憶部（Ｒ
ＯＭ３２ｂ）と、前記極性パターン記憶部（ＲＯＭ３２
ｂ）から出力される前記極性パターンを記憶して極性信
号Ｐ1 〜Ｐn として出力する一時記憶部（シフトレジス
タ回路部４１）と、画像信号ＲＧＢを入力し、前記一時
記憶部（シフトレジスタ回路部４１）から出力される極
性信号Ｐ1 〜Ｐn に応じた極性で前記液晶表示パネル４
０のデータバスラインにデータ信号を出力するデータ信
号出力部（シフトレジスタ４２，データレジスタ回路部
４３，ラッチ回路部４４，レベルシフト回路部４５，Ｄ
／Ａ変換回路部４６及びボルテージホロワ部４７）とに
より構成されるデータ駆動回路（極性パターン制御部３
２及びデータドライバ３３）と、前記液晶表示パネル
４０のゲートバスラインに水平同期信号Ｈ-Sync 及び垂
直同期信号Ｖ-Sync に同期したタイミングで走査信号SC
ANを供給するゲート駆動回路（ゲートドライバ３４）と
を有することを特徴とする液晶表示装置により解決す
る。
【００２０】上記のように、極性パターンを極性パター
ン記憶部（ＲＯＭ３２ｂ）に記憶しているので、ハード
ウェアを変更することなく、表示パターンに応じた極性
パターンに変更することができる。これにより、簡単な
構成でフリッカの発生を抑制することができる。また、
請求項１２に記載するように、上記のデータ駆動回路に
代えて、図２１，図２２に例示するように、異なる複数
の極性パターンを発生可能な極性パターン発生部（論理
回路８５）と、前記極性パターン発生部（論理回路８
５）から出力する極性パターンを決定するための選択信
号SEL を発生する選択信号発生部（極性パターン制御部
８０）と、前記極性パターン発生部（論理回路８５）か
ら出力された極性パターンの各ビットの論理値を１水平
同期期間毎及び１垂直同期期間毎に反転させて極性信号
Ｐ1 〜Ｐn として出力する極性信号反転部（排他的論理
回路８６）と、画像信号を入力して前記極性信号に応じ
た極性でデータ信号を出力するデータ信号出力部とによ
り構成されるデータ駆動回路（シフトレジスタ４２，デ
ータレジスタ回路部４３，ラッチ回路部４４，レベルシ
フト回路部４５，Ｄ／Ａ変換回路部４６及びボルテージ
ホロワ部４７）とにより構成されるデータ駆動回路を使
用することもできる。
ン記憶部（ＲＯＭ３２ｂ）に記憶しているので、ハード
ウェアを変更することなく、表示パターンに応じた極性
パターンに変更することができる。これにより、簡単な
構成でフリッカの発生を抑制することができる。また、
請求項１２に記載するように、上記のデータ駆動回路に
代えて、図２１，図２２に例示するように、異なる複数
の極性パターンを発生可能な極性パターン発生部（論理
回路８５）と、前記極性パターン発生部（論理回路８
５）から出力する極性パターンを決定するための選択信
号SEL を発生する選択信号発生部（極性パターン制御部
８０）と、前記極性パターン発生部（論理回路８５）か
ら出力された極性パターンの各ビットの論理値を１水平
同期期間毎及び１垂直同期期間毎に反転させて極性信号
Ｐ1 〜Ｐn として出力する極性信号反転部（排他的論理
回路８６）と、画像信号を入力して前記極性信号に応じ
た極性でデータ信号を出力するデータ信号出力部とによ
り構成されるデータ駆動回路（シフトレジスタ４２，デ
ータレジスタ回路部４３，ラッチ回路部４４，レベルシ
フト回路部４５，Ｄ／Ａ変換回路部４６及びボルテージ
ホロワ部４７）とにより構成されるデータ駆動回路を使
用することもできる。
【００２１】また、上記した課題は、請求項１３に記載
し、図１〜図３、図２５〜図２７に示すように、画像信
号ＲＧＢ、水平同期信号Ｈ-sync 及び垂直同期信号Ｖ-s
ync、又はイネーブル信号を入力して、画像表示パネル
４０の各データバスライン１３に前記画像信号ＲＧＢか
ら生成した正極性及び負極性に変化するデータ信号Ｏ 1
〜Ｏn を供給する表示パネルの駆動方法において、表示
画面を複数のブロックに分割し、そのうちの少なくとも
１つのブロック内に含まれるフリッカパターンの割合を
算出して、一定の値を超えるときに前記データバスライ
ン１３に供給するデータ信号Ｏ1 〜Ｏn の極性を決定す
る極性パターンを、第１の極性パターンから第２の極性
パターンに変化させることを特徴とする表示パネルの駆
動方法により解決する。
し、図１〜図３、図２５〜図２７に示すように、画像信
号ＲＧＢ、水平同期信号Ｈ-sync 及び垂直同期信号Ｖ-s
ync、又はイネーブル信号を入力して、画像表示パネル
４０の各データバスライン１３に前記画像信号ＲＧＢか
ら生成した正極性及び負極性に変化するデータ信号Ｏ 1
〜Ｏn を供給する表示パネルの駆動方法において、表示
画面を複数のブロックに分割し、そのうちの少なくとも
１つのブロック内に含まれるフリッカパターンの割合を
算出して、一定の値を超えるときに前記データバスライ
ン１３に供給するデータ信号Ｏ1 〜Ｏn の極性を決定す
る極性パターンを、第１の極性パターンから第２の極性
パターンに変化させることを特徴とする表示パネルの駆
動方法により解決する。
【００２２】この場合、例えば、前記複数のブロックの
うち前記フリッカパターンの割合が前記一定の値を超え
るブロックの数が所定の値以上となったときに、前記第
２の極性パターンに変化させる。また、前記第１の極性
パターンから前記第２の極性パターンに変化させた後、
所定のフレーム期間にわたって前記ブロック内に含まれ
るフリッカパターンの割合が前記一定の値以下であると
きに、前記第１の極性パターンに戻すことが好ましい。
うち前記フリッカパターンの割合が前記一定の値を超え
るブロックの数が所定の値以上となったときに、前記第
２の極性パターンに変化させる。また、前記第１の極性
パターンから前記第２の極性パターンに変化させた後、
所定のフレーム期間にわたって前記ブロック内に含まれ
るフリッカパターンの割合が前記一定の値以下であると
きに、前記第１の極性パターンに戻すことが好ましい。
【００２３】ブロックの境目に存在するフリッカパター
ンを検出するために、前記ブロックの分割位置をフレー
ム毎に変化させることが好ましい。前記フリッカパター
ンの検出は、例えば横方向に隣り合う一定数のピクセル
分の画像信号毎に行う。一例を示せば、横方向に隣り合
う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画
素のうちの緑の画素について、一方のピクセルの緑画素
が点灯し、他方のピクセルの緑画素が非点灯であるとき
にフリッカパターンとする。また、横方向に隣り合う２
ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素の
うちの赤及び青の画素について、一方のピクセルの赤画
素及び青画素の少なくとも一方の画素が点灯し、他方の
ピクセルの赤画素及び青画素がいずれも非点灯であると
きにフリッカパターンとする。上記の例は２ピクセルを
１つのエリアとしてフリッカパターンを判定する方法で
あるが、一般的に言えば、隣り合う２ピクセル以上を１
エリアとし、１エリア内のＲ・Ｇ・Ｂの１色の画素につ
いて正極と負極がある極性の一方の極性データを書き込
む画素が点灯し、他方の極性を書き込む画素の全てが非
点灯であるときにフリッカパターンと判定する。
ンを検出するために、前記ブロックの分割位置をフレー
ム毎に変化させることが好ましい。前記フリッカパター
ンの検出は、例えば横方向に隣り合う一定数のピクセル
分の画像信号毎に行う。一例を示せば、横方向に隣り合
う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画
素のうちの緑の画素について、一方のピクセルの緑画素
が点灯し、他方のピクセルの緑画素が非点灯であるとき
にフリッカパターンとする。また、横方向に隣り合う２
ピクセル分の赤（Ｒ）・緑（Ｇ）・青（Ｂ）の６画素の
うちの赤及び青の画素について、一方のピクセルの赤画
素及び青画素の少なくとも一方の画素が点灯し、他方の
ピクセルの赤画素及び青画素がいずれも非点灯であると
きにフリッカパターンとする。上記の例は２ピクセルを
１つのエリアとしてフリッカパターンを判定する方法で
あるが、一般的に言えば、隣り合う２ピクセル以上を１
エリアとし、１エリア内のＲ・Ｇ・Ｂの１色の画素につ
いて正極と負極がある極性の一方の極性データを書き込
む画素が点灯し、他方の極性を書き込む画素の全てが非
点灯であるときにフリッカパターンと判定する。
【００２４】なお、請求項１３に記載の表示パネルの駆
動方法において、前記フリッカパターンの検出は、横方
向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青
（Ｂ）の６画素のうちの１色の画素について、一方のピ
クセルの画素が点灯し、他方のピクセルの画素が非点灯
であるときにフリッカパターンと判定することとしても
よい。
動方法において、前記フリッカパターンの検出は、横方
向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青
（Ｂ）の６画素のうちの１色の画素について、一方のピ
クセルの画素が点灯し、他方のピクセルの画素が非点灯
であるときにフリッカパターンと判定することとしても
よい。
【００２５】また、請求項１３に記載の表示パネルの駆
動方法において、前記フリッカパターンの検出は、横方
向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青
（Ｂ）の６画素のうちの２色の画素について、一方のピ
クセルでは前記２色の画素の少なくとも一方の画素が点
灯し、他方のピクセルでは前記２色の画素がいずれも非
点灯であるときにフリッカパターンと判定することとし
てもよい。
動方法において、前記フリッカパターンの検出は、横方
向に隣り合う２ピクセル分の赤（Ｒ）・緑（Ｇ）・青
（Ｂ）の６画素のうちの２色の画素について、一方のピ
クセルでは前記２色の画素の少なくとも一方の画素が点
灯し、他方のピクセルでは前記２色の画素がいずれも非
点灯であるときにフリッカパターンと判定することとし
てもよい。
【００２６】更に、請求項１３に記載の表示パネルの駆
動方法において、横方向に並ぶ赤（Ｒ）・緑（Ｇ）・青
（Ｂ）の画素のうちの１色の画素について点灯画素及び
非点灯画素の数をそれぞれ計数し、Ｎ（Ｎは整数）行目
の点灯画素及び非点灯画素の数とＮ＋１行目の点灯画素
及び非点灯画素の数を比較し、その結果に基づいて前記
フリッカパターンから除外するパターンを検出すること
としてもよい。
動方法において、横方向に並ぶ赤（Ｒ）・緑（Ｇ）・青
（Ｂ）の画素のうちの１色の画素について点灯画素及び
非点灯画素の数をそれぞれ計数し、Ｎ（Ｎは整数）行目
の点灯画素及び非点灯画素の数とＮ＋１行目の点灯画素
及び非点灯画素の数を比較し、その結果に基づいて前記
フリッカパターンから除外するパターンを検出すること
としてもよい。
【００２７】更にまた、請求項１３に記載の表示パネル
の駆動方法において、横方向に並ぶ赤（Ｒ）・緑（Ｇ）
・青（Ｂ）の画素のうちの複数色の画素について点灯画
素及び非点灯画素の数をそれぞれ計数し、Ｎ（Ｎは整
数）行目の点灯画素及び非点灯画素の数とＮ＋１行目の
点灯画素及び非点灯画素の数を比較して、その結果に基
づいて前記フリッカパターンから除外するパターンを検
出することとしてもよい。
の駆動方法において、横方向に並ぶ赤（Ｒ）・緑（Ｇ）
・青（Ｂ）の画素のうちの複数色の画素について点灯画
素及び非点灯画素の数をそれぞれ計数し、Ｎ（Ｎは整
数）行目の点灯画素及び非点灯画素の数とＮ＋１行目の
点灯画素及び非点灯画素の数を比較して、その結果に基
づいて前記フリッカパターンから除外するパターンを検
出することとしてもよい。
【００２８】更にまた、請求項１３に記載の表示パネル
の駆動方法において、前記画像信号判定手段、前記フリ
ッカ判定手段、前記動作範囲指定手段、前記フリッカ情
報量判定手段及び前記駆動モード選択手段がいずれも論
理回路により構成されていることが好ましい。また、上
記した課題は、請求項１８に記載し、図１〜図３，図２
７に示すように、画像信号ＲＧＢ、水平同期信号Ｈ-syn
c 及び垂直同期信号Ｖ-sync 、又はイネーブル信号を入
力して、表示パネル４０の各データバスライン１３に前
記画像信号ＲＧＢから生成した正極性及び負極性に変化
するデータ信号Ｏ1 〜Ｏn を個別に供給する表示パネル
の駆動回路において、前記画像信号ＲＧＢを入力して点
灯画素及び非点灯画素を判定する画像信号判定手段１０
３と、前記画像信号判定手段１０３の判定結果を基にフ
リッカパターンか否かを判定するフリッカ判定手段１０
４と、動作範囲を指定する動作範囲指定手段１０５と、
前記動作範囲指定手段１０５で指定された動作範囲内に
前記フリッカ判定手段１０４でフリッカパターンと判定
されたパターンが含まれる割合を算出するフリッカ情報
量判定手段１０６と、前記フリッカ情報量判定手段１０
６の判定結果に応じて前記データ信号Ｏ1 〜Ｏn の極性
パターンを決定する信号を出力する駆動モード選択手段
１０８と、前記駆動モード選択手段１０８の出力に応じ
て前記データバスライン１３に供給するデータ信号Ｏ1
〜Ｏn の極性を決定する極性パターンを、第１の極性パ
ターンから第２の極性パターンに変化させる極性パター
ン変更手段１０９とを有することを特徴とする表示パネ
ルの駆動回路により解決する。
の駆動方法において、前記画像信号判定手段、前記フリ
ッカ判定手段、前記動作範囲指定手段、前記フリッカ情
報量判定手段及び前記駆動モード選択手段がいずれも論
理回路により構成されていることが好ましい。また、上
記した課題は、請求項１８に記載し、図１〜図３，図２
７に示すように、画像信号ＲＧＢ、水平同期信号Ｈ-syn
c 及び垂直同期信号Ｖ-sync 、又はイネーブル信号を入
力して、表示パネル４０の各データバスライン１３に前
記画像信号ＲＧＢから生成した正極性及び負極性に変化
するデータ信号Ｏ1 〜Ｏn を個別に供給する表示パネル
の駆動回路において、前記画像信号ＲＧＢを入力して点
灯画素及び非点灯画素を判定する画像信号判定手段１０
３と、前記画像信号判定手段１０３の判定結果を基にフ
リッカパターンか否かを判定するフリッカ判定手段１０
４と、動作範囲を指定する動作範囲指定手段１０５と、
前記動作範囲指定手段１０５で指定された動作範囲内に
前記フリッカ判定手段１０４でフリッカパターンと判定
されたパターンが含まれる割合を算出するフリッカ情報
量判定手段１０６と、前記フリッカ情報量判定手段１０
６の判定結果に応じて前記データ信号Ｏ1 〜Ｏn の極性
パターンを決定する信号を出力する駆動モード選択手段
１０８と、前記駆動モード選択手段１０８の出力に応じ
て前記データバスライン１３に供給するデータ信号Ｏ1
〜Ｏn の極性を決定する極性パターンを、第１の極性パ
ターンから第２の極性パターンに変化させる極性パター
ン変更手段１０９とを有することを特徴とする表示パネ
ルの駆動回路により解決する。
【００２９】この場合、図２８〜図３３，図４４〜図４
９に示すように、前記画像信号判定手段１０３、前記フ
リッカ判定手段１０４、前記動作範囲指定手段１０５、
前記フリッカ情報量判定手段１０７及び前記駆動モード
選択手段１０８は、いずれも論理回路により構成するこ
とができる。
９に示すように、前記画像信号判定手段１０３、前記フ
リッカ判定手段１０４、前記動作範囲指定手段１０５、
前記フリッカ情報量判定手段１０７及び前記駆動モード
選択手段１０８は、いずれも論理回路により構成するこ
とができる。
【００３０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、添付の図面を参照して説明する。 （第１の実施の形態） （１）液晶表示パネルの構造 図１は第１の実施の形態の駆動回路で駆動される液晶表
示パネルの構造を示す断面図、図２は同じくそのＴＦＴ
基板の平面図である。
て、添付の図面を参照して説明する。 （第１の実施の形態） （１）液晶表示パネルの構造 図１は第１の実施の形態の駆動回路で駆動される液晶表
示パネルの構造を示す断面図、図２は同じくそのＴＦＴ
基板の平面図である。
【００３１】液晶表示パネル４０は、対向して配置され
たＴＦＴ基板１０及び対向基板２０と、これらのＴＦＴ
基板１０と対向基板２０との間に封入された液晶３０と
により構成されている。ＴＦＴ基板１０は、ガラス基板
１１と、ガラス基板１１上に形成されたゲートバスライ
ン１２、データバスライン１３、画素電極１４及びＴＦ
Ｔ１５等により構成される。ゲートバスライン１２及び
データバスライン１３は直角に交差しており、両者の間
に形成された絶縁膜（図示せず）により電気的に絶縁さ
れている。これらのゲートバスライン１２及びデータバ
スライン１３は、アルミニウム等の金属により形成され
ている。
たＴＦＴ基板１０及び対向基板２０と、これらのＴＦＴ
基板１０と対向基板２０との間に封入された液晶３０と
により構成されている。ＴＦＴ基板１０は、ガラス基板
１１と、ガラス基板１１上に形成されたゲートバスライ
ン１２、データバスライン１３、画素電極１４及びＴＦ
Ｔ１５等により構成される。ゲートバスライン１２及び
データバスライン１３は直角に交差しており、両者の間
に形成された絶縁膜（図示せず）により電気的に絶縁さ
れている。これらのゲートバスライン１２及びデータバ
スライン１３は、アルミニウム等の金属により形成され
ている。
【００３２】ゲートバスライン１２とデータバスライン
１３とにより区画された各矩形領域が画素である。各画
素にはそれぞれインジウム酸化スズ（indium-tin oxid
e：以下、ＩＴＯという）からなる透明の画素電極１４
が形成されている。また、ＴＦＴ１５は、ゲートバスラ
イン１２から延びるゲート電極１２ａと、ゲート電極１
２ａの上方にゲート絶縁膜（図示せず）を介して形成さ
れたシリコン膜１６と、シリコン膜１６の上方に形成さ
れたドレイン電極１３ａ及びソース電極１３ｂとからな
る。ドレイン電極１３ａはデータバスライン１３と接続
しており、ソース電極１３ｂは画素電極１４に接続して
いる。また、画素電極１４の一部にオーバーラップし
て、図示しない蓄積容量電極が形成されている。
１３とにより区画された各矩形領域が画素である。各画
素にはそれぞれインジウム酸化スズ（indium-tin oxid
e：以下、ＩＴＯという）からなる透明の画素電極１４
が形成されている。また、ＴＦＴ１５は、ゲートバスラ
イン１２から延びるゲート電極１２ａと、ゲート電極１
２ａの上方にゲート絶縁膜（図示せず）を介して形成さ
れたシリコン膜１６と、シリコン膜１６の上方に形成さ
れたドレイン電極１３ａ及びソース電極１３ｂとからな
る。ドレイン電極１３ａはデータバスライン１３と接続
しており、ソース電極１３ｂは画素電極１４に接続して
いる。また、画素電極１４の一部にオーバーラップし
て、図示しない蓄積容量電極が形成されている。
【００３３】これらの画素電極１４の上には、例えばポ
リイミドからなる配向膜１７が形成されている。この配
向膜１７の表面には、電圧を印加していないときの液晶
分子の配向方向を決定するために、配向処理が施されて
いる。配向処理の代表的な方法としては、布製のローラ
ーにより配向膜の表面を一方向に擦るラビング法が知ら
れている。
リイミドからなる配向膜１７が形成されている。この配
向膜１７の表面には、電圧を印加していないときの液晶
分子の配向方向を決定するために、配向処理が施されて
いる。配向処理の代表的な方法としては、布製のローラ
ーにより配向膜の表面を一方向に擦るラビング法が知ら
れている。
【００３４】一方、対向基板２０は、ガラス基板２１
と、ガラス基板２１の下面側に形成されたカラーフィル
タ２２、ブラックマトリクス２３、対向電極２４及び配
向膜２５等により構成されている。カラーフィルタ２２
には、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の３種類
あり、１つの画素電極１４に１つのカラーフィルタ２２
が対向している。本実施の形態では、カラーフィルタ２
２は水平方向にＲ・Ｇ・Ｂの順番で並んでいる。これら
のカラーフィルタ２２の間にはブラックマトリクス２３
が形成されている。このブラックマトリクス２３は、例
えばクロム（Ｃｒ）のように光が透過しない金属薄膜か
らなる。
と、ガラス基板２１の下面側に形成されたカラーフィル
タ２２、ブラックマトリクス２３、対向電極２４及び配
向膜２５等により構成されている。カラーフィルタ２２
には、赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）の３種類
あり、１つの画素電極１４に１つのカラーフィルタ２２
が対向している。本実施の形態では、カラーフィルタ２
２は水平方向にＲ・Ｇ・Ｂの順番で並んでいる。これら
のカラーフィルタ２２の間にはブラックマトリクス２３
が形成されている。このブラックマトリクス２３は、例
えばクロム（Ｃｒ）のように光が透過しない金属薄膜か
らなる。
【００３５】カラーフィルタ２２及びブラックマトリク
ス２３の下には、ＩＴＯからなる透明の対向電極２４が
形成されている。この対向電極２４の下には配向膜２５
が形成されている。この配向膜２５の表面にも配向処理
が施されている。ＴＦＴ基板１０と対向基板２０との間
には、球形のスペーサ（図示せず）が配置され、これに
よりＴＦＴ基板１０と対向基板２０との間隔が一定に維
持される。また、ＴＦＴ基板１０の下及び対向基板２０
の上にはそれぞれ偏光板（図示せず）が配置される。こ
れらの偏光板は、偏光軸が相互に直交するように配置さ
れる。
ス２３の下には、ＩＴＯからなる透明の対向電極２４が
形成されている。この対向電極２４の下には配向膜２５
が形成されている。この配向膜２５の表面にも配向処理
が施されている。ＴＦＴ基板１０と対向基板２０との間
には、球形のスペーサ（図示せず）が配置され、これに
よりＴＦＴ基板１０と対向基板２０との間隔が一定に維
持される。また、ＴＦＴ基板１０の下及び対向基板２０
の上にはそれぞれ偏光板（図示せず）が配置される。こ
れらの偏光板は、偏光軸が相互に直交するように配置さ
れる。
【００３６】データバスライン１３にデータ信号を供給
し、ゲートバスライン１２に走査信号を供給すると、Ｔ
ＦＴ１５がオンになって画素電極１４にデータ信号が供
給される。これにより、画素電極１４と対向電極２４と
の間に電界が発生する。この電界によって液晶３０中の
液晶分子の向きが変化し、画素の光透過率が変化する。
各画素毎に画素電極１４に印加する電圧を制御すること
により、液晶表示パネル４０に所望の画像を表示するこ
とができる。
し、ゲートバスライン１２に走査信号を供給すると、Ｔ
ＦＴ１５がオンになって画素電極１４にデータ信号が供
給される。これにより、画素電極１４と対向電極２４と
の間に電界が発生する。この電界によって液晶３０中の
液晶分子の向きが変化し、画素の光透過率が変化する。
各画素毎に画素電極１４に印加する電圧を制御すること
により、液晶表示パネル４０に所望の画像を表示するこ
とができる。
【００３７】（２）駆動回路の構成 図３は第１の実施の形態の液晶表示装置を示すブロック
図である。この液晶表示装置は、図１，図２に示す構造
の液晶表示パネル４０と、タイミングコントローラ３
１、極性パターン制御部３２、データドライバ３３及び
ゲートドライバ３４と、基準電圧発生回路３５とを有し
ている。
図である。この液晶表示装置は、図１，図２に示す構造
の液晶表示パネル４０と、タイミングコントローラ３
１、極性パターン制御部３２、データドライバ３３及び
ゲートドライバ３４と、基準電圧発生回路３５とを有し
ている。
【００３８】タイミングコントローラ３１はパーソナル
コンピュータ又はその他の画像信号RGB を出力する装置
（以下、単に、パーソナルコンピュータという）３７に
接続され、パーソナルコンピュータ３７から水平同期信
号Ｈ-Sync 、垂直同期信号Ｖ-Sync 、データクロックDC
LK及び画像信号RGB を入力する。画像信号RGB は、赤色
の輝度を示すＲ信号、緑色の輝度を示すＧ信号及び青色
の輝度を示すＢ信号の３つのデジタル信号（以下、Ｒ・
Ｇ・Ｂ信号という）からなる。通常、Ｒ・Ｇ・Ｂ信号の
各ビット数をいずれも８ビットとすることが多いが、こ
こでは説明を簡単にするために、Ｒ・Ｇ・Ｂ信号はいず
れも３ビットの信号であるとする。これらのＲ・Ｇ・Ｂ
信号はデータクロックDCLKに同期した信号である。
コンピュータ又はその他の画像信号RGB を出力する装置
（以下、単に、パーソナルコンピュータという）３７に
接続され、パーソナルコンピュータ３７から水平同期信
号Ｈ-Sync 、垂直同期信号Ｖ-Sync 、データクロックDC
LK及び画像信号RGB を入力する。画像信号RGB は、赤色
の輝度を示すＲ信号、緑色の輝度を示すＧ信号及び青色
の輝度を示すＢ信号の３つのデジタル信号（以下、Ｒ・
Ｇ・Ｂ信号という）からなる。通常、Ｒ・Ｇ・Ｂ信号の
各ビット数をいずれも８ビットとすることが多いが、こ
こでは説明を簡単にするために、Ｒ・Ｇ・Ｂ信号はいず
れも３ビットの信号であるとする。これらのＲ・Ｇ・Ｂ
信号はデータクロックDCLKに同期した信号である。
【００３９】タイミングコントローラ３１は、水平同期
信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びデータクロッ
クDCLKを入力して、これらの信号からシフトクロックSC
LK、データスタート信号DSTIN 、ストローブ信号STB 、
ゲートスタート信号GSTR及びゲートシフトクロックGCLK
を生成する。図４は垂直同期信号Ｖ-Sync 、水平同期信
号Ｈ-Sync 、画像信号RGB 、ゲートスタート信号GSTR及
びゲートクロックGCLKのタイミングを示すタイミングチ
ャート、図５は水平同期信号Ｈ-Sync 、データクロック
DCLK、Ｒ信号、Ｇ信号、Ｂ信号、データスタート信号DS
TIN 、ストローブ信号STB 及びシフトクロックSCLKのタ
イミングを示すタイミングチャートである。
信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 及びデータクロッ
クDCLKを入力して、これらの信号からシフトクロックSC
LK、データスタート信号DSTIN 、ストローブ信号STB 、
ゲートスタート信号GSTR及びゲートシフトクロックGCLK
を生成する。図４は垂直同期信号Ｖ-Sync 、水平同期信
号Ｈ-Sync 、画像信号RGB 、ゲートスタート信号GSTR及
びゲートクロックGCLKのタイミングを示すタイミングチ
ャート、図５は水平同期信号Ｈ-Sync 、データクロック
DCLK、Ｒ信号、Ｇ信号、Ｂ信号、データスタート信号DS
TIN 、ストローブ信号STB 及びシフトクロックSCLKのタ
イミングを示すタイミングチャートである。
【００４０】これらの図４，図５に示すように、ゲート
スタート信号GSTRは垂直同期信号Ｖ-Sync の立ち上がり
に同期した信号であり、ゲートクロックGCLKは水平同期
信号Ｈ-Sync に同期した信号である。また、データスタ
ート信号DSTIN は、画像信号RGB の送信開始のタイミン
グを示す信号である。画像信号RGB は、垂直同期信号Ｖ
-Sync が“０”から“１”に変化した後の最初の水平同
期信号Ｈ-Sync の立ち上がりに同期して送信が開始され
る。また、画像信号RGB は、１水平同期期間内に液晶表
示パネル４０の水平方向の画素数（ｎ個）分のデータが
データクロックDCLKに同期して送られる。従って、１水
平同期期間分のデータの送信が完了してから次の水平同
期期間分のデータの送信を開始するまでの間と、１フレ
ーム分のデータの送信が完了してから次のフレームのデ
ータの送信を開始するまでの間の画像信号RGB の値は無
効である。
スタート信号GSTRは垂直同期信号Ｖ-Sync の立ち上がり
に同期した信号であり、ゲートクロックGCLKは水平同期
信号Ｈ-Sync に同期した信号である。また、データスタ
ート信号DSTIN は、画像信号RGB の送信開始のタイミン
グを示す信号である。画像信号RGB は、垂直同期信号Ｖ
-Sync が“０”から“１”に変化した後の最初の水平同
期信号Ｈ-Sync の立ち上がりに同期して送信が開始され
る。また、画像信号RGB は、１水平同期期間内に液晶表
示パネル４０の水平方向の画素数（ｎ個）分のデータが
データクロックDCLKに同期して送られる。従って、１水
平同期期間分のデータの送信が完了してから次の水平同
期期間分のデータの送信を開始するまでの間と、１フレ
ーム分のデータの送信が完了してから次のフレームのデ
ータの送信を開始するまでの間の画像信号RGB の値は無
効である。
【００４１】ストローブ信号STB は水平同期信号Ｈ-Syn
c に同期した信号である。シフトクロックSCLKはデータ
クロックDCLKに同期した信号である。極性パターン制御
部３２は、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Syn
c 及びシフトクロックSCLKを入力して、極性パターン信
号POL を出力する。データドライバ３３は、タイミング
コントローラ３１から入力した画像信号RGB 、シフトク
ロックSCLK、データスタート信号DSTIN 及びストローブ
信号STB を入力し、極性パターン制御部３２から極性パ
ターン信号POL を入力して、液晶表示パネル４０の各デ
ータバスライン１３にデータ信号Ｏ1 〜Ｏn を出力す
る。これらのデータ信号Ｏ1 〜Ｏn は一定の周期で極性
が反転する信号である。
c に同期した信号である。シフトクロックSCLKはデータ
クロックDCLKに同期した信号である。極性パターン制御
部３２は、水平同期信号Ｈ-Sync 、垂直同期信号Ｖ-Syn
c 及びシフトクロックSCLKを入力して、極性パターン信
号POL を出力する。データドライバ３３は、タイミング
コントローラ３１から入力した画像信号RGB 、シフトク
ロックSCLK、データスタート信号DSTIN 及びストローブ
信号STB を入力し、極性パターン制御部３２から極性パ
ターン信号POL を入力して、液晶表示パネル４０の各デ
ータバスライン１３にデータ信号Ｏ1 〜Ｏn を出力す
る。これらのデータ信号Ｏ1 〜Ｏn は一定の周期で極性
が反転する信号である。
【００４２】また、ゲートドライバ３４は、タイミング
コントローラ３１からゲートスタート信号GSTR及びゲー
トシフトクロックGCLKを入力し、液晶表示パネル４０の
各ゲートバスライン１１に順番に走査信号SCANを供給す
る。ＴＦＴ型液晶表示パネルの駆動回路の場合、データ
ドライバ３３及びゲートドライバ３４は液晶表示パネル
４０のＴＦＴ基板上に形成することも可能である。
コントローラ３１からゲートスタート信号GSTR及びゲー
トシフトクロックGCLKを入力し、液晶表示パネル４０の
各ゲートバスライン１１に順番に走査信号SCANを供給す
る。ＴＦＴ型液晶表示パネルの駆動回路の場合、データ
ドライバ３３及びゲートドライバ３４は液晶表示パネル
４０のＴＦＴ基板上に形成することも可能である。
【００４３】基準電圧発生回路３５は、液晶表示パネル
４０の対向電極２４に印加する基準電圧を発生する。こ
の基準電圧は、データ信号Ｏ1 〜Ｏn の中心電圧と、画
素の容量成分による電圧シフト量とに応じて設定する。
また、基準電圧発生回路３５は、タイミングコントロー
ラ３１、極性パターン制御部３２、データドライバ３３
及びゲートドライバ３４の動作に必要な所定の電圧を発
生し、これらの電圧を図示しない配線を介して各回路に
供給する。
４０の対向電極２４に印加する基準電圧を発生する。こ
の基準電圧は、データ信号Ｏ1 〜Ｏn の中心電圧と、画
素の容量成分による電圧シフト量とに応じて設定する。
また、基準電圧発生回路３５は、タイミングコントロー
ラ３１、極性パターン制御部３２、データドライバ３３
及びゲートドライバ３４の動作に必要な所定の電圧を発
生し、これらの電圧を図示しない配線を介して各回路に
供給する。
【００４４】なお、上記の例では駆動回路をコンピュー
タ３７に接続する場合について説明したが、本発明の液
晶表示パネルの駆動回路は、ＴＶチューナ等のようにビ
デオ信号を出力する装置に接続することも可能である。
その場合、ビデオ信号からＲ・Ｇ・Ｂ信号、水平同期信
号Ｈ-Sync 、垂直同期信号Ｖ-Sync を生成する回路が必
要であるが、これらの回路は公知のものを使用すること
ができる。
タ３７に接続する場合について説明したが、本発明の液
晶表示パネルの駆動回路は、ＴＶチューナ等のようにビ
デオ信号を出力する装置に接続することも可能である。
その場合、ビデオ信号からＲ・Ｇ・Ｂ信号、水平同期信
号Ｈ-Sync 、垂直同期信号Ｖ-Sync を生成する回路が必
要であるが、これらの回路は公知のものを使用すること
ができる。
【００４５】（３）極性パターン制御回路 図６は極性パターン制御部３２の構成を示すブロック図
である。極性パターン制御部３２は、制御回路３２ａ
と、極性パターンを記憶したＲＯＭ３２ｂとにより構成
されている。ＲＯＭ３２ｂに記憶されている極性パター
ンは、“０”と“１”との組み合わせにより構成され、
例えば“０”のときは画素電極１４に正極性（＋）の電
圧を印加し、“１”のときは画素電極１４に負極性
（−）の電圧を印加することを示す。本実施の形態にお
いては、１フレーム毎に液晶表示パネル４０に供給する
データ信号Ｏ1 〜Ｏn の極性を反転させる。このため、
奇数番目のフレームに出力される極性パターンと、偶数
番目のフレームに出力される極性パターンとは、“０”
と“１”とがちょうど逆であることが必要である。ＲＯ
Ｍ３２ｂは、２フレーム分の極性パターン、すなわち液
晶表示パネル４０の画素数の２倍のビット数の極性パタ
ーンを１組のデータとして記憶している。
である。極性パターン制御部３２は、制御回路３２ａ
と、極性パターンを記憶したＲＯＭ３２ｂとにより構成
されている。ＲＯＭ３２ｂに記憶されている極性パター
ンは、“０”と“１”との組み合わせにより構成され、
例えば“０”のときは画素電極１４に正極性（＋）の電
圧を印加し、“１”のときは画素電極１４に負極性
（−）の電圧を印加することを示す。本実施の形態にお
いては、１フレーム毎に液晶表示パネル４０に供給する
データ信号Ｏ1 〜Ｏn の極性を反転させる。このため、
奇数番目のフレームに出力される極性パターンと、偶数
番目のフレームに出力される極性パターンとは、“０”
と“１”とがちょうど逆であることが必要である。ＲＯ
Ｍ３２ｂは、２フレーム分の極性パターン、すなわち液
晶表示パネル４０の画素数の２倍のビット数の極性パタ
ーンを１組のデータとして記憶している。
【００４６】制御回路３２ａは、水平同期信号Ｈ-Sync
、垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入
力し、ＲＯＭ３２ｂのアドレスを設定する。すなわち、
制御回路３２ａは、奇数番目の垂直同期信号Ｖ-Sync の
立ち上がりに同期してＲＯＭ３２ｂのアドレスの初期値
を設定し、その後、シフトクロックSCLKに同期してアド
レスをインクリメントする。これにより、ＲＯＭ３２ｂ
からは、シフトクロックSCLKに同期して極性パターン信
号POL が１ビットづつ出力される。但し、制御回路３２
ａは、水平同期信号Ｈ-Sync の１周期間に表示パネル４
０の水平方向の画素数（ｎ個）と同じ数だけＲＯＭ３２
ｂのアドレスをインクリメントすると動作を一旦停止し
て、次の水平同期信号Ｈ-Sync の立ち上がりでインクリ
メントを再開する。
、垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入
力し、ＲＯＭ３２ｂのアドレスを設定する。すなわち、
制御回路３２ａは、奇数番目の垂直同期信号Ｖ-Sync の
立ち上がりに同期してＲＯＭ３２ｂのアドレスの初期値
を設定し、その後、シフトクロックSCLKに同期してアド
レスをインクリメントする。これにより、ＲＯＭ３２ｂ
からは、シフトクロックSCLKに同期して極性パターン信
号POL が１ビットづつ出力される。但し、制御回路３２
ａは、水平同期信号Ｈ-Sync の１周期間に表示パネル４
０の水平方向の画素数（ｎ個）と同じ数だけＲＯＭ３２
ｂのアドレスをインクリメントすると動作を一旦停止し
て、次の水平同期信号Ｈ-Sync の立ち上がりでインクリ
メントを再開する。
【００４７】（４）データドライバの構成 図７はデータドライバ３３の構成を示すブロック図であ
る。データドライバ３３は、シフトレジスタ回路部４
１，４２と、データレジスタ回路部４３と、ラッチ回路
部４４と、レベルシフト回路部４５と、Ｄ／Ａ変換回路
部４６と、ボルテージホロワ部４７とにより構成されて
いる。
る。データドライバ３３は、シフトレジスタ回路部４
１，４２と、データレジスタ回路部４３と、ラッチ回路
部４４と、レベルシフト回路部４５と、Ｄ／Ａ変換回路
部４６と、ボルテージホロワ部４７とにより構成されて
いる。
【００４８】シフトレジスタ回路部４１は極性パターン
制御部３２から入力した極性パターン信号POL を水平同
期信号Ｈ-Sync に同期して読み込み開始する。そして、
反転パターン信号POL をシフトクロックSCLKに同期して
シフトし、ｎビット分の極性パターン信号POL をパラレ
ルに出力する。以下、シフトレジスタ回路４１からパラ
レルに出力される信号を極性信号Ｐ1 〜Ｐn という。
制御部３２から入力した極性パターン信号POL を水平同
期信号Ｈ-Sync に同期して読み込み開始する。そして、
反転パターン信号POL をシフトクロックSCLKに同期して
シフトし、ｎビット分の極性パターン信号POL をパラレ
ルに出力する。以下、シフトレジスタ回路４１からパラ
レルに出力される信号を極性信号Ｐ1 〜Ｐn という。
【００４９】データレジスタ回路部４３はｎ個のレジス
タ４３ａにより構成されている。シフトレジスタ回路部
４２は、データスタート信号DSTIN 、データクロックDC
LK及びストローブ信号STB を入力して、データレジスタ
回路４３のレジスタ４３ａのアドレスを設定する。すな
わち、データレジスタ回路４３はデータスタート信号DA
TIN を入力するとレジスタ４３ａの先頭アドレスを設定
し、データクロックDCLKに同期してアドレスをインクリ
メントする。データレジスタ回路４３は画像信号RGB を
入力し、シフトレジスタ回路部４２により指定されたア
ドレスのレジスタ４３ａにＲ信号、Ｇ信号又はＢ信号を
記憶する。
タ４３ａにより構成されている。シフトレジスタ回路部
４２は、データスタート信号DSTIN 、データクロックDC
LK及びストローブ信号STB を入力して、データレジスタ
回路４３のレジスタ４３ａのアドレスを設定する。すな
わち、データレジスタ回路４３はデータスタート信号DA
TIN を入力するとレジスタ４３ａの先頭アドレスを設定
し、データクロックDCLKに同期してアドレスをインクリ
メントする。データレジスタ回路４３は画像信号RGB を
入力し、シフトレジスタ回路部４２により指定されたア
ドレスのレジスタ４３ａにＲ信号、Ｇ信号又はＢ信号を
記憶する。
【００５０】ラッチ回路部４４はｎ個のラッチ回路４４
ａにより構成されている。各ラッチ回路４４ａはストロ
ーブ信号STB に同期してデータレジスタ回路部４３の出
力及びシフトレジスタ回路部４１の出力をラッチする。
このとき、各ラッチ回路４４ａは、３ビットのＲ信号、
Ｇ信号又はＢ信号の最上位ビットに極性信号Ｐ1 〜Ｐn
を加えて、４ビットの信号とする。
ａにより構成されている。各ラッチ回路４４ａはストロ
ーブ信号STB に同期してデータレジスタ回路部４３の出
力及びシフトレジスタ回路部４１の出力をラッチする。
このとき、各ラッチ回路４４ａは、３ビットのＲ信号、
Ｇ信号又はＢ信号の最上位ビットに極性信号Ｐ1 〜Ｐn
を加えて、４ビットの信号とする。
【００５１】レベルシフト回路部４５は、ラッチ回路部
４４から出力される信号のレベルを変換する。本実施の
形態において、レベルシフト回路部４５はラッチ回路部
４４から出力される波高値が３．３Ｖの信号を、波高値
が１２Ｖの信号に変換してＤ／Ａ変換回路部４６に出力
する。Ｄ／Ａ変換回路部４６はｎ個のＤ／Ａ変換器４６
ａにより構成されている。これらのＤ／Ａ変換器４６ａ
は、極性信号Ｐ1 〜Ｐn が付加された４ビットのＲ信
号、Ｇ信号及びＢ信号を入力して、正極性（＋）又は負
極性（−）のアナログのデータ信号Ｏ1 〜Ｏn を出力す
る。ボルテージホロワ部４７はｎ個のボルテージホロワ
４７ａにより構成されている。これらのボルテージホロ
ワ４７ａは、Ｄ／Ａ変換回路部４６から出力されたデー
タ信号Ｏ1 〜Ｏn を、ストローブ信号STBに同期して液
晶表示パネル４０の各データバスライン１３に供給す
る。
４４から出力される信号のレベルを変換する。本実施の
形態において、レベルシフト回路部４５はラッチ回路部
４４から出力される波高値が３．３Ｖの信号を、波高値
が１２Ｖの信号に変換してＤ／Ａ変換回路部４６に出力
する。Ｄ／Ａ変換回路部４６はｎ個のＤ／Ａ変換器４６
ａにより構成されている。これらのＤ／Ａ変換器４６ａ
は、極性信号Ｐ1 〜Ｐn が付加された４ビットのＲ信
号、Ｇ信号及びＢ信号を入力して、正極性（＋）又は負
極性（−）のアナログのデータ信号Ｏ1 〜Ｏn を出力す
る。ボルテージホロワ部４７はｎ個のボルテージホロワ
４７ａにより構成されている。これらのボルテージホロ
ワ４７ａは、Ｄ／Ａ変換回路部４６から出力されたデー
タ信号Ｏ1 〜Ｏn を、ストローブ信号STBに同期して液
晶表示パネル４０の各データバスライン１３に供給す
る。
【００５２】図８はＤ／Ａ変換回路部４６内のＤ／Ａ変
換器４６ａの構成を示す回路図である。Ｄ／Ａ変換器４
６ａは、デコーダ５１と、１７個の抵抗素子５２と、１
６個のボルテージホロワ５３と、１６個のスイッチ素子
５４とにより構成されている。抵抗素子５２は、高電位
側電源線（＋１２Ｖ）と低電位側電源線（０Ｖ）との間
に直列接続されている。各抵抗素子５２の接続点（ノー
ド）にはそれぞれボルテージホロワ５３の入力が接続さ
れている。これらのボルテージホロワ５３の出力は各ス
イッチ５４の一端側にそれぞれ接続されている。各スイ
ッチ５４の他端側はいずれも出力端子５５に接続されて
いる。
換器４６ａの構成を示す回路図である。Ｄ／Ａ変換器４
６ａは、デコーダ５１と、１７個の抵抗素子５２と、１
６個のボルテージホロワ５３と、１６個のスイッチ素子
５４とにより構成されている。抵抗素子５２は、高電位
側電源線（＋１２Ｖ）と低電位側電源線（０Ｖ）との間
に直列接続されている。各抵抗素子５２の接続点（ノー
ド）にはそれぞれボルテージホロワ５３の入力が接続さ
れている。これらのボルテージホロワ５３の出力は各ス
イッチ５４の一端側にそれぞれ接続されている。各スイ
ッチ５４の他端側はいずれも出力端子５５に接続されて
いる。
【００５３】各スイッチ５４は、デコーダ５１から
“１”が与えられるとオンになり、“０”が与えられる
とオフになる。デコーダ５１は、３ビットのＲ信号、Ｇ
信号又はＢ信号に１ビットの極性信号Ｐを加えた４ビッ
トの信号を入力し、１６ビットの信号を出力する。図９
は、デコーダ５１の入力と出力との関係を示す図であ
る。この図９に示すように、デコーダ５１から出力され
る１６ビットの信号は、いずれか１ビットが“１”で他
のビットが“０”である。また、入力信号が“０００
０”のときの電圧が中心電圧（Ｖ0 ）であり、この中心
電圧（Ｖ0 ）に応じた電圧を基準電圧として対向電極２
４に印加する。
“１”が与えられるとオンになり、“０”が与えられる
とオフになる。デコーダ５１は、３ビットのＲ信号、Ｇ
信号又はＢ信号に１ビットの極性信号Ｐを加えた４ビッ
トの信号を入力し、１６ビットの信号を出力する。図９
は、デコーダ５１の入力と出力との関係を示す図であ
る。この図９に示すように、デコーダ５１から出力され
る１６ビットの信号は、いずれか１ビットが“１”で他
のビットが“０”である。また、入力信号が“０００
０”のときの電圧が中心電圧（Ｖ0 ）であり、この中心
電圧（Ｖ0 ）に応じた電圧を基準電圧として対向電極２
４に印加する。
【００５４】出力端子５５から出力される信号（データ
信号Ｏ1 〜Ｏn ）の電圧が基準電圧よりも高い場合（Ｖ
1 〜Ｖ7 ）はデータ信号は正極性（＋）であり、基準電
圧よりも低い場合（−Ｖ1 〜−Ｖ7 ）は負極性（−）で
ある。すなわち、デコーダ５１に入力される最上位ビッ
ト（極性信号）が“０”のときは、ボルテージホロワ部
４７から出力されるデータ信号Ｏ1 〜Ｏn は正極性とな
り、最上位ビットが“１”のときは負極性となる。
信号Ｏ1 〜Ｏn ）の電圧が基準電圧よりも高い場合（Ｖ
1 〜Ｖ7 ）はデータ信号は正極性（＋）であり、基準電
圧よりも低い場合（−Ｖ1 〜−Ｖ7 ）は負極性（−）で
ある。すなわち、デコーダ５１に入力される最上位ビッ
ト（極性信号）が“０”のときは、ボルテージホロワ部
４７から出力されるデータ信号Ｏ1 〜Ｏn は正極性とな
り、最上位ビットが“１”のときは負極性となる。
【００５５】（５）印加電圧と透過率との関係及び極性
パターン 図１０は、横軸に画素電極１４と対向電極２４との間に
印加する電圧をとり、縦軸に光の透過率をとって両者の
関係（電圧−透過率特性）を示す図である。この図１０
に示すように、印加電圧が低い場合及び印加電圧が高い
場合は、電圧が若干変化しても透過率の変動は小さい。
しかし、印加電圧が中程度の場合は、印加電圧のわずか
な変動により透過率が大きく変化する。前述の如く、画
素電極には交流電圧を印加する。従って、中間階調（ハ
ーフトーン）の表示のときに、正極性のときの印加電圧
と負極性のときの印加電圧とが対称でないと、交流電圧
の周期で輝度が変動して、フリッカが発生する。
パターン 図１０は、横軸に画素電極１４と対向電極２４との間に
印加する電圧をとり、縦軸に光の透過率をとって両者の
関係（電圧−透過率特性）を示す図である。この図１０
に示すように、印加電圧が低い場合及び印加電圧が高い
場合は、電圧が若干変化しても透過率の変動は小さい。
しかし、印加電圧が中程度の場合は、印加電圧のわずか
な変動により透過率が大きく変化する。前述の如く、画
素電極には交流電圧を印加する。従って、中間階調（ハ
ーフトーン）の表示のときに、正極性のときの印加電圧
と負極性のときの印加電圧とが対称でないと、交流電圧
の周期で輝度が変動して、フリッカが発生する。
【００５６】図１１（Ａ）では、液晶表示パネル４０の
全ての画素電極１４の極性を同一とし、１フレーム毎に
極性を反転させる極性パターンとしている。この場合、
例えば灰色を表示したときにフリッカが顕著になる。ま
た、図１１（Ｂ）では、奇数行目の各画素電極１４の極
性を同一とし、偶数行目の各画素電極１４の極性を逆極
性として、１フレーム毎に極性を反転させる極性パター
ンとしている。この場合、例えば灰色と黒の横縞を表示
したときにフリッカが顕著になる。
全ての画素電極１４の極性を同一とし、１フレーム毎に
極性を反転させる極性パターンとしている。この場合、
例えば灰色を表示したときにフリッカが顕著になる。ま
た、図１１（Ｂ）では、奇数行目の各画素電極１４の極
性を同一とし、偶数行目の各画素電極１４の極性を逆極
性として、１フレーム毎に極性を反転させる極性パター
ンとしている。この場合、例えば灰色と黒の横縞を表示
したときにフリッカが顕著になる。
【００５７】図１１（Ｃ）では、奇数列目の各画素電極
１４の極性を同一とし、偶数列目の各画素電極１４の極
性を逆極性として、１フレーム毎に極性を反転させる極
性パターンとしている。この場合、例えば中間階調（暗
め）の緑と黒の縦縞を表示したときにフリッカが顕著に
なる。図１１（Ｄ）では、水平方向及び垂直方向に隣り
合う画素電極１４の極性を異ならせ、１フレーム毎に極
性を反転させる極性パターンとしている。この場合は、
中間階調（暗め）の緑と黒のドット毎のモザイク表示で
フリッカが顕著になる。
１４の極性を同一とし、偶数列目の各画素電極１４の極
性を逆極性として、１フレーム毎に極性を反転させる極
性パターンとしている。この場合、例えば中間階調（暗
め）の緑と黒の縦縞を表示したときにフリッカが顕著に
なる。図１１（Ｄ）では、水平方向及び垂直方向に隣り
合う画素電極１４の極性を異ならせ、１フレーム毎に極
性を反転させる極性パターンとしている。この場合は、
中間階調（暗め）の緑と黒のドット毎のモザイク表示で
フリッカが顕著になる。
【００５８】従来、一般的に行われている上述の３種類
の極性パターン（図１１（Ｂ）〜（Ｄ））では、極性パ
ターンをどのように変えても、フリッカが顕著になる表
示パターンが必ず存在する。上述の表示パターン、すな
わち横縞、縦縞又はモザイク表示は、通常のパーソナル
コンピュータの表示では頻繁に使用される。このように
頻繁に使用される表示パターンでフリッカが顕著になる
ことは好ましくない。
の極性パターン（図１１（Ｂ）〜（Ｄ））では、極性パ
ターンをどのように変えても、フリッカが顕著になる表
示パターンが必ず存在する。上述の表示パターン、すな
わち横縞、縦縞又はモザイク表示は、通常のパーソナル
コンピュータの表示では頻繁に使用される。このように
頻繁に使用される表示パターンでフリッカが顕著になる
ことは好ましくない。
【００５９】本実施の形態においては、極性パターン
を、通常よく使用される表示パターンに対してフリッカ
の発生が極めて少ない極性パターンとする。例えば、図
１２に示すように、水平方向に並んだ画素電極１４の極
性を２ビット毎に反転させ、垂直方向に並んだ画素電極
１４の極性を１ビット毎に反転させる。また、これらの
画素電極１４の極性を１フレーム毎に反転させる。この
場合、フリッカが顕著に表れるのは、図１３（Ａ）のよ
うに、中間輝度表示の画素と、低輝度表示の画素とが２
ビットづつ交互に並んだときであり、例えば、図１３
（Ｂ）に示すような暗い黄色、暗い水色、暗い青、暗い
赤により構成されるモザイクパターンを表示するときで
ある。パーソナルコンピュータでは、このようなモザイ
クパターンを表示する確率は少ないので、図１２に示す
ように極性パターンを設定することにより、通常の使用
でフリッカが顕著に現われることはない。
を、通常よく使用される表示パターンに対してフリッカ
の発生が極めて少ない極性パターンとする。例えば、図
１２に示すように、水平方向に並んだ画素電極１４の極
性を２ビット毎に反転させ、垂直方向に並んだ画素電極
１４の極性を１ビット毎に反転させる。また、これらの
画素電極１４の極性を１フレーム毎に反転させる。この
場合、フリッカが顕著に表れるのは、図１３（Ａ）のよ
うに、中間輝度表示の画素と、低輝度表示の画素とが２
ビットづつ交互に並んだときであり、例えば、図１３
（Ｂ）に示すような暗い黄色、暗い水色、暗い青、暗い
赤により構成されるモザイクパターンを表示するときで
ある。パーソナルコンピュータでは、このようなモザイ
クパターンを表示する確率は少ないので、図１２に示す
ように極性パターンを設定することにより、通常の使用
でフリッカが顕著に現われることはない。
【００６０】（６）動作 以下、本実施の形態の液晶表示パネルの駆動回路の動作
について説明する。図３に示すように、タイミングコン
トローラ３１は、パーソナルコンピュータ３７から水平
同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 、データクロ
ックDCLK、画像信号RGB を入力し、これらの信号からシ
フトクロックSCLK、データスタート信号GCLK、ストロー
ブ信号STB 、ゲートスタート信号GSTR及びゲートシフト
クロックGCLKを生成する。
について説明する。図３に示すように、タイミングコン
トローラ３１は、パーソナルコンピュータ３７から水平
同期信号Ｈ-Sync 、垂直同期信号Ｖ-Sync 、データクロ
ックDCLK、画像信号RGB を入力し、これらの信号からシ
フトクロックSCLK、データスタート信号GCLK、ストロー
ブ信号STB 、ゲートスタート信号GSTR及びゲートシフト
クロックGCLKを生成する。
【００６１】図６に示す極性パターン制御部３２の制御
回路３２ａは、垂直同期信号Ｖ-Sync 及び水平同期信号
Ｈ-Sync に同期してＲＯＭ３２ｂから極性パターンの読
み出しを開始する。すなわち、制御回路３２ａは、垂直
同期信号Ｖ-Sync が“０”から“１”に変化した後、水
平同期信号Ｈ-Sync の最初の立ち上がりでＲＯＭ３２ｂ
の先頭アドレスを指定し、その後、シフトクロックSCLK
に同期してアドレスをインクリメントする。これによ
り、ＲＯＭ３２ｂからシフトクロックSCLKに同期して極
性パターン信号POL が１ビットづつ出力される。制御回
路３２ａは、ＲＯＭ３２ｂから水平方向の画素数（ｎ
個）分だけの極性パターン信号POL が出力されると、次
の水平同期信号Ｈ-Sync の立ち上がりまで極性パターン
信号POL の読み出しを一旦停止する。
回路３２ａは、垂直同期信号Ｖ-Sync 及び水平同期信号
Ｈ-Sync に同期してＲＯＭ３２ｂから極性パターンの読
み出しを開始する。すなわち、制御回路３２ａは、垂直
同期信号Ｖ-Sync が“０”から“１”に変化した後、水
平同期信号Ｈ-Sync の最初の立ち上がりでＲＯＭ３２ｂ
の先頭アドレスを指定し、その後、シフトクロックSCLK
に同期してアドレスをインクリメントする。これによ
り、ＲＯＭ３２ｂからシフトクロックSCLKに同期して極
性パターン信号POL が１ビットづつ出力される。制御回
路３２ａは、ＲＯＭ３２ｂから水平方向の画素数（ｎ
個）分だけの極性パターン信号POL が出力されると、次
の水平同期信号Ｈ-Sync の立ち上がりまで極性パターン
信号POL の読み出しを一旦停止する。
【００６２】本実施の形態では、１フレーム毎に画素電
極の極性を反転させる。このため、ＲＯＭ３２ｂは２フ
レーム分のビット数の極性パターンを記憶しており、奇
数番目のフレーム用の極性パターンと偶数番目のフレー
ム用極性パターンとは、“１”と“０”とがちょうど逆
になっている。そして、制御回路３２ａは２垂直同期期
間毎にＲＯＭ３２ｂの読み出し先を先頭アドレスに戻
す。また、ＲＯＭ３２ｂに１フレーム分の極性パターン
信号POL を記憶しておき、１フレーム毎にＲＯＭ３２ｂ
の出力を反転させてもよい。この場合は、ＲＯＭ３２ｂ
の出力先を１垂直同期期間毎に切換える切換えスイッチ
と、ＲＯＭ３２ｂから出力された信号を反転させるため
のインバータとが必要になる。
極の極性を反転させる。このため、ＲＯＭ３２ｂは２フ
レーム分のビット数の極性パターンを記憶しており、奇
数番目のフレーム用の極性パターンと偶数番目のフレー
ム用極性パターンとは、“１”と“０”とがちょうど逆
になっている。そして、制御回路３２ａは２垂直同期期
間毎にＲＯＭ３２ｂの読み出し先を先頭アドレスに戻
す。また、ＲＯＭ３２ｂに１フレーム分の極性パターン
信号POL を記憶しておき、１フレーム毎にＲＯＭ３２ｂ
の出力を反転させてもよい。この場合は、ＲＯＭ３２ｂ
の出力先を１垂直同期期間毎に切換える切換えスイッチ
と、ＲＯＭ３２ｂから出力された信号を反転させるため
のインバータとが必要になる。
【００６３】図７に示すデータドライバ３３のシフトレ
ジスタ回路部４１は、水平同期信号Ｈ-Sync に同期して
極性パターン信号POL の読み込みを開始し、シフトクロ
ックSCLKに同期して極性パターン信号POL を１ビットづ
つシフトする。そして、水平方向の画素数（ｎ個）分だ
け極性パターン信号POL をシフトすると、シフト動作を
停止し、極性信号Ｐ1 〜Ｐn を出力する。
ジスタ回路部４１は、水平同期信号Ｈ-Sync に同期して
極性パターン信号POL の読み込みを開始し、シフトクロ
ックSCLKに同期して極性パターン信号POL を１ビットづ
つシフトする。そして、水平方向の画素数（ｎ個）分だ
け極性パターン信号POL をシフトすると、シフト動作を
停止し、極性信号Ｐ1 〜Ｐn を出力する。
【００６４】一方、シフトレジスタ回路部４２は、タイ
ミングコントローラ３１からデータスタート信号DSTIN
、データクロックDCLK及びストローブ信号STB を入力
し、データレジスタ回路部４３のアドレス設定を開始す
る。すなわち、シフトレジスタ回路部４２は、データス
タート信号DSTIN が“０”から“１”に変化すると、デ
ータレジスタ回路部４３の初期アドレスを設定する。そ
して、データクロックDCLKに同期してアドレスをインク
リメントする。これにより、データレジスタ回路部４３
の各レジスタ４３ａにＲ信号、Ｇ信号又はＢ信号が順に
書き込まれる。すなわち、１番目のデータクロックDCLK
で１番目のＲ信号（Ｄ1 ）、Ｇ信号（Ｄ2）及びＢ信号
（Ｄ3 ）がデータレジスタ回路４３の１〜３番目のレジ
スタ４３ａに書き込まれ、また２番目のデータクロック
DCLKで２番目のＲ信号（Ｄ4 ）、Ｇ信号（Ｄ5 ）及びＢ
信号（Ｄ6 ）が４〜６番目のレジスタに書き込まれる。
このようにして、１水平同期期間分のＲ信号、Ｇ信号及
びＢ信号がデータレジスタ回路部４３に書き込まれる。
ミングコントローラ３１からデータスタート信号DSTIN
、データクロックDCLK及びストローブ信号STB を入力
し、データレジスタ回路部４３のアドレス設定を開始す
る。すなわち、シフトレジスタ回路部４２は、データス
タート信号DSTIN が“０”から“１”に変化すると、デ
ータレジスタ回路部４３の初期アドレスを設定する。そ
して、データクロックDCLKに同期してアドレスをインク
リメントする。これにより、データレジスタ回路部４３
の各レジスタ４３ａにＲ信号、Ｇ信号又はＢ信号が順に
書き込まれる。すなわち、１番目のデータクロックDCLK
で１番目のＲ信号（Ｄ1 ）、Ｇ信号（Ｄ2）及びＢ信号
（Ｄ3 ）がデータレジスタ回路４３の１〜３番目のレジ
スタ４３ａに書き込まれ、また２番目のデータクロック
DCLKで２番目のＲ信号（Ｄ4 ）、Ｇ信号（Ｄ5 ）及びＢ
信号（Ｄ6 ）が４〜６番目のレジスタに書き込まれる。
このようにして、１水平同期期間分のＲ信号、Ｇ信号及
びＢ信号がデータレジスタ回路部４３に書き込まれる。
【００６５】ラッチ回路部４４の各ラッチ回路４４ａ
は、データレジスタ回路部４３から出力される各３ビッ
トのＲ・Ｇ・Ｂ信号に、シフトレジスタ回路部４１から
出力される各１ビットの極性信号Ｐ1 〜Ｐn を加えて各
４ビットのデータとし、ストローブ信号STB に同期して
レベルシフト回路部４５に出力する。レベルシフト回路
部４５は、これらの各４ビットの信号の電圧レベルを変
換して出力する。
は、データレジスタ回路部４３から出力される各３ビッ
トのＲ・Ｇ・Ｂ信号に、シフトレジスタ回路部４１から
出力される各１ビットの極性信号Ｐ1 〜Ｐn を加えて各
４ビットのデータとし、ストローブ信号STB に同期して
レベルシフト回路部４５に出力する。レベルシフト回路
部４５は、これらの各４ビットの信号の電圧レベルを変
換して出力する。
【００６６】Ｄ／Ａ変換回路部４６は、レベルシフト回
路部４５から出力された各４ビットの信号をＤ／Ａ変換
して、アナログのデータ信号Ｏ1 〜Ｏn を出力する。こ
の場合、図９に従って、デコーダ入力の最上位ビットが
“０”のときは正極性の信号、“１”のときは負極性の
信号を出力する。ボルテージホロワ部４７はストローブ
信号STB に同期したタイミングでデータ信号Ｏ1 〜Ｏn
を液晶表示パネル４０の各データバスライン１３に出力
する。
路部４５から出力された各４ビットの信号をＤ／Ａ変換
して、アナログのデータ信号Ｏ1 〜Ｏn を出力する。こ
の場合、図９に従って、デコーダ入力の最上位ビットが
“０”のときは正極性の信号、“１”のときは負極性の
信号を出力する。ボルテージホロワ部４７はストローブ
信号STB に同期したタイミングでデータ信号Ｏ1 〜Ｏn
を液晶表示パネル４０の各データバスライン１３に出力
する。
【００６７】一方、ゲートドライバ３４は、タイミング
コントローラ３１からゲートスタート信号GSTRが入力さ
れると、ゲートクロックGCLKに同期して最上位のゲート
バスライン１２から最下位のゲートバスライン１２まで
１本づつ順番に走査信号SCANを供給する。これにより、
走査信号SCANが与えられているゲートバスライン１２に
接続したＴＦＴ１５がオンになり、データドライバ３３
から出力されたデータ信号Ｏ1 〜Ｏn が画素電極１４に
供給される。そして、画素電極１４と対向電極２４との
間に電界が発生し、液晶分子が電界によってその配列が
変わるため、各画素の光の透過率が印加電圧に応じて変
化する。この場合、各画素電極１４に印加される信号の
極性はＲＯＭ３２ｂに記憶されている極性パターンによ
り決まり、１フレーム毎に極性が反転する。
コントローラ３１からゲートスタート信号GSTRが入力さ
れると、ゲートクロックGCLKに同期して最上位のゲート
バスライン１２から最下位のゲートバスライン１２まで
１本づつ順番に走査信号SCANを供給する。これにより、
走査信号SCANが与えられているゲートバスライン１２に
接続したＴＦＴ１５がオンになり、データドライバ３３
から出力されたデータ信号Ｏ1 〜Ｏn が画素電極１４に
供給される。そして、画素電極１４と対向電極２４との
間に電界が発生し、液晶分子が電界によってその配列が
変わるため、各画素の光の透過率が印加電圧に応じて変
化する。この場合、各画素電極１４に印加される信号の
極性はＲＯＭ３２ｂに記憶されている極性パターンによ
り決まり、１フレーム毎に極性が反転する。
【００６８】（７）第１の実施の形態の効果 第１の実施の形態においては、ＲＯＭ３２ｂに記憶した
極性パターンにより各画素電極に供給する信号の極性を
決定するので、画像信号の複雑な処理等を行うことなく
簡単な回路構成でフリッカの発生しずらい極性パターン
とすることができる。例えば、コンピュータ用の液晶表
示パネルの駆動回路に適用する場合、図１２に示すよう
に極性パターンを設定することにより、通常の使用では
フリッカを大幅に低減できる。また、本実施の形態にお
いては、ドライバ回路（データドライバ３３及びゲート
ドライバ３４）を液晶表示パネル４０の一方の側のみに
配置するいわゆる片側駆動の液晶表示装置に適用するこ
とが可能である。
極性パターンにより各画素電極に供給する信号の極性を
決定するので、画像信号の複雑な処理等を行うことなく
簡単な回路構成でフリッカの発生しずらい極性パターン
とすることができる。例えば、コンピュータ用の液晶表
示パネルの駆動回路に適用する場合、図１２に示すよう
に極性パターンを設定することにより、通常の使用では
フリッカを大幅に低減できる。また、本実施の形態にお
いては、ドライバ回路（データドライバ３３及びゲート
ドライバ３４）を液晶表示パネル４０の一方の側のみに
配置するいわゆる片側駆動の液晶表示装置に適用するこ
とが可能である。
【００６９】（第２の実施の形態）以下、本発明の第２
の実施の形態の液晶表示パネルの駆動回路について説明
する。本実施の形態が第１の実施の形態と異なる点は、
極性パターン制御部の構成が異なる点にあり、その他の
構成は第１の実施の形態と同様であるので、重複する部
分の説明は省略する。
の実施の形態の液晶表示パネルの駆動回路について説明
する。本実施の形態が第１の実施の形態と異なる点は、
極性パターン制御部の構成が異なる点にあり、その他の
構成は第１の実施の形態と同様であるので、重複する部
分の説明は省略する。
【００７０】図１４は本実施の形態の液晶表示パネルの
駆動回路の極性パターン制御部６０の構成を示すブロッ
ク図である。極性パターン制御部６０は、制御回路６１
と、ＲＯＭ６２と、比較器６３，６５と、計数回路６４
と、しきい値設定部６６とにより構成されている。ＲＯ
Ｍ６２には２組分の極性パターンが記憶されている。各
極性パターンは、いずれも２フレーム分のビット数を有
し、１フレーム毎に極性が反転するように設定されてい
る。制御回路６３は、いずれか一方の組の極性パターン
を選択し、ＲＯＭ６２の初期アドレスを設定して、シフ
トクロックSCLKに同期してアドレスをインクリメントす
る。これにより、ＲＯＭ３２から一方の組の極性パター
ンが１ビットづつ読み出されて、極性パターン信号POL
として出力される。
駆動回路の極性パターン制御部６０の構成を示すブロッ
ク図である。極性パターン制御部６０は、制御回路６１
と、ＲＯＭ６２と、比較器６３，６５と、計数回路６４
と、しきい値設定部６６とにより構成されている。ＲＯ
Ｍ６２には２組分の極性パターンが記憶されている。各
極性パターンは、いずれも２フレーム分のビット数を有
し、１フレーム毎に極性が反転するように設定されてい
る。制御回路６３は、いずれか一方の組の極性パターン
を選択し、ＲＯＭ６２の初期アドレスを設定して、シフ
トクロックSCLKに同期してアドレスをインクリメントす
る。これにより、ＲＯＭ３２から一方の組の極性パター
ンが１ビットづつ読み出されて、極性パターン信号POL
として出力される。
【００７１】比較器６３は、ＲＯＭ６２から読み出され
た極性パターン信号POL とタイミングコントローラ３１
から出力される画像信号RGB とを比較する。そして、例
えば画像信号RGB の最上位ビットと極性パターン信号PO
L とが一致している場合は“１”、異なる場合は“０”
をシフトクロックSCLKに同期して出力する。計数回路６
４は、比較器６３の出力を監視して、単位時間内に又は
一定のデータ数毎（単位データ数毎）に、比較器６３の
出力が“１”となる回数を計数する。比較器６５は、計
数回路６４から出力される計数値がしきい値設定部６６
に設定された値を超える場合は、選択信号SEL を“１”
とし、超えない場合は“０”とする。
た極性パターン信号POL とタイミングコントローラ３１
から出力される画像信号RGB とを比較する。そして、例
えば画像信号RGB の最上位ビットと極性パターン信号PO
L とが一致している場合は“１”、異なる場合は“０”
をシフトクロックSCLKに同期して出力する。計数回路６
４は、比較器６３の出力を監視して、単位時間内に又は
一定のデータ数毎（単位データ数毎）に、比較器６３の
出力が“１”となる回数を計数する。比較器６５は、計
数回路６４から出力される計数値がしきい値設定部６６
に設定された値を超える場合は、選択信号SEL を“１”
とし、超えない場合は“０”とする。
【００７２】制御回路６１は、選択信号SEL が“０”の
ときは現在読み出している極性パターンの読み出しを継
続し、選択信号SEL が“１”のときは、ＲＯＭ６２のア
ドレスにオフセットを加えて、他の極性パターンの読み
出しを開始する。第１の極性パターンとして、例えば図
１２に示すように２ビットづつ極性が異なるパターンを
記憶し、第２の極性パターンとして、連続する３ビット
のデータのうち連続する２ビットを同一の論理値、他の
１ビットを逆の論理値となる極性パターン、例えば図１
５（Ａ）に示すように、水平方向に連続する６個の画素
電極１４を１組とし、各組の画素電極１４が＋＋−＋−
−となる極性パターンをＲＯＭ６２に記憶しておく。こ
の場合、ＲＯＭ６２からシフトクロックSCLKに同期して
図１５（Ｂ）に示す極性パターン信号POL が出力され
る。
ときは現在読み出している極性パターンの読み出しを継
続し、選択信号SEL が“１”のときは、ＲＯＭ６２のア
ドレスにオフセットを加えて、他の極性パターンの読み
出しを開始する。第１の極性パターンとして、例えば図
１２に示すように２ビットづつ極性が異なるパターンを
記憶し、第２の極性パターンとして、連続する３ビット
のデータのうち連続する２ビットを同一の論理値、他の
１ビットを逆の論理値となる極性パターン、例えば図１
５（Ａ）に示すように、水平方向に連続する６個の画素
電極１４を１組とし、各組の画素電極１４が＋＋−＋−
−となる極性パターンをＲＯＭ６２に記憶しておく。こ
の場合、ＲＯＭ６２からシフトクロックSCLKに同期して
図１５（Ｂ）に示す極性パターン信号POL が出力され
る。
【００７３】本実施の形態においては、上述の如く、Ｒ
ＯＭ６２に２組分の極性パターンを記憶しておき、比較
器６３、計数回路６４、比較器６５及びしきい値設定部
６６により、ＲＯＭ６２から出力された極性パターン信
号POL と画像信号RGB とが類似しているか否かを判定し
ている。そして、両者が類似していると判定したとき
は、フリッカが発生するおそれがあるので、ＲＯＭ６２
から読み出す極性パターンを切換える。これにより、表
示する画像に応じて極性パターンが自動的に切換わり、
フリッカの発生をより確実に防止することができる。ま
た、本実施の形態においては、簡単な回路構成で画像信
号に応じて極性パターンを切換える液晶表示装置が実現
する。
ＯＭ６２に２組分の極性パターンを記憶しておき、比較
器６３、計数回路６４、比較器６５及びしきい値設定部
６６により、ＲＯＭ６２から出力された極性パターン信
号POL と画像信号RGB とが類似しているか否かを判定し
ている。そして、両者が類似していると判定したとき
は、フリッカが発生するおそれがあるので、ＲＯＭ６２
から読み出す極性パターンを切換える。これにより、表
示する画像に応じて極性パターンが自動的に切換わり、
フリッカの発生をより確実に防止することができる。ま
た、本実施の形態においては、簡単な回路構成で画像信
号に応じて極性パターンを切換える液晶表示装置が実現
する。
【００７４】（第３の実施の形態）以下、本発明の第３
の実施の形態の液晶表示パネルの駆動回路について説明
する。本実施の形態が第１の実施の形態と異なる点は、
極性パターン制御部及びデータドライバの構成が異なる
点にあり、その他の構成は第１の実施の形態と同様であ
るので、重複する部分の図示は省略する。
の実施の形態の液晶表示パネルの駆動回路について説明
する。本実施の形態が第１の実施の形態と異なる点は、
極性パターン制御部及びデータドライバの構成が異なる
点にあり、その他の構成は第１の実施の形態と同様であ
るので、重複する部分の図示は省略する。
【００７５】（１）極性パターン制御部の構成 図１６は本実施の形態の液晶表示パネルの駆動回路の極
性パターン制御部７０の構成を示すブロック図である。
極性パターン制御部７０は、制御回路７１、ＲＯＭ７
２、Ｄ−フリップフロップ回路７３，７４及び排他的論
理和回路（ＸＯＲ）７５により構成されている。ＲＯＭ
７２には液晶表示パネル４０の水平方向の画素数（ｎ
個）分のデータを１組とした極性パターンが記憶されて
いる。
性パターン制御部７０の構成を示すブロック図である。
極性パターン制御部７０は、制御回路７１、ＲＯＭ７
２、Ｄ−フリップフロップ回路７３，７４及び排他的論
理和回路（ＸＯＲ）７５により構成されている。ＲＯＭ
７２には液晶表示パネル４０の水平方向の画素数（ｎ
個）分のデータを１組とした極性パターンが記憶されて
いる。
【００７６】制御回路７１は、水平同期信号Ｈ-Sync 、
垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入力
し、ＲＯＭ７２のアドレスを設定するとともに、電源を
オンにした後の最初の水平同期期間だけ“１”となり、
その後“０”となる書き込み信号LOADを発生する。ＲＯ
Ｍ７２からは、シフトクロックSCLKに同期して極性パタ
ーン信号POL1が１ビットづつ出力される。
垂直同期信号Ｖ-Sync 及びシフトクロックSCLKを入力
し、ＲＯＭ７２のアドレスを設定するとともに、電源を
オンにした後の最初の水平同期期間だけ“１”となり、
その後“０”となる書き込み信号LOADを発生する。ＲＯ
Ｍ７２からは、シフトクロックSCLKに同期して極性パタ
ーン信号POL1が１ビットづつ出力される。
【００７７】Ｄ−フリップフロップ７３は、水平同期信
号Ｈ-Sync をクロック端子CLK に入力し、反転出力端子
＊Ｑ（＊は反転信号を示す。以下、同じ）の出力は入力
端子Ｄに帰還する。また、Ｄ−フリップフロップ回路７
４のクロック端子CLK には、垂直同期信号Ｖ-Sync が入
力される。このＤ−フリップフロップ回路７４の反転出
力端子＊Ｑの出力は入力端子Ｄに帰還する。Ｄ−フリッ
プフロップ回路７３，７４の各反転出力端子＊Ｑから出
力された信号は、排他的論理和回路７５に入力され、こ
の排他的論理和回路７５は２つの入力信号の排他的論理
和を反転信号POL2として出力する。
号Ｈ-Sync をクロック端子CLK に入力し、反転出力端子
＊Ｑ（＊は反転信号を示す。以下、同じ）の出力は入力
端子Ｄに帰還する。また、Ｄ−フリップフロップ回路７
４のクロック端子CLK には、垂直同期信号Ｖ-Sync が入
力される。このＤ−フリップフロップ回路７４の反転出
力端子＊Ｑの出力は入力端子Ｄに帰還する。Ｄ−フリッ
プフロップ回路７３，７４の各反転出力端子＊Ｑから出
力された信号は、排他的論理和回路７５に入力され、こ
の排他的論理和回路７５は２つの入力信号の排他的論理
和を反転信号POL2として出力する。
【００７８】排他的論理和回路７５から出力される反転
信号POL2は、水平同期信号Ｈ-Syncの１周期毎に反転
し、且つ垂直同期信号Ｖ-Sync の１周期毎に反転する。 （２）データドライバの構成 図１７は本実施の形態の液晶表示パネルの駆動回路のデ
ータドライバの構成を示すブロック図である。但し、本
実施の形態の液晶表示パネルの駆動回路のデータドライ
バ７９が図７に示すデータドライバと異なる点は、極性
信号Ｐ1 〜Ｐnを出力する回路が異なることにあり、シ
フトレジスタ回路部４２からボルテージホロワ部４７ま
での構成は同じであるので、図１７において図７と重複
する部分の図示を省略する。
信号POL2は、水平同期信号Ｈ-Syncの１周期毎に反転
し、且つ垂直同期信号Ｖ-Sync の１周期毎に反転する。 （２）データドライバの構成 図１７は本実施の形態の液晶表示パネルの駆動回路のデ
ータドライバの構成を示すブロック図である。但し、本
実施の形態の液晶表示パネルの駆動回路のデータドライ
バ７９が図７に示すデータドライバと異なる点は、極性
信号Ｐ1 〜Ｐnを出力する回路が異なることにあり、シ
フトレジスタ回路部４２からボルテージホロワ部４７ま
での構成は同じであるので、図１７において図７と重複
する部分の図示を省略する。
【００７９】ＡＮＤ回路７６は、書き込み信号LOADが
“１”の期間だけ、シフトクロックSCLKをシフトレジス
タ回路部７７に伝達する。シフトレジスタ回路部７７
は、極性パターン制御部７０から入力した極性パターン
信号POL1をシフトクロックSCLKに同期してシフトし、１
水平同期期間分の極性パターン信号POL1をパラレルに出
力する。以下、シフトレジスタ回路部７７からパラレル
に出力される信号を極性信号Ａ1 〜Ａn という。
“１”の期間だけ、シフトクロックSCLKをシフトレジス
タ回路部７７に伝達する。シフトレジスタ回路部７７
は、極性パターン制御部７０から入力した極性パターン
信号POL1をシフトクロックSCLKに同期してシフトし、１
水平同期期間分の極性パターン信号POL1をパラレルに出
力する。以下、シフトレジスタ回路部７７からパラレル
に出力される信号を極性信号Ａ1 〜Ａn という。
【００８０】排他的論理和回路部７８は、ｎ個の排他的
論理和回路７８ａにより構成されている。そして、各排
他的論理和回路７８ａは、極性信号Ａ1 〜Ａn と反転信
号POL2との排他的論理和を極性信号Ｐ1 〜Ｐn として出
力する。すなわち、排他的論理和回路７８ａは、反転信
号POL2が“１”のときはシフトレジスタ回路部７７から
出力された極性信号Ａ1 〜Ａn を極性信号Ｐ1 〜Ｐn と
して出力し、反転信号POL2が“０”のときは極性信号Ａ
1 〜Ａn を反転した信号を極性信号Ｐ1 〜Ｐnとして出
力する。
論理和回路７８ａにより構成されている。そして、各排
他的論理和回路７８ａは、極性信号Ａ1 〜Ａn と反転信
号POL2との排他的論理和を極性信号Ｐ1 〜Ｐn として出
力する。すなわち、排他的論理和回路７８ａは、反転信
号POL2が“１”のときはシフトレジスタ回路部７７から
出力された極性信号Ａ1 〜Ａn を極性信号Ｐ1 〜Ｐn と
して出力し、反転信号POL2が“０”のときは極性信号Ａ
1 〜Ａn を反転した信号を極性信号Ｐ1 〜Ｐnとして出
力する。
【００８１】（３）動作 以下、本実施の形態の液晶表示パネル駆動回路の動作に
ついて説明する。図１６に示す極性パターン制御部７０
の制御回路７１は、電源をオンにした後の最初の水平同
期信号Ｈ-Sync の立ち上がりに同期して書き込み信号LO
ADを“１”にする。また、制御回路７１は、水平同期信
号Ｈ-Sync に同期してＲＯＭ７２の初期アドレスを設定
し、シフトクロックSCLKに同期してアドレスをインクリ
メントする。これにより、ＲＯＭ７２から極性パターン
信号POL1がシフトクロックSCLKに同期して１ビットづつ
出力される。
ついて説明する。図１６に示す極性パターン制御部７０
の制御回路７１は、電源をオンにした後の最初の水平同
期信号Ｈ-Sync の立ち上がりに同期して書き込み信号LO
ADを“１”にする。また、制御回路７１は、水平同期信
号Ｈ-Sync に同期してＲＯＭ７２の初期アドレスを設定
し、シフトクロックSCLKに同期してアドレスをインクリ
メントする。これにより、ＲＯＭ７２から極性パターン
信号POL1がシフトクロックSCLKに同期して１ビットづつ
出力される。
【００８２】一方、排他的論理和回路７５は、１水平同
期期間毎及び１垂直同期期間毎に論理値が反転する反転
信号POL2を出力する。図１７に示すデータドライバ７９
のＡＮＤ回路７６は、書き込み信号LOADが“１”の期間
はシフトクロックSCLKをシフトレジスタ回路部７７に伝
達する。シフトレジスタ回路部７７は、水平同期信号Ｈ
-Sync が“０”から“１”に変化した後、ＡＮＤ回路７
５から入力されるシフトクロックSCLKに同期して極性パ
ターン信号POL1をシフトし、ｎビット分の極性パターン
信号POL1をシフトすると、これらのｎビット分の信号を
極性信号Ａ1 〜Ａn としてパラレルに出力する。排他的
論理和回路部７７の各排他的論理和回路７７ａは、反転
信号POL2が“１”の期間は極性信号Ａ1 〜Ａn を極性信
号Ｐ1 〜Ｐn として出力し、反転信号POL2が“０”の期
間は極性信号Ａ1 〜Ａn を反転した信号を極性信号Ｐ1
〜Ｐn として出力する。
期期間毎及び１垂直同期期間毎に論理値が反転する反転
信号POL2を出力する。図１７に示すデータドライバ７９
のＡＮＤ回路７６は、書き込み信号LOADが“１”の期間
はシフトクロックSCLKをシフトレジスタ回路部７７に伝
達する。シフトレジスタ回路部７７は、水平同期信号Ｈ
-Sync が“０”から“１”に変化した後、ＡＮＤ回路７
５から入力されるシフトクロックSCLKに同期して極性パ
ターン信号POL1をシフトし、ｎビット分の極性パターン
信号POL1をシフトすると、これらのｎビット分の信号を
極性信号Ａ1 〜Ａn としてパラレルに出力する。排他的
論理和回路部７７の各排他的論理和回路７７ａは、反転
信号POL2が“１”の期間は極性信号Ａ1 〜Ａn を極性信
号Ｐ1 〜Ｐn として出力し、反転信号POL2が“０”の期
間は極性信号Ａ1 〜Ａn を反転した信号を極性信号Ｐ1
〜Ｐn として出力する。
【００８３】図１８は書き込み信号LOAD、シフトクロッ
クSCLK及び極性パターン信号POL1のタイミングを示すタ
イミングチャートを示す図、図１９は反転信号POL2と極
性パターンとの関係を示す図、図２０は液晶表示パネル
の各画素電極に印加される電圧（極性）を示す図であ
る。これらの図１８〜図２０に示すように、書き込み信
号LOADが“１”の期間は、シフトクロックSCLKに同期し
て極性パターン信号POL1がシフトレジスタ回路部７７に
入力される。これにより、シフトレジスタ回路部７７に
はｎビット分の極性パターン信号POL1が記憶される。そ
の後、最初の１水平同期期間が終了すると書き込み信号
LOADが“０”になり、シフトクロックSCLKがシフトレジ
スタ回路部７７に入力されなくなる。このため、シフト
レジスタ回路部７７は、最初の１水平同期期間に入力さ
れた極性パターン信号POL1をその後も保持する。
クSCLK及び極性パターン信号POL1のタイミングを示すタ
イミングチャートを示す図、図１９は反転信号POL2と極
性パターンとの関係を示す図、図２０は液晶表示パネル
の各画素電極に印加される電圧（極性）を示す図であ
る。これらの図１８〜図２０に示すように、書き込み信
号LOADが“１”の期間は、シフトクロックSCLKに同期し
て極性パターン信号POL1がシフトレジスタ回路部７７に
入力される。これにより、シフトレジスタ回路部７７に
はｎビット分の極性パターン信号POL1が記憶される。そ
の後、最初の１水平同期期間が終了すると書き込み信号
LOADが“０”になり、シフトクロックSCLKがシフトレジ
スタ回路部７７に入力されなくなる。このため、シフト
レジスタ回路部７７は、最初の１水平同期期間に入力さ
れた極性パターン信号POL1をその後も保持する。
【００８４】一方、排他的論理和回路７５から出力され
る反転信号POL2は１水平同期期間毎に反転する。このた
め、図１９に示すように、排他的論理和回路部７８から
出力される極性信号Ｐ1 〜Ｐn （図１９ではＰ01からＰ
12までを示す）は１水平同期期間毎に反転する。従っ
て、図２０に示すように、垂直方向に隣接する各画素電
極の極性は相互に異なる。
る反転信号POL2は１水平同期期間毎に反転する。このた
め、図１９に示すように、排他的論理和回路部７８から
出力される極性信号Ｐ1 〜Ｐn （図１９ではＰ01からＰ
12までを示す）は１水平同期期間毎に反転する。従っ
て、図２０に示すように、垂直方向に隣接する各画素電
極の極性は相互に異なる。
【００８５】更に、排他的論理和回路７５から出力され
る反転信号POL2は、１垂直同期期間毎に反転する。これ
により、各画素電極の極性は１フレーム毎に反転する。 （４）第３の実施の形態の効果 本実施の形態においては、１水平同期期間分だけの極性
パターンをＲＯＭ７２に記憶しておけばよいので、ＲＯ
Ｍ７２の記憶容量が少なくてすむ。
る反転信号POL2は、１垂直同期期間毎に反転する。これ
により、各画素電極の極性は１フレーム毎に反転する。 （４）第３の実施の形態の効果 本実施の形態においては、１水平同期期間分だけの極性
パターンをＲＯＭ７２に記憶しておけばよいので、ＲＯ
Ｍ７２の記憶容量が少なくてすむ。
【００８６】なお、本実施の形態においても、第２の実
施の形態のように、ＲＯＭ７２に複数組の極性パターン
を記憶しておき、データ信号TADAと極性パターン信号PO
L1とを比較器で比較して両者の類似を評価し、フリッカ
が発生するおそれがあるときにはＲＯＭ７２から読み出
す極性パターン信号を切換えるようにしてもよい。 （第４の実施の形態）以下、本発明の第４の実施の形態
の液晶表示パネルの駆動回路について説明する。本実施
の形態が第１の実施の形態と異なる点は、極性パターン
制御部及びデータドライバの構成が異なる点にあり、そ
の他の構成は第１の実施の形態と同様であるので、重複
する部分の図示は省略する。
施の形態のように、ＲＯＭ７２に複数組の極性パターン
を記憶しておき、データ信号TADAと極性パターン信号PO
L1とを比較器で比較して両者の類似を評価し、フリッカ
が発生するおそれがあるときにはＲＯＭ７２から読み出
す極性パターン信号を切換えるようにしてもよい。 （第４の実施の形態）以下、本発明の第４の実施の形態
の液晶表示パネルの駆動回路について説明する。本実施
の形態が第１の実施の形態と異なる点は、極性パターン
制御部及びデータドライバの構成が異なる点にあり、そ
の他の構成は第１の実施の形態と同様であるので、重複
する部分の図示は省略する。
【００８７】（１）極性パターン制御部の構成 図２１は本実施の形態の液晶表示パネルの駆動回路の極
性パターン制御部の構成を示すブロック図である。極性
パターン制御部８０は、Ｄ−フリップフロップ回路８
１，８２、排他的論理和回路８３及び切換えスイッチ８
４とにより構成されている。Ｄ−フリップフロップ８１
は、水平同期信号Ｈ-Sync をクロック端子CLK に入力
し、反転出力端子＊Ｑの出力は入力端子Ｄに帰還する。
また、Ｄ−フリップフロップ回路８２のクロック端子CL
K には、垂直同期信号Ｖ-Sync が入力される。このＤ−
フリップフロップ回路８２の反転出力端子＊Ｑの出力は
入力端子Ｄに帰還する。Ｄ−フリップフロップ回路８
１，８２の各反転出力端子＊Ｑから出力された信号は、
排他的論理回路８３に入力される。この排他的論理和回
路８３は２つの入力信号の排他的論理和を反転信号POL2
として出力する。この排他的論理和回路８３から出力さ
れる反転信号POL2は、水平同期信号Ｈ-Sync の１周期毎
に反転し、且つ垂直同期信号Ｖ-Sync の１周期毎に反転
する。切換えスイッチ８４は、高電位側配線又は低電位
側配線のいずれか一方に接続され、“１”又は“０”を
出力する。
性パターン制御部の構成を示すブロック図である。極性
パターン制御部８０は、Ｄ−フリップフロップ回路８
１，８２、排他的論理和回路８３及び切換えスイッチ８
４とにより構成されている。Ｄ−フリップフロップ８１
は、水平同期信号Ｈ-Sync をクロック端子CLK に入力
し、反転出力端子＊Ｑの出力は入力端子Ｄに帰還する。
また、Ｄ−フリップフロップ回路８２のクロック端子CL
K には、垂直同期信号Ｖ-Sync が入力される。このＤ−
フリップフロップ回路８２の反転出力端子＊Ｑの出力は
入力端子Ｄに帰還する。Ｄ−フリップフロップ回路８
１，８２の各反転出力端子＊Ｑから出力された信号は、
排他的論理回路８３に入力される。この排他的論理和回
路８３は２つの入力信号の排他的論理和を反転信号POL2
として出力する。この排他的論理和回路８３から出力さ
れる反転信号POL2は、水平同期信号Ｈ-Sync の１周期毎
に反転し、且つ垂直同期信号Ｖ-Sync の１周期毎に反転
する。切換えスイッチ８４は、高電位側配線又は低電位
側配線のいずれか一方に接続され、“１”又は“０”を
出力する。
【００８８】（２）データドライバの構成 図２２は本実施の形態の液晶表示パネルのデータドライ
バの構成を示すブロック図である。但し、本実施の形態
の液晶表示パネルの駆動回路のデータドライバ８９が図
７に示すデータドライバと異なる点は、極性信号Ｐ1 〜
Ｐn を出力する回路が異なる点にあり、シフトレジスタ
回路部４２からボルテージホロワ部４７までの構成は同
じであるので、図２２において図７と重複する部分の図
示を省略する。
バの構成を示すブロック図である。但し、本実施の形態
の液晶表示パネルの駆動回路のデータドライバ８９が図
７に示すデータドライバと異なる点は、極性信号Ｐ1 〜
Ｐn を出力する回路が異なる点にあり、シフトレジスタ
回路部４２からボルテージホロワ部４７までの構成は同
じであるので、図２２において図７と重複する部分の図
示を省略する。
【００８９】データドライバ８９は、ｎ個の論理回路８
５と、排他的論理回路部８６とを有している。各論理回
路８５は、図２３に示すように、入力端子Ｃに入力され
る選択信号SEL が“０”のときは入力端子Ａの入力が出
力端子Ｑに出力され、選択信号SEL が“１”のときは入
力端子Ｂの入力が出力端子Ｑに出力される。本実施の形
態においては、図２２に示すように、４ｍ−３（但し、
ｍ＝１，２，…）番目の論理回路８５は、入力端子Ａ，
Ｂがいずれも“１”のラインに接続されている。また、
４ｍ−２番目の論理回路８５は、端子Ａが“０”のライ
ン、端子Ｂが“１”のラインに接続されている。４ｍ−
１番目の論理回路８５は、端子Ａが“１”のラインに接
続され、端子Ｂが“０”のラインに接続されている。４
ｍ番目の論理回路８５は、端子Ａ，Ｂがいずれも“０”
のラインに接続されている。
５と、排他的論理回路部８６とを有している。各論理回
路８５は、図２３に示すように、入力端子Ｃに入力され
る選択信号SEL が“０”のときは入力端子Ａの入力が出
力端子Ｑに出力され、選択信号SEL が“１”のときは入
力端子Ｂの入力が出力端子Ｑに出力される。本実施の形
態においては、図２２に示すように、４ｍ−３（但し、
ｍ＝１，２，…）番目の論理回路８５は、入力端子Ａ，
Ｂがいずれも“１”のラインに接続されている。また、
４ｍ−２番目の論理回路８５は、端子Ａが“０”のライ
ン、端子Ｂが“１”のラインに接続されている。４ｍ−
１番目の論理回路８５は、端子Ａが“１”のラインに接
続され、端子Ｂが“０”のラインに接続されている。４
ｍ番目の論理回路８５は、端子Ａ，Ｂがいずれも“０”
のラインに接続されている。
【００９０】また、排他的論理和回路部８６は、ｎ個の
排他的論理回路８６ａにより構成されている。各排他的
論理回路８６ａの一方の入力端子には反転信号POL2が入
力され、他方の入力端子は論理回路８５の出力端子Ｑに
接続されている。図２４（Ａ）は選択信号SEL が“０”
のときの極性パターンを示す図、２４（Ｂ）は選択信号
SEL が“１”のときの極性パターンの極性を示す図であ
る。選択信号SEL が“０”のときは、水平方向及び垂直
方向に隣り合う画素電極１４の極性はいずれも逆とな
る。また、選択信号SEL が“１”のときは、水平方向に
並ぶ画素電極１４は２画素づつ極性が反転し、垂直方向
に並ぶ画素電極は１画素毎に極性が反転する。
排他的論理回路８６ａにより構成されている。各排他的
論理回路８６ａの一方の入力端子には反転信号POL2が入
力され、他方の入力端子は論理回路８５の出力端子Ｑに
接続されている。図２４（Ａ）は選択信号SEL が“０”
のときの極性パターンを示す図、２４（Ｂ）は選択信号
SEL が“１”のときの極性パターンの極性を示す図であ
る。選択信号SEL が“０”のときは、水平方向及び垂直
方向に隣り合う画素電極１４の極性はいずれも逆とな
る。また、選択信号SEL が“１”のときは、水平方向に
並ぶ画素電極１４は２画素づつ極性が反転し、垂直方向
に並ぶ画素電極は１画素毎に極性が反転する。
【００９１】（３）動作 例えば、切換えスイッチ８４を切換えて選択信号SEL を
“０”とする。そうすると、論理回路８５から排他的論
理和回路部８６に、図２４（Ａ）に示す反転信号がパラ
レルに入力される。排他的論理和回路部８６は、論理回
路８５から入力された信号と反転信号POL2との論理和
を、極性信号Ｐ1 〜Ｐn として出力する。反転信号POL2
は１水平同期期間毎に反転するので、液晶表示パネル４
０の各画素電極の極性は図２４（Ａ）に示すようにな
る。また、反転信号POL2は１水平同期期間毎に反転する
ので、各画素電極の極性は１フレーム毎に反転する。
“０”とする。そうすると、論理回路８５から排他的論
理和回路部８６に、図２４（Ａ）に示す反転信号がパラ
レルに入力される。排他的論理和回路部８６は、論理回
路８５から入力された信号と反転信号POL2との論理和
を、極性信号Ｐ1 〜Ｐn として出力する。反転信号POL2
は１水平同期期間毎に反転するので、液晶表示パネル４
０の各画素電極の極性は図２４（Ａ）に示すようにな
る。また、反転信号POL2は１水平同期期間毎に反転する
ので、各画素電極の極性は１フレーム毎に反転する。
【００９２】切換えスイッチ８４を切換えて選択信号SE
L を“１”とすることにより、排他的論理和回路８６に
入力される極性パターンが変化し、液晶表示パネル４０
の各画素電極の極性は図２４（Ｂ）に示すようになる。 （４）第４の実施の形態の効果 本実施の形態においては、選択信号SEL により、極性パ
ターンを変化させることができる。また、本実施の形態
においては、第１乃至第３の実施の形態と異なり、極性
パターンを記憶しておくためのＲＯＭが不要となる。
L を“１”とすることにより、排他的論理和回路８６に
入力される極性パターンが変化し、液晶表示パネル４０
の各画素電極の極性は図２４（Ｂ）に示すようになる。 （４）第４の実施の形態の効果 本実施の形態においては、選択信号SEL により、極性パ
ターンを変化させることができる。また、本実施の形態
においては、第１乃至第３の実施の形態と異なり、極性
パターンを記憶しておくためのＲＯＭが不要となる。
【００９３】（第５の実施の形態）図２５は、第５の実
施の形態の概要を示す図である。本実施の形態では、表
示範囲を横６４×３（Ｒ・Ｇ・Ｂ）画素、縦１２８画素
の矩形のブロックに分割し、１つのブロック内にフリッ
カが発生するパターン（以下、フリッカパターンとい
う）がどの程度含まれるかを最小転送単位毎に判定し、
１ブロック内にフリッカパターンが一定数（この例では
１ブロック内の２５％）以上含まれるときに、極性パタ
ーンを切り替えるものである。なお、以下の例では、水
平方向に並ぶＲ・Ｇ・Ｂの３つの画素を１つの表示単位
としており、この表示単位をピクセルと表記する。ま
た、前記最小転送単位は２ピクセル分（６画素分）のデ
ータとする。
施の形態の概要を示す図である。本実施の形態では、表
示範囲を横６４×３（Ｒ・Ｇ・Ｂ）画素、縦１２８画素
の矩形のブロックに分割し、１つのブロック内にフリッ
カが発生するパターン（以下、フリッカパターンとい
う）がどの程度含まれるかを最小転送単位毎に判定し、
１ブロック内にフリッカパターンが一定数（この例では
１ブロック内の２５％）以上含まれるときに、極性パタ
ーンを切り替えるものである。なお、以下の例では、水
平方向に並ぶＲ・Ｇ・Ｂの３つの画素を１つの表示単位
としており、この表示単位をピクセルと表記する。ま
た、前記最小転送単位は２ピクセル分（６画素分）のデ
ータとする。
【００９４】本実施の形態では、初期状態において図２
６（Ａ）に示すように、縦方向及び横方向に正極性と負
極性が交互に交代する極性パターン（第１の極性パター
ンという）で表示し、第１の極性パターンでフリッカが
発生すると判定したときに図２６（Ｂ）で示すように、
横方向に１画素毎、縦方向に２画素毎に極性が交代する
極性パターン（第２の極性パターンという）に変化させ
る動作を実現するものである。
６（Ａ）に示すように、縦方向及び横方向に正極性と負
極性が交互に交代する極性パターン（第１の極性パター
ンという）で表示し、第１の極性パターンでフリッカが
発生すると判定したときに図２６（Ｂ）で示すように、
横方向に１画素毎、縦方向に２画素毎に極性が交代する
極性パターン（第２の極性パターンという）に変化させ
る動作を実現するものである。
【００９５】（１）駆動回路の構成 図２７は本発明の第５の実施の形態の液晶表示パネルの
駆動回路の構成を示すブロック図である。本実施の形態
の液晶表示パネルの駆動回路は、タイミングコントロー
ラ１０１、駆動モード決定部１０２、データドライバ１
０９、ゲートドライバ（図示せず）及び基準電圧発生回
路（図示せず）により構成されている。また、駆動モー
ド決定部１０２は、表示データ変換部１０３、フリッカ
判定部１０４、動作範囲指定部１０５、フリッカ情報格
納部１０６、フリッカ情報量判定部１０７及び駆動モー
ド選択部１０８により構成されている。タイミングコン
トローラ１０１、ゲートドライバ及び基準電圧発生回路
の構成は基本的に第１の実施の形態と同様であるので、
ここでは説明を省略する。また、以下の説明では、タイ
ミングコントローラ１０１から出力されるＲ・Ｇ・Ｂ信
号はいずれも６ビットの信号であるとする。
駆動回路の構成を示すブロック図である。本実施の形態
の液晶表示パネルの駆動回路は、タイミングコントロー
ラ１０１、駆動モード決定部１０２、データドライバ１
０９、ゲートドライバ（図示せず）及び基準電圧発生回
路（図示せず）により構成されている。また、駆動モー
ド決定部１０２は、表示データ変換部１０３、フリッカ
判定部１０４、動作範囲指定部１０５、フリッカ情報格
納部１０６、フリッカ情報量判定部１０７及び駆動モー
ド選択部１０８により構成されている。タイミングコン
トローラ１０１、ゲートドライバ及び基準電圧発生回路
の構成は基本的に第１の実施の形態と同様であるので、
ここでは説明を省略する。また、以下の説明では、タイ
ミングコントローラ１０１から出力されるＲ・Ｇ・Ｂ信
号はいずれも６ビットの信号であるとする。
【００９６】（２）駆動モード決定部の回路 図２８〜図３３は駆動モード決定部１０２を構成する表
示データ変換部１０３、フリッカ判定部１０４、動作範
囲指定部１０５、フリッカ情報格納部１０６、フリッカ
情報量判定部１０７及び駆動モード選択部１０８の回路
図である。表示データ変換部１０３は、図２８に示すよ
うに、６個の４入力ＯＲゲート１１１ａ〜１１１ｆによ
り構成されている。ＯＲゲート１１１ａ〜１１１ｃはそ
れぞれ奇数番目のピクセルのＲ・Ｇ・Ｂ信号を入力し、
ＯＲゲート１１１ｄ〜１１１ｆは偶数番目のピクセルの
Ｒ・Ｇ・Ｂ信号を入力して、入力信号を２値化した信号
を出力する。
示データ変換部１０３、フリッカ判定部１０４、動作範
囲指定部１０５、フリッカ情報格納部１０６、フリッカ
情報量判定部１０７及び駆動モード選択部１０８の回路
図である。表示データ変換部１０３は、図２８に示すよ
うに、６個の４入力ＯＲゲート１１１ａ〜１１１ｆによ
り構成されている。ＯＲゲート１１１ａ〜１１１ｃはそ
れぞれ奇数番目のピクセルのＲ・Ｇ・Ｂ信号を入力し、
ＯＲゲート１１１ｄ〜１１１ｆは偶数番目のピクセルの
Ｒ・Ｇ・Ｂ信号を入力して、入力信号を２値化した信号
を出力する。
【００９７】すなわち、ＯＲゲート１１１ａには奇数番
目のピクセルのＲ信号の上位４ビット（RO2 〜RO5 ）が
入力され、これらのビットRO2 〜RO5 のうちの少なくと
も１つのビットが“１”であれば出力信号DRO を“１”
とし、ビットRO2 〜RO5 がいずれも“０”のときは出力
信号DRO を“０”とする。信号DRO が“１”のときは画
素が点灯していることを示し、“０”のときは画素が非
点灯であることを示している。ＯＲゲート１１１ｂ，１
１１ｃの動作もこれに準じており、奇数番目のピクセル
のＧ信号又はＢ信号の上位４ビットGO2 〜GO5 ，BO2 〜
BO5 が入力され、これらの４ビットの少なくとも１つの
ビットが“１”であれば出力信号DGO ，DBO を“１”と
し、入力された４ビットがいずれも“０”であれば出力
信号DGO，DBO を“０”とする。
目のピクセルのＲ信号の上位４ビット（RO2 〜RO5 ）が
入力され、これらのビットRO2 〜RO5 のうちの少なくと
も１つのビットが“１”であれば出力信号DRO を“１”
とし、ビットRO2 〜RO5 がいずれも“０”のときは出力
信号DRO を“０”とする。信号DRO が“１”のときは画
素が点灯していることを示し、“０”のときは画素が非
点灯であることを示している。ＯＲゲート１１１ｂ，１
１１ｃの動作もこれに準じており、奇数番目のピクセル
のＧ信号又はＢ信号の上位４ビットGO2 〜GO5 ，BO2 〜
BO5 が入力され、これらの４ビットの少なくとも１つの
ビットが“１”であれば出力信号DGO ，DBO を“１”と
し、入力された４ビットがいずれも“０”であれば出力
信号DGO，DBO を“０”とする。
【００９８】これと同様に、ＯＲゲート１１１ｄ，１１
１ｅ，１１１ｆは偶数番目のピクセルのＲ・Ｇ・Ｂデー
タの上位４ビットをそれぞれ入力し、入力された４ビッ
ト（RE2 〜RE5 ，GE2 〜GE5 ，BE2 〜BE5 ）のうちの少
なくとも１つのビットが“１”であれば出力信号DRE ，
DGE ，DBE を“１”とし、入力された４ビットがいずれ
も“０”であれば出力信号DRE ，DGE ，DBE を“０”と
する。
１ｅ，１１１ｆは偶数番目のピクセルのＲ・Ｇ・Ｂデー
タの上位４ビットをそれぞれ入力し、入力された４ビッ
ト（RE2 〜RE5 ，GE2 〜GE5 ，BE2 〜BE5 ）のうちの少
なくとも１つのビットが“１”であれば出力信号DRE ，
DGE ，DBE を“１”とし、入力された４ビットがいずれ
も“０”であれば出力信号DRE ，DGE ，DBE を“０”と
する。
【００９９】フリッカ判定部１０４は、図２９に示すよ
うに、４つの加算器（アダー）１１２ａ〜１１２ｄと、
２つのＮＯＲゲート１１３ａ，１１３ｄと、２つのＯＲ
ゲート１１３ｂ，１１３ｃと、２つのＡＮＤゲート１１
４ａ，１１４ｂとにより構成されている。このフリッカ
判定部１０４は、水平方向に隣り合う２ピクセル（６画
素）分のデータについて、フリッカパターンであるか否
かを判定する。
うに、４つの加算器（アダー）１１２ａ〜１１２ｄと、
２つのＮＯＲゲート１１３ａ，１１３ｄと、２つのＯＲ
ゲート１１３ｂ，１１３ｃと、２つのＡＮＤゲート１１
４ａ，１１４ｂとにより構成されている。このフリッカ
判定部１０４は、水平方向に隣り合う２ピクセル（６画
素）分のデータについて、フリッカパターンであるか否
かを判定する。
【０１００】すなわち、加算器１１２ａは、表示データ
変換部１０３から出力される信号DRO ，DBO ，DGE を入
力し、これらを加算した信号（２ビットの信号）を出力
する。また、加算器１１２ｂは、表示データ変換部１１
３から出力される信号DGO ，DRE ，DBE を入力し、これ
らを加算した信号（２ビットの信号）を出力する。ＮＯ
Ｒゲート１１３ａは加算器１１２ａから出力される２ビ
ットの信号の少なくとも一方のビットが“１”のときに
“０”を出力し、いずれも“０”のときに“１”を出力
する。ＯＲゲート１１３ｂは、加算器１１２ｂから出力
される２ビットの信号の少なくとも一方が“１”のとき
に“１”を出力し、いずれも“０”のときには“０”を
出力する。ＡＮＤゲート１１４ａは、ＮＯＲゲート１１
３ａ及びＯＲゲート１１３ｂの出力がいずれも“１”の
ときに出力信号FLDEL を“１”とし、少なくとも一方が
“０”のときに出力信号FLDEL を“０”とする。このＡ
ＮＤゲート１１４ａの出力信号FLDEL が“１”のとき
は、図３４（Ａ）に示すようなデータ配列となり、偶数
番目の画素にフリッカが発生する偶数フリッカパターン
であることを示している。なお、図３４において、図中
Ｘ印で示す画素のうち少なくとも１つの画素は“１”で
ある。
変換部１０３から出力される信号DRO ，DBO ，DGE を入
力し、これらを加算した信号（２ビットの信号）を出力
する。また、加算器１１２ｂは、表示データ変換部１１
３から出力される信号DGO ，DRE ，DBE を入力し、これ
らを加算した信号（２ビットの信号）を出力する。ＮＯ
Ｒゲート１１３ａは加算器１１２ａから出力される２ビ
ットの信号の少なくとも一方のビットが“１”のときに
“０”を出力し、いずれも“０”のときに“１”を出力
する。ＯＲゲート１１３ｂは、加算器１１２ｂから出力
される２ビットの信号の少なくとも一方が“１”のとき
に“１”を出力し、いずれも“０”のときには“０”を
出力する。ＡＮＤゲート１１４ａは、ＮＯＲゲート１１
３ａ及びＯＲゲート１１３ｂの出力がいずれも“１”の
ときに出力信号FLDEL を“１”とし、少なくとも一方が
“０”のときに出力信号FLDEL を“０”とする。このＡ
ＮＤゲート１１４ａの出力信号FLDEL が“１”のとき
は、図３４（Ａ）に示すようなデータ配列となり、偶数
番目の画素にフリッカが発生する偶数フリッカパターン
であることを示している。なお、図３４において、図中
Ｘ印で示す画素のうち少なくとも１つの画素は“１”で
ある。
【０１０１】加算器１１２ｃは、表示データ変換部１０
３から出力される信号DRO ，DBO ，DGE を入力し、これ
らを加算した信号（２ビットの信号）を出力する。ま
た、加算器１１２ｄは、表示データ変換部１０３から出
力される信号DGO ，DRE ，DBEを入力し、これらを加算
した信号（２ビットの信号）を出力する。ＯＲゲート１
１３ｃは加算器１１２ｃから出力される２ビットの信号
の少なくとも一方が“１”のときに“１”を出力し、い
ずれも“０”のときに“０”を出力する。また、ＮＯＲ
ゲート１１３ｄは、加算器１１２ｄから出力される２ビ
ットの信号の少なくとも一方のビットが“１”のときに
“０”を出力し、いずれも“０”のときには“１”を出
力する。ＡＮＤゲート１１４ｂは、ＯＲゲート１１３ｃ
及びＮＯＲゲート１１３ｄの出力がいずれも“１”のと
きに出力信号FLDOL を“１”とし、少なくとも一方が
“０”のときに出力信号FLDOL を“０”とする。ＡＮＤ
ゲート１１４ｂの出力信号FLDOL が“１”のときは、図
３４（Ｂ）に示すようなデータ配列となり、奇数番目の
画素にフリッカが発生する奇数フリッカパターンである
ことを示している。
３から出力される信号DRO ，DBO ，DGE を入力し、これ
らを加算した信号（２ビットの信号）を出力する。ま
た、加算器１１２ｄは、表示データ変換部１０３から出
力される信号DGO ，DRE ，DBEを入力し、これらを加算
した信号（２ビットの信号）を出力する。ＯＲゲート１
１３ｃは加算器１１２ｃから出力される２ビットの信号
の少なくとも一方が“１”のときに“１”を出力し、い
ずれも“０”のときに“０”を出力する。また、ＮＯＲ
ゲート１１３ｄは、加算器１１２ｄから出力される２ビ
ットの信号の少なくとも一方のビットが“１”のときに
“０”を出力し、いずれも“０”のときには“１”を出
力する。ＡＮＤゲート１１４ｂは、ＯＲゲート１１３ｃ
及びＮＯＲゲート１１３ｄの出力がいずれも“１”のと
きに出力信号FLDOL を“１”とし、少なくとも一方が
“０”のときに出力信号FLDOL を“０”とする。ＡＮＤ
ゲート１１４ｂの出力信号FLDOL が“１”のときは、図
３４（Ｂ）に示すようなデータ配列となり、奇数番目の
画素にフリッカが発生する奇数フリッカパターンである
ことを示している。
【０１０２】動作範囲指定部１０５は、図３０に示すよ
うに、カウンタ１１５と、ＯＲゲート１１６と、カウン
タ１１７と、ＲＳラッチ回路１１８ａ〜１１８ｈ（但
し、ＲＳラッチ回路１１８ｃ〜１１８ｇの図示は省略し
ている）と、セレクタ１１９とにより構成されている。
この動作範囲指定部１０５は、フリッカパターンの発生
割合を調べるブロック（動作範囲ともいう）を規定する
部分である（図２５参照）。
うに、カウンタ１１５と、ＯＲゲート１１６と、カウン
タ１１７と、ＲＳラッチ回路１１８ａ〜１１８ｈ（但
し、ＲＳラッチ回路１１８ｃ〜１１８ｇの図示は省略し
ている）と、セレクタ１１９とにより構成されている。
この動作範囲指定部１０５は、フリッカパターンの発生
割合を調べるブロック（動作範囲ともいう）を規定する
部分である（図２５参照）。
【０１０３】カウンタ１１５は水平同期信号Ｈ-sync の
パルスをカウントし、垂直同期信号Ｖ-sync によりクリ
アされる。そして、カウント値が１２８，２５６，３８
４，５１２，６４０又は７６８になると、それに応じた
出力信号128L，256L，…，768Lのいずれか１つを“Ｈ”
にする。ＯＲゲート１１６は、カウンタ１１５の出力信
号128L，256L，…，768Lのうちのいずれか１つが“Ｈ”
になると、出力信号CONTCLR を“Ｈ”とする。これによ
り、１２８ライン毎に“Ｈ”となる信号CONTCLR が得ら
れる。
パルスをカウントし、垂直同期信号Ｖ-sync によりクリ
アされる。そして、カウント値が１２８，２５６，３８
４，５１２，６４０又は７６８になると、それに応じた
出力信号128L，256L，…，768Lのいずれか１つを“Ｈ”
にする。ＯＲゲート１１６は、カウンタ１１５の出力信
号128L，256L，…，768Lのうちのいずれか１つが“Ｈ”
になると、出力信号CONTCLR を“Ｈ”とする。これによ
り、１２８ライン毎に“Ｈ”となる信号CONTCLR が得ら
れる。
【０１０４】また、カウンタ１１７は水平同期信号Ｈ-s
ync によりクリアされ、その後データクロックDCLKをカ
ウントする。そして、カウント値が０のとき（カウンタ
１１７がクリアされたとき）、又は６４，１２８，１９
２，３２０，３８４，４４８，５１２番目のデータクロ
ックDCLKがカウントされると、それに応じた出力信号0
D，64D ，…，512Dが“Ｈ”になる。
ync によりクリアされ、その後データクロックDCLKをカ
ウントする。そして、カウント値が０のとき（カウンタ
１１７がクリアされたとき）、又は６４，１２８，１９
２，３２０，３８４，４４８，５１２番目のデータクロ
ックDCLKがカウントされると、それに応じた出力信号0
D，64D ，…，512Dが“Ｈ”になる。
【０１０５】ラッチ回路１１８ａはカウンタ１１７の出
力信号0Dによりセットされ、信号64D によりリセットさ
れる。ラッチ回路１１８ａがセットされている間は、出
力信号1/8Hが“Ｈ”となる。ラッチ回路１１８ｂはカウ
ンタ１１７の出力信号64D によりセットされ、信号128D
によりリセットされる。ラッチ回路１１８ｂがセットさ
れている間は、出力信号2/8Hが“Ｈ”となる。その他の
ラッチ回路１１８ｃ〜１１８ｈの動作も、これに準じ
る。
力信号0Dによりセットされ、信号64D によりリセットさ
れる。ラッチ回路１１８ａがセットされている間は、出
力信号1/8Hが“Ｈ”となる。ラッチ回路１１８ｂはカウ
ンタ１１７の出力信号64D によりセットされ、信号128D
によりリセットされる。ラッチ回路１１８ｂがセットさ
れている間は、出力信号2/8Hが“Ｈ”となる。その他の
ラッチ回路１１８ｃ〜１１８ｈの動作も、これに準じ
る。
【０１０６】セレクタ１１９は垂直同期信号Ｖ-sync が
入力される毎に、ラッチ回路１１８ａ〜１１８ｈから出
力された信号のいずれか１つを順番に選択し、動作範囲
を規定する信号DEを出力する。このようにして、セレク
タ１１９からは所定のブロックが選択されている間だけ
“Ｈ”となる信号DEが出力される。フリッカ情報格納部
１０６は、図３１に示すように、ＡＮＤゲート１２０
と、２つの６４段シフトレジスタ１２１ａ，１２１ｂ
と、ＡＮＤゲート１２２ａ，１２２ｂと、ＯＲゲート１
２３により構成されている。このフリッカ情報格納部１
０６は、縦方向に存在するフリッカパターンを検出す
る。
入力される毎に、ラッチ回路１１８ａ〜１１８ｈから出
力された信号のいずれか１つを順番に選択し、動作範囲
を規定する信号DEを出力する。このようにして、セレク
タ１１９からは所定のブロックが選択されている間だけ
“Ｈ”となる信号DEが出力される。フリッカ情報格納部
１０６は、図３１に示すように、ＡＮＤゲート１２０
と、２つの６４段シフトレジスタ１２１ａ，１２１ｂ
と、ＡＮＤゲート１２２ａ，１２２ｂと、ＯＲゲート１
２３により構成されている。このフリッカ情報格納部１
０６は、縦方向に存在するフリッカパターンを検出す
る。
【０１０７】すなわち、ＡＮＤゲート１２０はデータク
ロックDCLKを入力し、動作範囲を規定する信号DEが
“Ｈ”の期間だけクロックPCLKとして出力する。６４段
シフトレジスタ１２１ａは、フリッカ判定部１０４から
出力される偶数フリッカパターン信号FLDEL をクロック
PCLKに同期したタイミングで入力して順次シフトする。
そして、最終段のレジスタの値が信号FLDEF として出力
される。また、６４段シフトレジスタ１２１ｂは、フリ
ッカ判定部１０４から出力される奇数フリッカパターン
信号FLDOL をクロックPCLKに同期したタイミングで入力
して順次シフトする。そして、最終段のレジスタの値が
信号FLDOF として出力される。
ロックDCLKを入力し、動作範囲を規定する信号DEが
“Ｈ”の期間だけクロックPCLKとして出力する。６４段
シフトレジスタ１２１ａは、フリッカ判定部１０４から
出力される偶数フリッカパターン信号FLDEL をクロック
PCLKに同期したタイミングで入力して順次シフトする。
そして、最終段のレジスタの値が信号FLDEF として出力
される。また、６４段シフトレジスタ１２１ｂは、フリ
ッカ判定部１０４から出力される奇数フリッカパターン
信号FLDOL をクロックPCLKに同期したタイミングで入力
して順次シフトする。そして、最終段のレジスタの値が
信号FLDOF として出力される。
【０１０８】ＡＮＤゲート１２２ａは偶数フリッカパタ
ーンFLDEF 及びシフトレジスタ１２１ａの出力信号FLDE
L がいずれも“Ｈ”のときに“Ｈ”を出力する。また、
ＡＮＤゲート１２２ｂは奇数フリッカパターン信号FLDO
F 及びシフトレジスタ１２１ｂの出力信号FLDOF がいず
れも“Ｈ”のときに“Ｈ”を出力する。ＯＲゲート１２
３は、ＡＮＤゲート１２２ａ及びＡＮＤゲート１２２ｂ
の少なくとも一方の出力が“Ｈ”のときに出力信号FLSE
D を“Ｈ”とする。すなわち、フリッカ情報格納部１０
６は、縦方向に並ぶ画素がフリッカパターンであるとき
に出力信号FLSED を“Ｈ”にする。
ーンFLDEF 及びシフトレジスタ１２１ａの出力信号FLDE
L がいずれも“Ｈ”のときに“Ｈ”を出力する。また、
ＡＮＤゲート１２２ｂは奇数フリッカパターン信号FLDO
F 及びシフトレジスタ１２１ｂの出力信号FLDOF がいず
れも“Ｈ”のときに“Ｈ”を出力する。ＯＲゲート１２
３は、ＡＮＤゲート１２２ａ及びＡＮＤゲート１２２ｂ
の少なくとも一方の出力が“Ｈ”のときに出力信号FLSE
D を“Ｈ”とする。すなわち、フリッカ情報格納部１０
６は、縦方向に並ぶ画素がフリッカパターンであるとき
に出力信号FLSED を“Ｈ”にする。
【０１０９】フリッカ情報量判定部１０７は、図３２に
示すように、カウンタ１２４とＲＳラッチ回路１２５と
により構成されている。そして、動作範囲指定部１０５
により規定された範囲内にフリッカパターンがどのくら
いの割合で存在するのかを判定する。すなわち、カウン
タ１２４は、動作範囲指定部１０５のＯＲゲート１１６
の出力信号CONTCLR が“Ｈ”になるとクリアされ、フリ
ッカ情報格納部１０６のＡＮＤゲート１２０から出力さ
れるクロックPCLKに同期したタイミングで、フリッカ情
報格納部１０６のＯＲゲート１２３の出力信号FLSED の
値を取り込み、カウント数を増していく。そして、カウ
ント数が６１４４以上になると、カウンタ１２４の出力
が“Ｈ”になる。カウンタ１２４は、垂直方向の動作範
囲を超えると、動作範囲指定部１０５のＯＲゲート１１
６の出力CNTCLRによりクリアされる。ＲＳラッチ回路１
２５は、カウンタ１２４の出力によりセットされ、垂直
同期信号Ｖ-sync によりリセットされる。ＲＳラッチ回
路１２５の出力信号FLJDが“Ｈ”のときは動作範囲（６
４×３×１２８画素）に６１４４個のフリッカパターン
があることを示す。
示すように、カウンタ１２４とＲＳラッチ回路１２５と
により構成されている。そして、動作範囲指定部１０５
により規定された範囲内にフリッカパターンがどのくら
いの割合で存在するのかを判定する。すなわち、カウン
タ１２４は、動作範囲指定部１０５のＯＲゲート１１６
の出力信号CONTCLR が“Ｈ”になるとクリアされ、フリ
ッカ情報格納部１０６のＡＮＤゲート１２０から出力さ
れるクロックPCLKに同期したタイミングで、フリッカ情
報格納部１０６のＯＲゲート１２３の出力信号FLSED の
値を取り込み、カウント数を増していく。そして、カウ
ント数が６１４４以上になると、カウンタ１２４の出力
が“Ｈ”になる。カウンタ１２４は、垂直方向の動作範
囲を超えると、動作範囲指定部１０５のＯＲゲート１１
６の出力CNTCLRによりクリアされる。ＲＳラッチ回路１
２５は、カウンタ１２４の出力によりセットされ、垂直
同期信号Ｖ-sync によりリセットされる。ＲＳラッチ回
路１２５の出力信号FLJDが“Ｈ”のときは動作範囲（６
４×３×１２８画素）に６１４４個のフリッカパターン
があることを示す。
【０１１０】駆動モード選択部１０８は、図３３に示す
ように、ＡＮＤゲート１２６と、カウンタ１２７と、Ｒ
Ｓラッチ回路１２８とにより構成される。この駆動モー
ド選択部１０６は、フリッカ情報量判定部１０７が一定
数を超えるフリッカパターンを検出したときに出力信号
FLPTを“Ｈ”とする。そして、フリッカパターンが前記
一定数以下のフレームが一定期間にわたって続いたとき
に、出力信号FLPTを“Ｌ”に戻すという機能を有する。
ように、ＡＮＤゲート１２６と、カウンタ１２７と、Ｒ
Ｓラッチ回路１２８とにより構成される。この駆動モー
ド選択部１０６は、フリッカ情報量判定部１０７が一定
数を超えるフリッカパターンを検出したときに出力信号
FLPTを“Ｈ”とする。そして、フリッカパターンが前記
一定数以下のフレームが一定期間にわたって続いたとき
に、出力信号FLPTを“Ｌ”に戻すという機能を有する。
【０１１１】すなわち、ＡＮＤゲート１２６はフリッカ
情報量判定部１０５のラッチ回路１２５の出力FLJDの反
転信号と信号FRM とを入力する。信号FRM は垂直同期信
号Ｖ-sync に同期した信号であり、Ｖ-sync のパルスよ
りも前でかつ画像データが空白となる期間に“Ｈ”とな
るパルスを有する信号である。ＡＮＤゲート１２６は、
ＲＳラッチ回路１２５の出力信号FLJDが“Ｌ”であり、
かつ信号FRM が“Ｈ”のときに“Ｈ”となる信号GCLKを
出力する。
情報量判定部１０５のラッチ回路１２５の出力FLJDの反
転信号と信号FRM とを入力する。信号FRM は垂直同期信
号Ｖ-sync に同期した信号であり、Ｖ-sync のパルスよ
りも前でかつ画像データが空白となる期間に“Ｈ”とな
るパルスを有する信号である。ＡＮＤゲート１２６は、
ＲＳラッチ回路１２５の出力信号FLJDが“Ｌ”であり、
かつ信号FRM が“Ｈ”のときに“Ｈ”となる信号GCLKを
出力する。
【０１１２】カウンタ１２７はＡＮＤゲート１２６の出
力信号GCLKをカウントし、カウント値が一定の値になる
と出力信号FLRST を“Ｈ”にしてカウンタの値をクリア
する。すなわち、カウンタ１２７はフリッカのないフレ
ームをカウントしており、フリッカのないフレームが一
定の期間（例えば１５〜３０フレーム期間）続くと、出
力信号FLRST を“Ｈ”とする。
力信号GCLKをカウントし、カウント値が一定の値になる
と出力信号FLRST を“Ｈ”にしてカウンタの値をクリア
する。すなわち、カウンタ１２７はフリッカのないフレ
ームをカウントしており、フリッカのないフレームが一
定の期間（例えば１５〜３０フレーム期間）続くと、出
力信号FLRST を“Ｈ”とする。
【０１１３】ＲＳラッチ回路１２８は、図３２のＲＳラ
ッチ回路１２５の出力信号FLJDが“Ｈ”になるとリセッ
トされ、カウンタ１２７の出力信号FLRDT でリセットさ
れる。ＲＳラッチ回路１２８の出力信号FMODE が“Ｌ”
のときは第１の極性パターンが選択され、“Ｈ”のとき
は第２の極性パターンが選択されることを示す。 （３）データドライバの構成 図３５はデータドライバ１０９を示すブロック図であ
る。但し、このデータドライバ１０９が図７に示すデー
タドライバと異なる点はシフトレジスタ回路部４１に替
えて極性パターン決定部１９１を有することにあり、そ
の他の構成は基本的に同一であるので、重複する部分の
図示及び説明を省略する。
ッチ回路１２５の出力信号FLJDが“Ｈ”になるとリセッ
トされ、カウンタ１２７の出力信号FLRDT でリセットさ
れる。ＲＳラッチ回路１２８の出力信号FMODE が“Ｌ”
のときは第１の極性パターンが選択され、“Ｈ”のとき
は第２の極性パターンが選択されることを示す。 （３）データドライバの構成 図３５はデータドライバ１０９を示すブロック図であ
る。但し、このデータドライバ１０９が図７に示すデー
タドライバと異なる点はシフトレジスタ回路部４１に替
えて極性パターン決定部１９１を有することにあり、そ
の他の構成は基本的に同一であるので、重複する部分の
図示及び説明を省略する。
【０１１４】極性パターン決定部１９１は、ラッチ回路
１２８の出力信号FMODE が“Ｌ”の期間は１水平同期期
間毎に極性信号Ｐ1 ，Ｐ2 ，…，Ｐn の極性を変化さ
せ、ラッチ回路１２８の出力信号FLPTが“Ｈ”の期間は
２水平同期期間毎に極性信号Ｐ 1 ，Ｐ2 ，…，Ｐn の極
性を変化させる。この極性信号Ｐ1 ，Ｐ2 ，…，Ｐn に
より、データドライバから出力されるデータ信号Ｏ1 〜
Ｏn の極性が決定される（図２６参照）。
１２８の出力信号FMODE が“Ｌ”の期間は１水平同期期
間毎に極性信号Ｐ1 ，Ｐ2 ，…，Ｐn の極性を変化さ
せ、ラッチ回路１２８の出力信号FLPTが“Ｈ”の期間は
２水平同期期間毎に極性信号Ｐ 1 ，Ｐ2 ，…，Ｐn の極
性を変化させる。この極性信号Ｐ1 ，Ｐ2 ，…，Ｐn に
より、データドライバから出力されるデータ信号Ｏ1 〜
Ｏn の極性が決定される（図２６参照）。
【０１１５】（４）第５の実施の形態の効果 本実施の形態では、論理回路で形成された回路によりフ
リッカパターンの有無を検出して、フリッカが顕著とな
るときは極性パターンを第１の極性パターンから第２の
極性パターンに自動的に変化させるので、フリッカによ
り画面が見にくくなることを防止できる。また、本実施
の形態では、駆動モード決定部１０２を論理回路のみで
形成し、ＲＯＭを使用しないので、製造コストが削減さ
れるという利点もある。
リッカパターンの有無を検出して、フリッカが顕著とな
るときは極性パターンを第１の極性パターンから第２の
極性パターンに自動的に変化させるので、フリッカによ
り画面が見にくくなることを防止できる。また、本実施
の形態では、駆動モード決定部１０２を論理回路のみで
形成し、ＲＯＭを使用しないので、製造コストが削減さ
れるという利点もある。
【０１１６】（５）変形例 上記の第５の実施の形態では、画面を複数のブロックに
分割し、少なくとも１つのブロックに一定数以上のフリ
ッカパターンが検出されたときに極性パターンを変化さ
せる場合について説明したが、全ブロック数に対しフリ
ッカパターンが一定数（例えば２５％）以上検出された
ブロックの割合を求めて、その割合が予め設定された値
（例えば、全ブロック数の２０％）を超えた場合に、極
性パターンを変化させるようにしてもよい。
分割し、少なくとも１つのブロックに一定数以上のフリ
ッカパターンが検出されたときに極性パターンを変化さ
せる場合について説明したが、全ブロック数に対しフリ
ッカパターンが一定数（例えば２５％）以上検出された
ブロックの割合を求めて、その割合が予め設定された値
（例えば、全ブロック数の２０％）を超えた場合に、極
性パターンを変化させるようにしてもよい。
【０１１７】また、分割したブロックの境目におけるフ
リッカの発生を検出するために、例えば１フレーム毎に
ブロック範囲を半分だけ上下方向又は左右方向にシフト
させてもよい。この場合、１フレーム毎に動作範囲指定
部１０５内のカウンタ１１５，１１７にオフセット値を
設定するようにすればよい。 （第６の実施の形態）以下、本発明の第６の実施の形態
について説明する。本実施の形態では、第５の実施の形
態に比べてフリッカパターンを更に詳細に設定する。
リッカの発生を検出するために、例えば１フレーム毎に
ブロック範囲を半分だけ上下方向又は左右方向にシフト
させてもよい。この場合、１フレーム毎に動作範囲指定
部１０５内のカウンタ１１５，１１７にオフセット値を
設定するようにすればよい。 （第６の実施の形態）以下、本発明の第６の実施の形態
について説明する。本実施の形態では、第５の実施の形
態に比べてフリッカパターンを更に詳細に設定する。
【０１１８】図３６〜図４２は本実施の形態の概要を説
明する図である。本実施の形態においては、図３６に示
すようなパターンが検出された場合をフリッカパターン
とする。以下、これらをフリッカパターンとする理由を
説明する。Ｒ・Ｇ・Ｂ別に点灯画素の極性に偏りがあっ
た場合にフリッカが発生する。このため、水平方向に隣
り合う２つのピクセルのＲ・Ｇ・Ｂの１色について、一
方の画素が点灯し、他方の画素が非点灯であるパターン
を数え、一定量であればフリッカパターンとする。図３
６のＢ，Ｃ，Ｄがこれに該当する。
明する図である。本実施の形態においては、図３６に示
すようなパターンが検出された場合をフリッカパターン
とする。以下、これらをフリッカパターンとする理由を
説明する。Ｒ・Ｇ・Ｂ別に点灯画素の極性に偏りがあっ
た場合にフリッカが発生する。このため、水平方向に隣
り合う２つのピクセルのＲ・Ｇ・Ｂの１色について、一
方の画素が点灯し、他方の画素が非点灯であるパターン
を数え、一定量であればフリッカパターンとする。図３
６のＢ，Ｃ，Ｄがこれに該当する。
【０１１９】ところで、液晶表示パネルの画素を透過す
る光の量は、透過量とカラーフィルタの補正値との積に
関係する。Ｒ・Ｇ・Ｂの各カラーフィルタの補正値は均
一ではなく、Ｇが７０％、Ｒが２０％、Ｂが１０％程度
である。従って、水平方向に並んだ２つのピクセルのＧ
画素の一方のみが点灯し他方が非点灯の場合は、フリッ
カが顕著となる。そこで、本実施の形態においては、水
平方向に隣り合う２つのピクセルのうち一方のピクセル
のＧ画素が点灯、他方のピクセルのＧ画素が非点灯の場
合、Ｒ画素及びＢ画素が点灯しているか否かに拘わら
ず、フリッカパターンとする。図３６のＡ，Ｆ〜Ｌがこ
れに該当する。また、本実施の形態では水平方向に隣り
合う２つのピクセルのＧ画素がいずれも非点灯であり、
且つ、一方のピクセルのＲ画素又はＢ画素のいずれか一
方若しくは両方が点灯し、他方のピクセルのＲ画素及び
Ｂ画素が非点灯である場合もフリッカパターンとする。
図３６のＢ，Ｄ，Ｅがこれに該当する。
る光の量は、透過量とカラーフィルタの補正値との積に
関係する。Ｒ・Ｇ・Ｂの各カラーフィルタの補正値は均
一ではなく、Ｇが７０％、Ｒが２０％、Ｂが１０％程度
である。従って、水平方向に並んだ２つのピクセルのＧ
画素の一方のみが点灯し他方が非点灯の場合は、フリッ
カが顕著となる。そこで、本実施の形態においては、水
平方向に隣り合う２つのピクセルのうち一方のピクセル
のＧ画素が点灯、他方のピクセルのＧ画素が非点灯の場
合、Ｒ画素及びＢ画素が点灯しているか否かに拘わら
ず、フリッカパターンとする。図３６のＡ，Ｆ〜Ｌがこ
れに該当する。また、本実施の形態では水平方向に隣り
合う２つのピクセルのＧ画素がいずれも非点灯であり、
且つ、一方のピクセルのＲ画素又はＢ画素のいずれか一
方若しくは両方が点灯し、他方のピクセルのＲ画素及び
Ｂ画素が非点灯である場合もフリッカパターンとする。
図３６のＢ，Ｄ，Ｅがこれに該当する。
【０１２０】上記の方法では、水平方向のみでフリッカ
パターンを検出するため、図３７（Ｂ）に示すような縦
縞パターンなどのフリッカが発生しないパターンもフリ
ッカパターンとして判定する。そこで、水平方向に並ぶ
画素のうちＲ・Ｇ・Ｂのうちの１色について注目し、点
灯している画素の数を奇数列の画素と偶数列の画素とに
分けてカウントする回路を設け、カウント数が所定の値
以上であればフラグを立てる。そして、奇数番目又は偶
数番目の画素について、Ｎ（Ｎは整数）行目とＮ＋１行
目とでフラグを比較し、一方の行のみにフラグが立って
いる場合は図３７（Ａ）のような状態であると判断す
る。また、Ｎ行目及びＮ＋１行目にいずれもフラグが立
っていれば、図３７（Ｂ）に示すような状態になってお
り、このような状態が一定行あれば画面に縦縞を表示し
ていると判断する。図３８を参照して更に詳細に説明す
る。図３８において、水平方向の奇数番目又は偶数番目
の画素の総数をＸとし、そのうち点灯している画素の数
をＹとする。ここで、Ｎ行目及びＮ＋１行目で前記一定
のカウント数以上点灯していれば、必ず３Ｙ−２Ｙ以上
の画素が縦に連続して点灯していることになる。このよ
うな原理で縦縞を検出することができる。
パターンを検出するため、図３７（Ｂ）に示すような縦
縞パターンなどのフリッカが発生しないパターンもフリ
ッカパターンとして判定する。そこで、水平方向に並ぶ
画素のうちＲ・Ｇ・Ｂのうちの１色について注目し、点
灯している画素の数を奇数列の画素と偶数列の画素とに
分けてカウントする回路を設け、カウント数が所定の値
以上であればフラグを立てる。そして、奇数番目又は偶
数番目の画素について、Ｎ（Ｎは整数）行目とＮ＋１行
目とでフラグを比較し、一方の行のみにフラグが立って
いる場合は図３７（Ａ）のような状態であると判断す
る。また、Ｎ行目及びＮ＋１行目にいずれもフラグが立
っていれば、図３７（Ｂ）に示すような状態になってお
り、このような状態が一定行あれば画面に縦縞を表示し
ていると判断する。図３８を参照して更に詳細に説明す
る。図３８において、水平方向の奇数番目又は偶数番目
の画素の総数をＸとし、そのうち点灯している画素の数
をＹとする。ここで、Ｎ行目及びＮ＋１行目で前記一定
のカウント数以上点灯していれば、必ず３Ｙ−２Ｙ以上
の画素が縦に連続して点灯していることになる。このよ
うな原理で縦縞を検出することができる。
【０１２１】また、上記の原理を応用して図３９に示す
ような縦方向に２画素連続する市松模様（チェッカーパ
ターン：以下、２ドット市松パターンという））等の特
殊パターンを検出することができる。例えば、ある色の
奇数番目の画素について、Ｎ行目、Ｎ＋１行目は点灯画
素の数が所定の数以上であることを示すフラグが立って
おり、Ｎ＋２行目、Ｎ＋３行目は点灯画素の数が所定の
数以下であることを示すフラグが立っているとする。ま
た、同時に、同一色の偶数番目の画素について、Ｎ行
目、Ｎ＋１行目は点灯画素の数が所定の数以下であるこ
とを示すフラグが立っており、Ｎ＋２行目、Ｎ＋３行目
は点灯画素の数が所定の数以上であることを示すフラグ
が立っているとする。このようなパターンを抽出するこ
とにより、２ドット市松パターンを検出することができ
る。
ような縦方向に２画素連続する市松模様（チェッカーパ
ターン：以下、２ドット市松パターンという））等の特
殊パターンを検出することができる。例えば、ある色の
奇数番目の画素について、Ｎ行目、Ｎ＋１行目は点灯画
素の数が所定の数以上であることを示すフラグが立って
おり、Ｎ＋２行目、Ｎ＋３行目は点灯画素の数が所定の
数以下であることを示すフラグが立っているとする。ま
た、同時に、同一色の偶数番目の画素について、Ｎ行
目、Ｎ＋１行目は点灯画素の数が所定の数以下であるこ
とを示すフラグが立っており、Ｎ＋２行目、Ｎ＋３行目
は点灯画素の数が所定の数以上であることを示すフラグ
が立っているとする。このようなパターンを抽出するこ
とにより、２ドット市松パターンを検出することができ
る。
【０１２２】なお、フリッカは正極性のときの輝度と負
極性のときの輝度との差により発生するので、輝度が低
い部分ではフリッカが認識しにくくなる。また、輝度が
高い部分でも、印加電圧に対する透過率の変化が小さい
ため、フリッカが認識しにくくなる。更に、バックライ
トの輝度によってもフリッカの見え方は変わってくる。
このため、画素の点灯又は非点灯は、上記の条件に合わ
せて適宜設定すればよい。
極性のときの輝度との差により発生するので、輝度が低
い部分ではフリッカが認識しにくくなる。また、輝度が
高い部分でも、印加電圧に対する透過率の変化が小さい
ため、フリッカが認識しにくくなる。更に、バックライ
トの輝度によってもフリッカの見え方は変わってくる。
このため、画素の点灯又は非点灯は、上記の条件に合わ
せて適宜設定すればよい。
【０１２３】図４０のようなパターンをフリッカパター
ンから除外するために、ある一定の条件では非点灯の画
素を点灯画素と判定するようにしてもよい。図４０に示
すパターンの場合、全体的には正極性と負極性が混在す
るためフリッカは発生しないが、Ｎ＋１行目のＲＯ画素
とＮ＋２行目のＲＯ画素がいずれも非点灯であるため、
縦縞又は２ドット市松パターンの検出も行われない。従
って、Ｎ行目及びＮ＋２行目の奇数番目又は偶数番目の
画素が点灯し、かつ、Ｎ＋１行目及びＮ＋２行目の奇数
番目又は偶数番目の画素が非点灯のときは、Ｎ＋１行目
及びＮ＋２行目の画素も点灯しているとする。これによ
り、図４０のようなパターンをフリッカパターンから除
外することができる。
ンから除外するために、ある一定の条件では非点灯の画
素を点灯画素と判定するようにしてもよい。図４０に示
すパターンの場合、全体的には正極性と負極性が混在す
るためフリッカは発生しないが、Ｎ＋１行目のＲＯ画素
とＮ＋２行目のＲＯ画素がいずれも非点灯であるため、
縦縞又は２ドット市松パターンの検出も行われない。従
って、Ｎ行目及びＮ＋２行目の奇数番目又は偶数番目の
画素が点灯し、かつ、Ｎ＋１行目及びＮ＋２行目の奇数
番目又は偶数番目の画素が非点灯のときは、Ｎ＋１行目
及びＮ＋２行目の画素も点灯しているとする。これによ
り、図４０のようなパターンをフリッカパターンから除
外することができる。
【０１２４】上述したフリッカパターンの判定方法、及
び除外パターンの判定方法を適宜組み合わせることによ
り、極性パターンに合わせた最適なフリッカパターン検
出を実現することができる。例えば、極性パターンが図
２６（Ａ）に示すようなドット反転パターンの場合、水
平方向に隣り合う２つのピクセルの点灯画素を調べるこ
とによりフリッカパターンを抽出する。その後、縦縞パ
ターンか否かの判定及び縦２ドット市松パターンか否か
の判定を行い、縦縞パターン又は縦２ドット市松パター
ンの場合はフリッカパターンから除外する。そして、最
終的にフリッカパターンを表示していると判定したとき
は極性パターンを例えば図２６（Ｂ）に示すような横２
ライン縦１ライン反転パターンに切換える。
び除外パターンの判定方法を適宜組み合わせることによ
り、極性パターンに合わせた最適なフリッカパターン検
出を実現することができる。例えば、極性パターンが図
２６（Ａ）に示すようなドット反転パターンの場合、水
平方向に隣り合う２つのピクセルの点灯画素を調べるこ
とによりフリッカパターンを抽出する。その後、縦縞パ
ターンか否かの判定及び縦２ドット市松パターンか否か
の判定を行い、縦縞パターン又は縦２ドット市松パター
ンの場合はフリッカパターンから除外する。そして、最
終的にフリッカパターンを表示していると判定したとき
は極性パターンを例えば図２６（Ｂ）に示すような横２
ライン縦１ライン反転パターンに切換える。
【０１２５】また、極性パターンが図４１に示すような
縦ライン反転極性パターンの場合、ある色の偶数番目の
列が縦縞であり、奇数番目の列が縦縞でないときにフリ
ッカパターンとして極性パターンを切換える。更に、極
性パターンが図４２に示すような横ライン反転極性パタ
ーンの場合、水平方向に並ぶ画素のうち点灯している画
素の数をカウントし、所定数以上であることを示すフラ
グ又は所定数以下であることを示すフラグを立てて、Ｎ
ラインとＮ＋１ラインとで比較を行う。例えばＮライン
の点灯画素の数が所定数以上であり、Ｎ＋１ラインの非
点灯画素の数が所定数以上のパターンがフリッカパター
ンとなるため、このようなパターンが一定数以上であれ
ば極性パターンを切換る。
縦ライン反転極性パターンの場合、ある色の偶数番目の
列が縦縞であり、奇数番目の列が縦縞でないときにフリ
ッカパターンとして極性パターンを切換える。更に、極
性パターンが図４２に示すような横ライン反転極性パタ
ーンの場合、水平方向に並ぶ画素のうち点灯している画
素の数をカウントし、所定数以上であることを示すフラ
グ又は所定数以下であることを示すフラグを立てて、Ｎ
ラインとＮ＋１ラインとで比較を行う。例えばＮライン
の点灯画素の数が所定数以上であり、Ｎ＋１ラインの非
点灯画素の数が所定数以上のパターンがフリッカパター
ンとなるため、このようなパターンが一定数以上であれ
ば極性パターンを切換る。
【０１２６】（１）第６の実施の形態の構成 図４３は本実施の形態の液晶表示パネルの駆動回路の構
成を示すブロック図である。但し、図４３において、第
５の実施の形態の図２７と同一物には同一符号を付して
その詳しい説明は省略する。本実施の形態の液晶表示パ
ネルの駆動方法は、タイミングコントローラ１０１と、
駆動モード決定部１０２ａと、データドライバ１０９と
により構成される。また、駆動モード決定部１０２ａ
は、表示データ変換部１０３と、動作範囲指定部１０５
と、フリッカ判定／駆動モード選択部１４０とにより構
成される。
成を示すブロック図である。但し、図４３において、第
５の実施の形態の図２７と同一物には同一符号を付して
その詳しい説明は省略する。本実施の形態の液晶表示パ
ネルの駆動方法は、タイミングコントローラ１０１と、
駆動モード決定部１０２ａと、データドライバ１０９と
により構成される。また、駆動モード決定部１０２ａ
は、表示データ変換部１０３と、動作範囲指定部１０５
と、フリッカ判定／駆動モード選択部１４０とにより構
成される。
【０１２７】（２）フリッカ判定／駆動モード選択部の
回路 図４４〜図４９はフリッカ判定／駆動モード選択部の回
路図である。図４４に示す回路において、表示データ変
換部１０３で２値化されたＲ・Ｇ・Ｂ信号（DR，DRE ，
DGO ，DGE ，DBO ，DBE ）のうち、信号DGO ，DGE はＸ
ＯＲゲート１４１に入力される。ＸＯＲゲート１４１
は、信号DGO 又はDGE のいずれか一方のみが“Ｈ”のと
きに出力信号GFP を“Ｈ”とし、その他のときは出力信
号GFP を“Ｌ”とする。一方、Ｄ−フリップフロップ１
４２は、動作範囲指定部１０５から出力される信号CNTC
LRとデータクロックDCLKとを入力し、信号CNTCLRから１
クロック分遅延した信号DCNTCLR を出力する。
回路 図４４〜図４９はフリッカ判定／駆動モード選択部の回
路図である。図４４に示す回路において、表示データ変
換部１０３で２値化されたＲ・Ｇ・Ｂ信号（DR，DRE ，
DGO ，DGE ，DBO ，DBE ）のうち、信号DGO ，DGE はＸ
ＯＲゲート１４１に入力される。ＸＯＲゲート１４１
は、信号DGO 又はDGE のいずれか一方のみが“Ｈ”のと
きに出力信号GFP を“Ｈ”とし、その他のときは出力信
号GFP を“Ｌ”とする。一方、Ｄ−フリップフロップ１
４２は、動作範囲指定部１０５から出力される信号CNTC
LRとデータクロックDCLKとを入力し、信号CNTCLRから１
クロック分遅延した信号DCNTCLR を出力する。
【０１２８】ＡＮＤゲート１４３は、動作範囲指定部１
０５から出力される動作範囲を規定する信号DEと、ＸＯ
Ｒゲート１４１から出力される信号GFP とがいずれも
“Ｈ”のときに“Ｈ”となり、それ以外のときは“Ｌ”
となる信号を出力する。カウンタ１４４は、ＡＮＤゲー
ト１４３の出力をクロックDCLKに同期したタイミングで
カウントする。そして、カウント値が２０４８（ブロッ
ク内のＧ画素の１／４）になると、出力を“Ｈ”とす
る。また、カウンタ１４４は、Ｄ−フリップフロップ１
４２から出力される信号DCNTCLR によりクリアされる。
ＲＳラッチ回路１４３は、カウンタ１４４の出力により
セットされ、信号DCNTCLR によりリセットされる。
０５から出力される動作範囲を規定する信号DEと、ＸＯ
Ｒゲート１４１から出力される信号GFP とがいずれも
“Ｈ”のときに“Ｈ”となり、それ以外のときは“Ｌ”
となる信号を出力する。カウンタ１４４は、ＡＮＤゲー
ト１４３の出力をクロックDCLKに同期したタイミングで
カウントする。そして、カウント値が２０４８（ブロッ
ク内のＧ画素の１／４）になると、出力を“Ｈ”とす
る。また、カウンタ１４４は、Ｄ−フリップフロップ１
４２から出力される信号DCNTCLR によりクリアされる。
ＲＳラッチ回路１４３は、カウンタ１４４の出力により
セットされ、信号DCNTCLR によりリセットされる。
【０１２９】この図４４に示す回路は、Ｇ画素について
フリッカパターンか否かを判定するものである。すなわ
ち、水平方向に並んだ２ピクセル（６画素）うち、一方
のＧ画素が点灯し、他方のＧ画素が非点灯の場合をフリ
ッカパターンとしている。そして、ＲＳラッチ回路１４
５は、動作範囲指定部１０５で規定された動作範囲にＧ
画素によるフリッカパターンが２０４８以上あるとき
に、出力信号GFを“Ｈ”とする。
フリッカパターンか否かを判定するものである。すなわ
ち、水平方向に並んだ２ピクセル（６画素）うち、一方
のＧ画素が点灯し、他方のＧ画素が非点灯の場合をフリ
ッカパターンとしている。そして、ＲＳラッチ回路１４
５は、動作範囲指定部１０５で規定された動作範囲にＧ
画素によるフリッカパターンが２０４８以上あるとき
に、出力信号GFを“Ｈ”とする。
【０１３０】図４５に示す回路において、ＡＮＤゲート
１４６は表示データ変換部１０３から出力される信号DG
O と動作範囲指定部１０５から出力される動作範囲を規
定する信号ＧＥとを入力し、これらの信号がいずれも
“Ｈ”のときのみ“Ｈ”を出力する。カウンタ１４７
は、ＡＮＤゲート１４６の出力をデータクロックDCLKに
同期したタイミングでカウントし、カウント値が１１２
になると“Ｈ”を出力する。このカウンタ１４７は、水
平同期信号Ｈ-sync によりクリアされる。ＲＳラッチ回
路１４８は、カウンタ１４７の出力が“Ｈ”になるとセ
ットされて出力信号GOCNT を“Ｈ”とし、水平同期信号
Ｈ-sync によりリセットされる。
１４６は表示データ変換部１０３から出力される信号DG
O と動作範囲指定部１０５から出力される動作範囲を規
定する信号ＧＥとを入力し、これらの信号がいずれも
“Ｈ”のときのみ“Ｈ”を出力する。カウンタ１４７
は、ＡＮＤゲート１４６の出力をデータクロックDCLKに
同期したタイミングでカウントし、カウント値が１１２
になると“Ｈ”を出力する。このカウンタ１４７は、水
平同期信号Ｈ-sync によりクリアされる。ＲＳラッチ回
路１４８は、カウンタ１４７の出力が“Ｈ”になるとセ
ットされて出力信号GOCNT を“Ｈ”とし、水平同期信号
Ｈ-sync によりリセットされる。
【０１３１】シフトレジスタ１４９〜１５２は、初段の
シフトレジスタ１４９にＲＳラッチ回路１４８の出力信
号GOCNT が入力され、信号LPによりデータをシフトす
る。なお、信号LPは、水平同期信号Ｈ-sync の有効デー
タ範囲後に“Ｈ”となる信号である。ＡＮＤゲート１５
２はシフトレジスタ１４９，１５０の出力と、シフトレ
ジスタ１５１，１５２の反転出力とを入力し、これらが
いずれも“Ｈ”のときに“Ｈ”となる信号GE2DOTを出力
する。また、ＡＮＤゲート１５４は、シフトレジスタ１
４９，１５０の出力を入力し、これらがいずれも“Ｈ”
のときに“Ｈ”となる信号GET を出力する。
シフトレジスタ１４９にＲＳラッチ回路１４８の出力信
号GOCNT が入力され、信号LPによりデータをシフトす
る。なお、信号LPは、水平同期信号Ｈ-sync の有効デー
タ範囲後に“Ｈ”となる信号である。ＡＮＤゲート１５
２はシフトレジスタ１４９，１５０の出力と、シフトレ
ジスタ１５１，１５２の反転出力とを入力し、これらが
いずれも“Ｈ”のときに“Ｈ”となる信号GE2DOTを出力
する。また、ＡＮＤゲート１５４は、シフトレジスタ１
４９，１５０の出力を入力し、これらがいずれも“Ｈ”
のときに“Ｈ”となる信号GET を出力する。
【０１３２】図４６に示す回路においても、図４５の回
路と同様に、ＡＮＤゲート１５５は表示データ変換部１
０３から出力される信号DGE と動作範囲指定部１０５か
ら出力される動作範囲を規定する信号DEとがいずれも
“Ｈ”のときに“Ｈ”となる信号を出力する。カウンタ
１５７は、ＡＮＤゲート１５６の出力をデータクロック
DCLKに同期したタイミングでカウントする。そして、カ
ウント値が１１２になると出力を“Ｈ”とする。このカ
ウンタ１５７は水平同期信号Ｈ-sync によりクリアされ
る。ＲＳラッチ回路１５８は、カウンタ１５７の出力に
よりセットされて信号GECNT を出力し、水平同期信号Ｈ
-sync によりリセットされる。
路と同様に、ＡＮＤゲート１５５は表示データ変換部１
０３から出力される信号DGE と動作範囲指定部１０５か
ら出力される動作範囲を規定する信号DEとがいずれも
“Ｈ”のときに“Ｈ”となる信号を出力する。カウンタ
１５７は、ＡＮＤゲート１５６の出力をデータクロック
DCLKに同期したタイミングでカウントする。そして、カ
ウント値が１１２になると出力を“Ｈ”とする。このカ
ウンタ１５７は水平同期信号Ｈ-sync によりクリアされ
る。ＲＳラッチ回路１５８は、カウンタ１５７の出力に
よりセットされて信号GECNT を出力し、水平同期信号Ｈ
-sync によりリセットされる。
【０１３３】シフトレジスタ１５９〜１６２は、初段の
シフトレジスタ１５９にＲＳラッチ回路１５８の出力信
号GECNT が入力され、信号LPによりデータをシフトす
る。ＡＮＤゲート１６１はシフトレジスタ１５９，１６
０の出力と、シフトレジスタ１６１，１６２の反転出力
とを入力し、これらがいずれも“Ｈ”のときに“Ｈ”と
なる信号GE2DOTを出力する。また、ＡＮＤゲート１６４
は、シフトレジスタ１５９，１６０の出力を入力し、こ
れらがいずれも“Ｈ”のときに“Ｈ”となる信号GET を
出力する。
シフトレジスタ１５９にＲＳラッチ回路１５８の出力信
号GECNT が入力され、信号LPによりデータをシフトす
る。ＡＮＤゲート１６１はシフトレジスタ１５９，１６
０の出力と、シフトレジスタ１６１，１６２の反転出力
とを入力し、これらがいずれも“Ｈ”のときに“Ｈ”と
なる信号GE2DOTを出力する。また、ＡＮＤゲート１６４
は、シフトレジスタ１５９，１６０の出力を入力し、こ
れらがいずれも“Ｈ”のときに“Ｈ”となる信号GET を
出力する。
【０１３４】上記の図４５，４６に示す回路は、フリッ
カパターンから除外するパターンを検出する回路であ
る。例えば、水平方向に隣り合う２つのピクセルのうち
の一方のＧ画素が点灯し、他方のＧ画素が非点灯の場
合、ＸＯＲゲート１４１ではフリッカパターンと判定す
る。しかし、図３７（Ａ）に示すような場合はフリッカ
が顕著に現れるが、図３７（Ｂ）に示すように縦方向に
点灯画素が並ぶ場合はフリッカが目立たなくなる。そこ
で、本実施の形態においては、縦方向にみて奇数及び偶
数ライン別に点灯している画素の数をカウンタ１４７，
１５７でカウントし、カウンタ値が１１２以上であれ
ば、ＲＳラッチ回路１４８，１５８の出力信号GOCNT ，
GECNT を“Ｈ”とする。Ｎ行目の信号GOCNT ，GECNT と
Ｎ＋１行目のカウント値をＡＮＤゲート１５４，１６４
で比較し、いずれも“Ｈ”のときは図３７（Ｂ）に示す
ように縦方向に点灯画素が並んでいると判断する。この
とき、ＡＮＤゲート１５４，１６４の出力信号GOT ，GE
T が“Ｈ”になる。また、ＡＮＤゲート１５２，１６２
の出力が“Ｈ”のときは、図３９に示すように、２ドッ
ト市松パターンであると判断する。このとき、ＡＮＤゲ
ート１５２，１６２の出力信号GO2DOT，GE2DOTが“Ｈ”
になる。
カパターンから除外するパターンを検出する回路であ
る。例えば、水平方向に隣り合う２つのピクセルのうち
の一方のＧ画素が点灯し、他方のＧ画素が非点灯の場
合、ＸＯＲゲート１４１ではフリッカパターンと判定す
る。しかし、図３７（Ａ）に示すような場合はフリッカ
が顕著に現れるが、図３７（Ｂ）に示すように縦方向に
点灯画素が並ぶ場合はフリッカが目立たなくなる。そこ
で、本実施の形態においては、縦方向にみて奇数及び偶
数ライン別に点灯している画素の数をカウンタ１４７，
１５７でカウントし、カウンタ値が１１２以上であれ
ば、ＲＳラッチ回路１４８，１５８の出力信号GOCNT ，
GECNT を“Ｈ”とする。Ｎ行目の信号GOCNT ，GECNT と
Ｎ＋１行目のカウント値をＡＮＤゲート１５４，１６４
で比較し、いずれも“Ｈ”のときは図３７（Ｂ）に示す
ように縦方向に点灯画素が並んでいると判断する。この
とき、ＡＮＤゲート１５４，１６４の出力信号GOT ，GE
T が“Ｈ”になる。また、ＡＮＤゲート１５２，１６２
の出力が“Ｈ”のときは、図３９に示すように、２ドッ
ト市松パターンであると判断する。このとき、ＡＮＤゲ
ート１５２，１６２の出力信号GO2DOT，GE2DOTが“Ｈ”
になる。
【０１３５】図４７に示す回路において、Ｄ−フリップ
フロップ１７１は、信号LPを１クロック分遅延した信号
DLP を出力する。ＯＲゲート１７２は図４５，図４６に
示すＡＮＤゲート１５４，１６４から出力される信号GO
T, GETを入力し、少なくとも一方が“Ｈ”のときに
“Ｈ”となる信号を出力する。カウンタ１７３は、ＯＲ
ゲート１７２の出力を、Ｄ−フリップフロップ１７１の
出力信号DLP に同期したタイミングでカウントする。そ
して、カウント値が１０８になると“Ｈ”になる信号を
出力する。このカウンタ１７３は図４４に示すＤ−フリ
ップフロップ１４２の出力信号DCNTCLR によりクリアさ
れる。ＲＳラッチ回路１７４は、カウンタ１７３の出力
が“Ｈ”になるとセットされ、図４４のＤ−フリップフ
ロップ１４２から出力される信号DCNTCLR が“Ｈ”にな
るとリセットされる。
フロップ１７１は、信号LPを１クロック分遅延した信号
DLP を出力する。ＯＲゲート１７２は図４５，図４６に
示すＡＮＤゲート１５４，１６４から出力される信号GO
T, GETを入力し、少なくとも一方が“Ｈ”のときに
“Ｈ”となる信号を出力する。カウンタ１７３は、ＯＲ
ゲート１７２の出力を、Ｄ−フリップフロップ１７１の
出力信号DLP に同期したタイミングでカウントする。そ
して、カウント値が１０８になると“Ｈ”になる信号を
出力する。このカウンタ１７３は図４４に示すＤ−フリ
ップフロップ１４２の出力信号DCNTCLR によりクリアさ
れる。ＲＳラッチ回路１７４は、カウンタ１７３の出力
が“Ｈ”になるとセットされ、図４４のＤ−フリップフ
ロップ１４２から出力される信号DCNTCLR が“Ｈ”にな
るとリセットされる。
【０１３６】この図４７に示す回路は、選択されたブロ
ック内の奇数番目のピクセルの緑画素又は偶数番目のピ
クセルの緑画素が縦方向に並んでいる数をカウントし、
カウント値が１０８になると、ＲＳラッチ回路１７４の
出力信号GTATE を“Ｈ”とする。図４８に示す回路にお
いて、ＯＲゲート１７５は表示データ変換部１０３から
出力される信号DRO ，DBO を入力し、これらの信号DRO
，DBO の少なくとも一方が“Ｈ”のときに“Ｈ”とな
る信号を出力する。また、ＯＲゲート１７６は表示デー
タ変換部１０３から出力される信号DRE ，DBE を入力
し、これらの信号DRE，DBE の少なくとも一方が“Ｈ”
のときに“Ｈ”となる信号を出力する。そして、図４４
〜図４７に示す回路と同様の回路１７７により、信号RB
F ，RBTATE，RBO2DOT ，RBE2DOT を生成して出力する。
なお、信号RBF は１ブロック内にＲ画素又はＢ画素のフ
リッカパターンが２０４８以上存在するか否かを示す信
号、信号RBTATEは赤（Ｒ）又は青（Ｂ）の縦縞パターン
か否かを示す信号、信号RBO2DOTはＲ画素又はＢ画素に
ついて奇数列縦２ドットパターンか否かを示す信号、信
号RBE2DOT はＲ画素又はＢ画素について偶数列縦２ドッ
トパターンか否かを示す信号である。
ック内の奇数番目のピクセルの緑画素又は偶数番目のピ
クセルの緑画素が縦方向に並んでいる数をカウントし、
カウント値が１０８になると、ＲＳラッチ回路１７４の
出力信号GTATE を“Ｈ”とする。図４８に示す回路にお
いて、ＯＲゲート１７５は表示データ変換部１０３から
出力される信号DRO ，DBO を入力し、これらの信号DRO
，DBO の少なくとも一方が“Ｈ”のときに“Ｈ”とな
る信号を出力する。また、ＯＲゲート１７６は表示デー
タ変換部１０３から出力される信号DRE ，DBE を入力
し、これらの信号DRE，DBE の少なくとも一方が“Ｈ”
のときに“Ｈ”となる信号を出力する。そして、図４４
〜図４７に示す回路と同様の回路１７７により、信号RB
F ，RBTATE，RBO2DOT ，RBE2DOT を生成して出力する。
なお、信号RBF は１ブロック内にＲ画素又はＢ画素のフ
リッカパターンが２０４８以上存在するか否かを示す信
号、信号RBTATEは赤（Ｒ）又は青（Ｂ）の縦縞パターン
か否かを示す信号、信号RBO2DOTはＲ画素又はＢ画素に
ついて奇数列縦２ドットパターンか否かを示す信号、信
号RBE2DOT はＲ画素又はＢ画素について偶数列縦２ドッ
トパターンか否かを示す信号である。
【０１３７】図４９に示す回路において、ＯＲゲート１
８１はＧ画素の奇数列の縦２ドット市松パターンを示す
信号GO2DOTとＲ画素及びＢ画素の奇数列の２ドット市松
パターンを示す信号RBO2DOT とを入力し、少なくとも一
方が“Ｈ”のときは“Ｈ”を出力する。また、ＯＲ回路
１８２は、Ｇ画素の偶数列の２ドット市松パターンを示
す信号GE2DOTとＲ画素及びＢ画素の偶数列の２ドット市
松パターンを示す信号RBE2DOT とを入力し、少なくとも
一方が“Ｈ”のときは“Ｈ”を出力する。ＡＮＤゲート
１８３は、ＡＮＤゲート１８１，１８２の出力と、動作
範囲を規定する信号DEとを入力し、これらがいずれも
“Ｈ”のときのみに“Ｈ”を出力する。
８１はＧ画素の奇数列の縦２ドット市松パターンを示す
信号GO2DOTとＲ画素及びＢ画素の奇数列の２ドット市松
パターンを示す信号RBO2DOT とを入力し、少なくとも一
方が“Ｈ”のときは“Ｈ”を出力する。また、ＯＲ回路
１８２は、Ｇ画素の偶数列の２ドット市松パターンを示
す信号GE2DOTとＲ画素及びＢ画素の偶数列の２ドット市
松パターンを示す信号RBE2DOT とを入力し、少なくとも
一方が“Ｈ”のときは“Ｈ”を出力する。ＡＮＤゲート
１８３は、ＡＮＤゲート１８１，１８２の出力と、動作
範囲を規定する信号DEとを入力し、これらがいずれも
“Ｈ”のときのみに“Ｈ”を出力する。
【０１３８】カウンタ１８４は、ＡＮＤゲート１８３の
出力を図４７に示すＤ−フリップフロップ１７１から出
力される信号DLP のタイミングでカウントし、カウント
値が８になると“Ｈ”を出力する。このカウンタ１８４
は、動作範囲指定部１０５から出力される信号CNTCLRに
よりクリアされる。ＲＳラッチ回路１８５は、カウンタ
１８７の出力によりセットされ、動作範囲指定部１０５
から出力される信号CNTCLRによりリセットされる。これ
により、ＲＳラッチ回路１８５の出力信号2DOTは、縦縞
パターンを８以上検出したときに“Ｈ”となる。
出力を図４７に示すＤ−フリップフロップ１７１から出
力される信号DLP のタイミングでカウントし、カウント
値が８になると“Ｈ”を出力する。このカウンタ１８４
は、動作範囲指定部１０５から出力される信号CNTCLRに
よりクリアされる。ＲＳラッチ回路１８５は、カウンタ
１８７の出力によりセットされ、動作範囲指定部１０５
から出力される信号CNTCLRによりリセットされる。これ
により、ＲＳラッチ回路１８５の出力信号2DOTは、縦縞
パターンを８以上検出したときに“Ｈ”となる。
【０１３９】ＡＮＤゲート１８６の出力は、図４８に示
す回路から出力される信号RBF と信号RBTATEの反転信号
とがいずれも“Ｈ”のときのみ“Ｈ”となる。ＡＮＤゲ
ート１８７は、ＡＮＤゲート１８６の出力信号、図４４
に示すＲＳラッチ回路１４５の出力信号GF、図４７に示
すＲＳラッチ回路１７４の出力信号GTATE の反転信号、
図４９のＲＳラッチ回路１８５の出力信号2DOTの反転信
号、動作範囲指定部１０５から出力される信号CNTCLRが
いずれも“Ｈ”のときのみ“Ｈ”を出力する。ＲＳラッ
チ回路１８８は、ＡＮＤゲート１８１の出力によりセッ
トされ、動作モード選択部のカウンタ１２７（図３３参
照）から出力される信号FLRST によりリセットされる。
このＲＤラッチ回路１８８から出力される信号FMODE に
より、第５の実施の形態と同様に、極性パターンを切り
替える。
す回路から出力される信号RBF と信号RBTATEの反転信号
とがいずれも“Ｈ”のときのみ“Ｈ”となる。ＡＮＤゲ
ート１８７は、ＡＮＤゲート１８６の出力信号、図４４
に示すＲＳラッチ回路１４５の出力信号GF、図４７に示
すＲＳラッチ回路１７４の出力信号GTATE の反転信号、
図４９のＲＳラッチ回路１８５の出力信号2DOTの反転信
号、動作範囲指定部１０５から出力される信号CNTCLRが
いずれも“Ｈ”のときのみ“Ｈ”を出力する。ＲＳラッ
チ回路１８８は、ＡＮＤゲート１８１の出力によりセッ
トされ、動作モード選択部のカウンタ１２７（図３３参
照）から出力される信号FLRST によりリセットされる。
このＲＤラッチ回路１８８から出力される信号FMODE に
より、第５の実施の形態と同様に、極性パターンを切り
替える。
【０１４０】（３）第６の実施の形態の効果 本実施の形態においては、第５の実施の形態と同様の効
果が得られるのに加えて、フリッカパターンやフリッカ
除外パターンを適切に設定することにより、より細かい
調整が可能であるという利点がある。なお、上記した第
１〜第６の実施の形態においては、いずれもタイミング
コントローラ３１はパーソナルコンピュータに接続され
るものとしたが、本発明はこれに限定されるものではな
い。タイミングコントローラに接続される機器として
は、ＴＶチューナーやその他の映像機器がある。
果が得られるのに加えて、フリッカパターンやフリッカ
除外パターンを適切に設定することにより、より細かい
調整が可能であるという利点がある。なお、上記した第
１〜第６の実施の形態においては、いずれもタイミング
コントローラ３１はパーソナルコンピュータに接続され
るものとしたが、本発明はこれに限定されるものではな
い。タイミングコントローラに接続される機器として
は、ＴＶチューナーやその他の映像機器がある。
【０１４１】また、上述した第１〜第６の実施の形態は
いずれも本発明の一例であり、本発明は上述した実施の
形態の範囲に限定されるものではない。
いずれも本発明の一例であり、本発明は上述した実施の
形態の範囲に限定されるものではない。
【０１４２】
【発明の効果】以上説明したように、本発明によれば、
極性パターンをＲＯＭ等の極性パターン記憶部に記憶し
ているので、回路構成が簡単であり、ハードウェアの変
更を行うことなく極性パターンを変更することができ
る。これにより、表示パネルの表示パターンに応じた極
性パターンに設定することができて、例えば２ドット毎
に極性が反転する極性パターンや、連続する３ドットの
うち連続する２ドットが同じ極性、他の１ビットが逆の
極性となる極性パターンとすることにより、フリッカの
発生を低減することができる。
極性パターンをＲＯＭ等の極性パターン記憶部に記憶し
ているので、回路構成が簡単であり、ハードウェアの変
更を行うことなく極性パターンを変更することができ
る。これにより、表示パネルの表示パターンに応じた極
性パターンに設定することができて、例えば２ドット毎
に極性が反転する極性パターンや、連続する３ドットの
うち連続する２ドットが同じ極性、他の１ビットが逆の
極性となる極性パターンとすることにより、フリッカの
発生を低減することができる。
【０１４３】また、本発明によれば、複数種類の極性パ
ターンを極性パターン記憶部に記憶しておき、該極性パ
ターン記憶部から出力された極性パターンと画像信号と
を比較して、その結果に応じて極性パターン記憶部から
出力する極性パターンを切換えるので、表示する画像に
応じて極性パターンが自動的に切換わる。これにより、
フリッカの発生をより確実に防止することができる。
ターンを極性パターン記憶部に記憶しておき、該極性パ
ターン記憶部から出力された極性パターンと画像信号と
を比較して、その結果に応じて極性パターン記憶部から
出力する極性パターンを切換えるので、表示する画像に
応じて極性パターンが自動的に切換わる。これにより、
フリッカの発生をより確実に防止することができる。
【０１４４】更に、本発明によれば、複数の極性パター
ンを発生可能な極性パターン発生部を例えば論理回路に
より構成し、選択信号発生部から出力される選択信号に
応じていずれか１つの極性パターンを極性パターン発生
部から出力させる。これにより、ハードウェアを変更す
ることなく極性パターンを変更することができる。更に
また、本発明によれば、表示画面を複数のブロックに分
割し、少なくとも１つのブロックに含まれるフリッカパ
ターンの割合を算出して、その結果に応じて極性パター
ンを変化させるので、フリッカの発生を低減することが
できる。この場合、フリッカパターンを検出する回路を
論理回路のみで形成することが可能であり、ＲＯＭなど
のメモリ等を使用する場合に比べて製品コストを低減す
ることができる。
ンを発生可能な極性パターン発生部を例えば論理回路に
より構成し、選択信号発生部から出力される選択信号に
応じていずれか１つの極性パターンを極性パターン発生
部から出力させる。これにより、ハードウェアを変更す
ることなく極性パターンを変更することができる。更に
また、本発明によれば、表示画面を複数のブロックに分
割し、少なくとも１つのブロックに含まれるフリッカパ
ターンの割合を算出して、その結果に応じて極性パター
ンを変化させるので、フリッカの発生を低減することが
できる。この場合、フリッカパターンを検出する回路を
論理回路のみで形成することが可能であり、ＲＯＭなど
のメモリ等を使用する場合に比べて製品コストを低減す
ることができる。
【図１】図１は液晶表示パネルの構造を示す断面図であ
る。
る。
【図２】図２は同じくその液晶表示パネルのＴＦＴ基板
の平面図である。
の平面図である。
【図３】図３は本発明の第１の実施の形態の液晶表示パ
ネルの駆動回路を示すブロック図である。
ネルの駆動回路を示すブロック図である。
【図４】図４は垂直同期信号Ｖ-Sync 、水平同期信号Ｈ
-Sync 、画像信号RGB 、ゲートスタート信号GSTR及びゲ
ートクロックGCLKのタイミングを示すタイミングチャー
トである。
-Sync 、画像信号RGB 、ゲートスタート信号GSTR及びゲ
ートクロックGCLKのタイミングを示すタイミングチャー
トである。
【図５】図５は水平同期信号Ｈ-Sync 、データクロック
DCLK、Ｒ信号、Ｇ信号、Ｂ信号、データスタート信号DS
TIN 、ストローブ信号STB 及びシフトクロックSCLKのタ
イミングを示すタイミングチャートである。
DCLK、Ｒ信号、Ｇ信号、Ｂ信号、データスタート信号DS
TIN 、ストローブ信号STB 及びシフトクロックSCLKのタ
イミングを示すタイミングチャートである。
【図６】図６は極性パターン制御部の構成を示すブロッ
ク図である。
ク図である。
【図７】図７はデータドライバの構成を示すブロック図
である。
である。
【図８】図８はＤ／Ａ変換器の構成を示す回路図であ
る。
る。
【図９】図９は同じくそのＤ／Ａ変換器のデコーダの入
力と出力との関係を示す図である。
力と出力との関係を示す図である。
【図１０】図１０は画素電極に印加する電圧と光の透過
率との関係を示す図である。
率との関係を示す図である。
【図１１】図１１（Ａ）〜（Ｄ）はいずれも極性パター
ンの例を示す模式図である。
ンの例を示す模式図である。
【図１２】図１２は極性パターンの他の例を示す模式図
である。
である。
【図１３】図１３（Ａ）は、図１２の極性パターンを使
用したときにフリッカが顕著になる表示パターンを示す
模式図、図１３（Ｂ）は同じくその表示パターンで表示
される色を示した図である。
用したときにフリッカが顕著になる表示パターンを示す
模式図、図１３（Ｂ）は同じくその表示パターンで表示
される色を示した図である。
【図１４】図１４は第２の実施の形態の液晶表示パネル
の駆動回路の極性パターン制御部の構成を示すブロック
図である。
の駆動回路の極性パターン制御部の構成を示すブロック
図である。
【図１５】図１５（Ａ）は極性パターンの例を示す図、
図１５（Ｂ）はシフトクロック及び極性パターン信号の
タイミングを示すタイミングチャートである。
図１５（Ｂ）はシフトクロック及び極性パターン信号の
タイミングを示すタイミングチャートである。
【図１６】図１６は第３の実施の形態の液晶表示パネル
の駆動回路の極性パターン制御部の構成を示すブロック
図である。
の駆動回路の極性パターン制御部の構成を示すブロック
図である。
【図１７】図１７は第３の実施の形態の液晶表示パネル
の駆動回路のデータドライバの構成を示すブロック図で
ある。
の駆動回路のデータドライバの構成を示すブロック図で
ある。
【図１８】図１８は書き込み信号LOAD、シフトクロック
SCLK及び極性パターン信号POL1のタイミングを示すタイ
ミングチャートを示す図である。
SCLK及び極性パターン信号POL1のタイミングを示すタイ
ミングチャートを示す図である。
【図１９】図１９は反転信号POL2と極性パターンとの関
係を示す図である。
係を示す図である。
【図２０】図２０は液晶表示パネルの各画素電極の極性
を示す図である。
を示す図である。
【図２１】図２１は第４の実施の形態の液晶表示パネル
の駆動回路の極性パターン制御部の構成を示すブロック
図である。
の駆動回路の極性パターン制御部の構成を示すブロック
図である。
【図２２】図２２は第４の実施の形態の液晶表示パネル
のデータドライバの構成を示すブロック図である。
のデータドライバの構成を示すブロック図である。
【図２３】図２３はデータドライバ内の論理回路の入力
と出力との関係を示す図である。
と出力との関係を示す図である。
【図２４】図２４（Ａ）は選択信号SEL が“０”のとき
の極性パターンを示す図、２４（Ｂ）は選択信号SEL が
“１”のときの極性パターンを示す図である。
の極性パターンを示す図、２４（Ｂ）は選択信号SEL が
“１”のときの極性パターンを示す図である。
【図２５】図２５は第５の実施の形態の概要を示す図で
ある。
ある。
【図２６】図２６（Ａ）は第５の実施の形態の第１の極
性パターンを示す図、図２６（Ｂ）は第２の極性パター
ンを示す図である。
性パターンを示す図、図２６（Ｂ）は第２の極性パター
ンを示す図である。
【図２７】図２７は本発明の第５の実施の形態の液晶表
示パネルの駆動回路の構成を示すブロック図である。
示パネルの駆動回路の構成を示すブロック図である。
【図２８】図２８は第５の実施の形態の駆動回路の表示
データ変換部の回路図である。
データ変換部の回路図である。
【図２９】図２９は第５の実施の形態の駆動回路のフリ
ッカ判定部の回路図である。
ッカ判定部の回路図である。
【図３０】図３０は第５の実施の形態の駆動回路の動作
範囲指定部の回路図である。
範囲指定部の回路図である。
【図３１】図３１は第５の実施の形態の駆動回路のフリ
ッカ情報格納部の回路図である。
ッカ情報格納部の回路図である。
【図３２】図３２は第５の実施の形態の駆動回路のフリ
ッカ情報量判定部の回路図である。
ッカ情報量判定部の回路図である。
【図３３】図３３は第５の実施の形態の駆動回路の動作
モード選択部の回路図である。
モード選択部の回路図である。
【図３４】図３４（Ａ），（Ｂ）はいずれもフリッカパ
ターンの例を示す模式図である。
ターンの例を示す模式図である。
【図３５】図３５は第５の実施の形態のデータドライバ
の構成を示す図である。
の構成を示す図である。
【図３６】図３６（Ａ）〜（Ｌ）は第６の実施の形態に
おけるフリッカパターンの例を示す模式図である。
おけるフリッカパターンの例を示す模式図である。
【図３７】図３７（Ａ）はフリッカパターンの例を示す
模式図、図３７（Ｂ）フリッカパターンから除外するパ
ターンの例を示す模式図である。
模式図、図３７（Ｂ）フリッカパターンから除外するパ
ターンの例を示す模式図である。
【図３８】図３８は縦縞パターンの判定方法を説明する
図である。
図である。
【図３９】図３９は２ドット市松パターンを示す図であ
る。
る。
【図４０】図４０は特殊パターンの例を示す図である。
【図４１】図４１は縦ライン反転極性パターンを示す図
である。
である。
【図４２】図４２は横ライン反転極性パターンを示す図
である。
である。
【図４３】図４３は第６の実施の形態の液晶表示パネル
駆動回路を示すブロック図である。
駆動回路を示すブロック図である。
【図４４】図４４は第６の実施の形態のフリッカ判定／
動作モード選択部の回路図（その１）である。
動作モード選択部の回路図（その１）である。
【図４５】図４５は第６の実施の形態のフリッカ判定／
動作モード選択部の回路図（その２）である。
動作モード選択部の回路図（その２）である。
【図４６】図４６は第６の実施の形態のフリッカ判定／
動作モード選択部の回路図（その３）である。
動作モード選択部の回路図（その３）である。
【図４７】図４７は第６の実施の形態のフリッカ判定／
動作モード選択部の回路図（その４）である。
動作モード選択部の回路図（その４）である。
【図４８】図４８は第６の実施の形態のフリッカ判定／
動作モード選択部の回路図（その５）である。
動作モード選択部の回路図（その５）である。
【図４９】図４９は第６の実施の形態のフリッカ判定／
動作モード選択部の回路図（その６）である。
動作モード選択部の回路図（その６）である。
１０ ＴＦＴ基板、 １１，２１ ガラス基板、 １２ ゲートバスライン、 １３ データバスライン、 １４ 画素電極、 １５ ＴＦＴ、 ２０ 対向基板、 ２２ カラーフィルタ、 ２４ 対向電極、 ３１，１０１ タイミングコントローラ、 ３２，６０，７０，８０ 極性パターン制御部、 ３２ａ，６１，７１ 制御回路、 ３２ｂ，６２，７２ ＲＯＭ、 ３３，７９，１０９ データドライバ、 ３４ ゲートドライバ、 ３５ 基準電圧発生回路、 ３７ パーソナルコンピュータ、 ４０ 液晶表示パネル、 ４１，４２，７７ シフトレジスタ回路部、 ４３ データレジスタ部、 ４４ ラッチ回路部、 ４５ レベルシフト回路部、 ４６ Ｄ／Ａ変換回路部、 ４７ ボルテージホロワ部、 ７９，８６ 排他的論理和回路部、 １０２，１０２ａ 動作モード決定部 １０３ 表示データ変換部、 １０４ フリッカ判定部、 １０５ 動作範囲指定部、 １０６ フリッカ情報格納部、 １０７ フリッカ情報判定部、 １０８ 駆動モード選択部、 １４０ フリッカ判定／駆動モード選択部。
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２３ Ｇ０９Ｇ 3/20 ６２３Ｈ ６２４ ６２４Ｄ ６３１ ６３１Ｋ (72)発明者 鈴木 俊明 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 林本 誠二 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 宮原 大樹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 峯村 敏光 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 形川 晃一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 関戸 哲 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2H093 NA16 NA32 NA33 NA34 NC21 NC28 NC49 ND10 5C006 AA22 AC27 AC28 AF13 AF44 AF51 AF53 AF83 BB16 BC12 BF03 BF04 BF06 BF08 BF14 BF16 BF22 BF26 BF42 BF46 FA01 FA23 5C080 AA10 BB05 CC03 DD06 EE29 FF11 JJ02 JJ03 JJ04 JJ05
Claims (20)
- 【請求項１】 画像信号、水平同期信号及び垂直同期信
号、又はイネーブル信号を入力して、表示パネルの各デ
ータバスラインに前記画像信号から生成した正極性及び
負極性に変化するデータ信号を供給する表示パネルの駆
動方法において、 極性パターンを極性パターン記憶部に記憶しておき、該
極性パターン記憶部から読み出した極性パターンに従っ
て前記各データバスラインに供給するデータ信号の極性
を決定することを特徴とする表示パネルの駆動方法。 - 【請求項２】 請求項１に記載の表示パネルの駆動方法
において、 前記極性パターン記憶部に複数の極性パターンを記憶し
ておき、画像信号に応じたいずれか１つの極性パターン
のみを前記極性パターン記憶部から出力させて、前記各
データバスラインに供給するデータ信号の極性を決定す
ることを特徴とする表示パネルの駆動方法。 - 【請求項３】 請求項２に記載の表示パネルの駆動方法
において、 前記極性パターン記憶部から前記複数の極性パターンの
うちいずれか１つの極性パターンを出力させて、該極性
パターンに応じた極性で前記データ信号を各データバス
ラインに供給し、 前記極性パターン記憶部から出力された極性パターンと
前記画像信号とが類似しているか否かを判定し、その判
定結果により前記極性パターン記憶部から出力する極性
パターンを切換えることを特徴とする表示パネルの駆動
方法。 - 【請求項４】 請求項３に記載の表示パネルの駆動方法
において、 前記極性パターン記憶部から出力された極性パターンと
前記画像信号とが類似しているか否かの判定は、単位時
間内又は一定のデータ数毎に両者の値が一致した数を計
数し、その計数値と一定の値とを比較することにより行
うことを特徴とする表示パネルの駆動方法。 - 【請求項５】 画像信号、水平同期信号及び垂直同期信
号、又はイネーブル信号を入力して、表示パネルの各デ
ータバスラインに前記画像信号から生成した正極性及び
負極性に変化するデータ信号を供給する表示パネルの駆
動回路において、 極性パターンを記憶した極性パターン記憶部と、 前記極性パターン記憶部から出力される前記極性パター
ンを記憶し、極性信号として出力する一時記憶部と、 前記画像信号を入力し、前記一時記憶部から出力される
極性信号に応じた極性で前記データ信号を出力するデー
タ信号出力部とを有することを特徴とする表示パネルの
駆動回路。 - 【請求項６】 請求項５に記載の表示パネルの駆動回路
において、 前記極性パターン記憶部は、奇数番目のフレーム用のデ
ータと、該奇数番目のフレーム用データの論理値を反転
した偶数番目のフレーム用のデータとの２フレーム分の
ビット数のデータを１組の極性パターンとして記憶する
ことを特徴とする表示パネルの駆動回路。 - 【請求項７】 請求項６に記載の表示パネルの駆動回路
において、 前記極性パターン記憶部から出力された極性パターンと
前記画像信号とが類似しているか否かを判定し、その判
定結果により前記極性パターン記憶部から出力する極性
パターンを切換える極性パターン切換え部を有すること
を特徴とする表示パネルの駆動回路。 - 【請求項８】 請求項５に記載の表示パネルの駆動回路
において、 前記極性パターン記憶部から出力される１水平同期期間
分の前記極性パターンを記憶し、極性信号として出力す
る一時記憶部と、 前記極性信号の極性を前記水平同期信号に同期して反転
させる極性信号反転部と、 前記画像信号を入力して、前記極性信号反転部から出力
される極性信号に応じた極性でデータ信号を出力するデ
ータ信号出力部とを有することを特徴とする表示パネル
の駆動回路。 - 【請求項９】 請求項８に記載の表示パネルの駆動回路
において、 前記極性パターン記憶部は１水平同期期間分のビット数
のデータを１組とし、複数組の極性パターンを記憶して
いることを特徴とする表示パネルの駆動回路。 - 【請求項１０】 画像信号、水平同期信号及び垂直同期
信号、又はイネーブル信号を入力して、表示パネルの各
データバスラインに前記画像信号から生成した正極性及
び負極性に変化するデータ信号を供給する表示パネルの
駆動回路において、 異なる複数の極性パターンを発生可能な極性パターン発
生部と、 前記極性パターン発生部から出力する極性パターンを決
定するための選択信号を発生する選択信号発生部と、 前記極性パターン発生部から出力された極性パターンの
各ビットの論理値を１水平同期期間毎及び１垂直同期期
間毎に反転させて極性信号として出力する極性信号反転
部と、 前記画像信号を入力して、前記極性信号に応じた極性で
データ信号を出力するデータ信号出力部とを有すること
を特徴とする表示パネルの駆動回路。 - 【請求項１１】 液晶表示パネルと、 極性パターンを記憶した極性パターン記憶部と、前記
極性パターン記憶部から出力される前記極性パターンを
記憶して極性信号として出力する一時記憶部と、画像信
号を入力し、前記一時記憶部から出力される極性信号に
応じた極性で前記液晶表示パネルにデータ信号を出力す
るデータ信号出力部とにより構成されるデータ駆動回路
と、 前記液晶表示パネルに水平同期信号及び垂直同期信号
に同期したタイミングで走査信号を供給するゲート駆動
回路とを有することを特徴とする液晶表示装置。 - 【請求項１２】 液晶表示パネルと、 異なる複数の極性パターンを発生可能な極性パターン
発生部と、前記極性パターン発生部から出力する極性パ
ターンを決定するための選択信号を発生する選択信号発
生部と、前記極性パターン発生部から出力された極性パ
ターンの各ビットの論理値を１水平同期期間毎及び１垂
直同期期間毎に反転させて極性信号として出力する極性
信号反転部と、画像信号を入力して前記極性信号に応じ
た極性で前記液晶表示パネルにデータ信号を出力するデ
ータ信号出力部とにより構成されるデータ駆動回路と、 前記液晶表示パネルのゲートバスラインに水平同期信
号及び垂直同期信号に同期したタイミングで走査信号を
供給するゲート駆動回路とを有することを特徴とする液
晶表示装置。 - 【請求項１３】 画像信号、水平同期信号及び垂直同期
信号、又はイネーブル信号を入力して、表示パネルの各
データバスラインに前記画像信号から生成した正極性及
び負極性に変化するデータ信号を供給する表示パネルの
駆動方法において、 表示画面を複数のブロックに分割し、そのうちの少なく
とも１つのブロック内に含まれるフリッカパターンの割
合を算出して、一定の値を超えるときに前記データバス
ラインに供給するデータ信号の極性を決定する極性パタ
ーンを、第１の極性パターンから第２の極性パターンに
変化させることを特徴とする表示パネルの駆動方法。 - 【請求項１４】 請求項１３に記載の表示パネルの駆動
方法において、 前記複数のブロックのうち前記フリッカパターンの割合
が前記一定の値を超えるブロックの数が所定の値以上と
なったときに、前記第２の極性パターンに変化させるこ
とを特徴とする表示パネルの駆動方法。 - 【請求項１５】 請求項１３に記載の表示パネルの駆動
方法において、 前記第１の極性パターンから前記第２の極性パターンに
変化させた後、所定のフレーム期間にわたって前記ブロ
ック内に含まれるフリッカパターンの割合が前記一定の
値以下であるときに、前記第１の極性パターンに戻すこ
とを特徴とする表示パネルの駆動方法。 - 【請求項１６】 請求項１３に記載の表示パネルの駆動
方法において、 前記ブロックの分割位置をフレーム毎に変化させること
を特徴とする表示パネルの駆動方法。 - 【請求項１７】 請求項１３に記載の表示パネルの駆動
方法において、 前記フリッカパターンの検出は、横方向に隣り合う少な
くとも２ピクセル分の画像信号毎に行うことを特徴とす
る表示パネルの駆動方法。 - 【請求項１８】 画像信号、水平同期信号及び垂直同期
信号、又はイネーブル信号を入力して、表示パネルの各
データバスラインに前記画像信号から生成した正極性及
び負極性に変化するデータ信号を供給する表示パネルの
駆動回路において、 前記画像信号を入力して点灯画素及び非点灯画素を判定
する画像信号判定手段と、 前記画像信号判定手段の判定結果を基にフリッカパター
ンか否かを判定するフリッカ判定手段と、 動作範囲を指定する動作範囲指定手段と、 前記動作範囲指定手段で指定された動作範囲内に前記フ
リッカ判定手段でフリッカパターンと判定されたパター
ンが含まれる割合を算出するフリッカ情報量判定手段
と、 前記フリッカ情報量判定手段の判定結果に応じて前記デ
ータ信号の極性パターンを決定する信号を出力する駆動
モード選択手段と、 前記駆動モード選択手段の出力に応じて前記データバス
ラインに供給するデータ信号の極性を決定する極性パタ
ーンを、第１の極性パターンから第２の極性パターンに
変化させる極性パターン変更手段とを有することを特徴
とする表示パネルの駆動回路。 - 【請求項１９】 液晶表示パネルと、 画像信号を入力して点灯画素及び非点灯画素を判定す
る画像信号判定手段と、 前記画像信号判定手段の判定結果を基にフリッカパタ
ーンか否かを判定するフリッカ判定手段と、 動作範囲を指定する動作範囲指定手段と、 前記動作範囲指定手段で指定された動作範囲内に前記
フリッカ判定手段でフリッカパターンと判定されたパタ
ーンが含まれる割合を算出するフリッカ情報量判定手段
と、 前記フリッカ情報量判定手段の判定結果に応じて前記
データ信号の極性パターンを決定する信号を出力する駆
動モード選択手段と、 前記駆動モード選択手段の出力に応じて前記データバ
スラインに供給するデータ信号の極性を決定する極性パ
ターンを、第１の極性パターンから第２の極性パターン
に変化させる極性パターン変更手段とを有することを特
徴とする液晶表示装置。 - 【請求項２０】 請求項１９に記載の液晶表示装置にお
いて、 前記フリッカ判定手段によりフリッカパターンと判定さ
れたパターンのうち、フリッカパターンから除外するパ
ターンを検出する除外パターン検出手段を有することを
特徴とする液晶表示装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21733399A JP4330715B2 (ja) | 1998-12-15 | 1999-07-30 | 表示パネルの駆動方法、表示パネルの駆動回路及び液晶表示装置 |
| KR1019990046288A KR100653751B1 (ko) | 1998-10-27 | 1999-10-25 | 표시 패널의 구동 방법, 표시 패널의 구동 회로 및 액정 표시 장치 |
| TW088118487A TW523723B (en) | 1998-10-27 | 1999-10-26 | Display panel driving method, display panel driver circuit and liquid crystal display device |
| US09/428,324 US6680722B1 (en) | 1998-10-27 | 1999-10-27 | Display panel driving method, display panel driver circuit, and liquid crystal display device |
| US10/669,863 US7382343B2 (en) | 1998-10-27 | 2003-09-24 | Display panel driving method, display panel driver circuit, and liquid crystal display device |
| KR1020060068373A KR100653753B1 (ko) | 1998-10-27 | 2006-07-21 | 표시 패널의 구동 방법, 표시 패널의 구동 회로 및 액정표시 장치 |
| KR1020060068388A KR100653754B1 (ko) | 1998-10-27 | 2006-07-21 | 표시 패널의 구동 회로 및 액정 표시 장치 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35587598 | 1998-12-15 | ||
| JP10-355875 | 1998-12-15 | ||
| JP21733399A JP4330715B2 (ja) | 1998-12-15 | 1999-07-30 | 表示パネルの駆動方法、表示パネルの駆動回路及び液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000235375A true JP2000235375A (ja) | 2000-08-29 |
| JP4330715B2 JP4330715B2 (ja) | 2009-09-16 |
Family
ID=26521963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21733399A Expired - Fee Related JP4330715B2 (ja) | 1998-10-27 | 1999-07-30 | 表示パネルの駆動方法、表示パネルの駆動回路及び液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4330715B2 (ja) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2005338858A (ja) * | 2004-05-28 | 2005-12-08 | Lg Philips Lcd Co Ltd | 液晶表示装置の駆動装置および駆動方法 |
| JP2006047878A (ja) * | 2004-08-06 | 2006-02-16 | Nec Electronics Corp | 液晶表示装置，ソースドライバ，及びソースドライバ動作方法 |
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