JP2000215110A - メモリアドレスバス試験方式 - Google Patents
メモリアドレスバス試験方式Info
- Publication number
- JP2000215110A JP2000215110A JP11015723A JP1572399A JP2000215110A JP 2000215110 A JP2000215110 A JP 2000215110A JP 11015723 A JP11015723 A JP 11015723A JP 1572399 A JP1572399 A JP 1572399A JP 2000215110 A JP2000215110 A JP 2000215110A
- Authority
- JP
- Japan
- Prior art keywords
- address
- test
- data
- arbitrary
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 従来のメモリアドレスバス試験方式では複数
のメモリモジュールから構成されたメモリに関して、全
てのメモリモジュールに分配されたアドレスバスについ
ての試験が行われないということ、及びアドレスバスの
ブリッジ障害を検出できないという問題があった。 【解決手段】 メモリモジュール１−４〜７のそれぞれ
の最小アドレスと最大アドレスを求め、該最小アドレス
とメモリモジュール内アドレス選択バス１−２の１ビッ
トのみ“１”とした試験アドレスのライトリード試験
と、最大アドレスとメモリモジュール内アドレス選択バ
ス１−２の１ビットのみ“０”とした試験アドレスのラ
イトリード試験をメモリモジュール選択バス１−３の値
を変更し、全メモリモジュールにて実施することにより
アドレスバスの正常性を確認する。
のメモリモジュールから構成されたメモリに関して、全
てのメモリモジュールに分配されたアドレスバスについ
ての試験が行われないということ、及びアドレスバスの
ブリッジ障害を検出できないという問題があった。 【解決手段】 メモリモジュール１−４〜７のそれぞれ
の最小アドレスと最大アドレスを求め、該最小アドレス
とメモリモジュール内アドレス選択バス１−２の１ビッ
トのみ“１”とした試験アドレスのライトリード試験
と、最大アドレスとメモリモジュール内アドレス選択バ
ス１−２の１ビットのみ“０”とした試験アドレスのラ
イトリード試験をメモリモジュール選択バス１−３の値
を変更し、全メモリモジュールにて実施することにより
アドレスバスの正常性を確認する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリアドレスバ
ス試験方式、メモリアドレスバス試験方法およびメモリ
アドレスバス試験用プログラムを記録した記録媒体に関
し、特に、複数のメモリモジュールから構成されたメモ
リのアドレスバスに適用可能としたメモリアドレスバス
試験方式、メモリアドレスバス試験方法およびメモリア
ドレスバス試験用プログラムを記録した記録媒体に関す
る。
ス試験方式、メモリアドレスバス試験方法およびメモリ
アドレスバス試験用プログラムを記録した記録媒体に関
し、特に、複数のメモリモジュールから構成されたメモ
リのアドレスバスに適用可能としたメモリアドレスバス
試験方式、メモリアドレスバス試験方法およびメモリア
ドレスバス試験用プログラムを記録した記録媒体に関す
る。
【０００２】
【従来の技術】従来におけるメモリアドレスバス試験方
式の一例は、特開平５−１７３９００号公報、および特
開平５−２８０５８号公報に開示された技術が提案され
ている。
式の一例は、特開平５−１７３９００号公報、および特
開平５−２８０５８号公報に開示された技術が提案され
ている。
【０００３】上記特開平５−１７３９００号公報では、
図７に示すように、この従来のメモリアドレスバス試験
方式は、メモリに接続されるＮビットのアドレスバスに
ついて“０”（“１”）スタックの有無を試験する方式
であって、最小アドレスＡＤ１（最大アドレスＡＤ３）
と、ｎビットのみが“１”（“０”）であるアドレスＡ
Ｄ２（ＡＤ４）とを対とし、最小アドレスＡＤ１（最大
アドレスＡＤ３）にオール“０”（“１”）のデータを
書き込むとともに、ｎビットのみが“１”（“０”）の
アドレスＡＤ２（ＡＤ４）に、ｎビットのみが“１”
（または“０”）のデータを書き込んだ後に、最小アド
レスＡＤ１（最大アドレスＡＤ３）からデータを読み出
し、該データがオール“０”（“１”）の時に正常であ
ると判断するように構成されている。このような構成を
有する従来のメモリアドレスバス試験方式は次のように
動作する。
図７に示すように、この従来のメモリアドレスバス試験
方式は、メモリに接続されるＮビットのアドレスバスに
ついて“０”（“１”）スタックの有無を試験する方式
であって、最小アドレスＡＤ１（最大アドレスＡＤ３）
と、ｎビットのみが“１”（“０”）であるアドレスＡ
Ｄ２（ＡＤ４）とを対とし、最小アドレスＡＤ１（最大
アドレスＡＤ３）にオール“０”（“１”）のデータを
書き込むとともに、ｎビットのみが“１”（“０”）の
アドレスＡＤ２（ＡＤ４）に、ｎビットのみが“１”
（または“０”）のデータを書き込んだ後に、最小アド
レスＡＤ１（最大アドレスＡＤ３）からデータを読み出
し、該データがオール“０”（“１”）の時に正常であ
ると判断するように構成されている。このような構成を
有する従来のメモリアドレスバス試験方式は次のように
動作する。
【０００４】すなわち、図７（ａ）に示すように、メモ
リの最小アドレスＡＤ１“００００…００００”とｎ
（１＜ｎ≦Ｎ）ビットのみが“１”であるメモリのアド
レスＡＤ２とを対とし（ステップＤ１）、その最小アド
レスＡＤ１にオール“０”のデータを書き込むとともに
（ステップＤ２）、ｎビットのみが“１”のアドレスＡ
Ｄ２に、該アドレス番号と同一のｎビットのみが“１”
のデータを書き込んだ後（ステップＤ３）、最小アドレ
スＡＤ１からデータを読み出し（ステップＤ４）、読み
出されたデータがオール“０”か否かを判定し（ステッ
プＤ５）、オール“０”の時に正常であると判断する
（ステップＤ６）。
リの最小アドレスＡＤ１“００００…００００”とｎ
（１＜ｎ≦Ｎ）ビットのみが“１”であるメモリのアド
レスＡＤ２とを対とし（ステップＤ１）、その最小アド
レスＡＤ１にオール“０”のデータを書き込むとともに
（ステップＤ２）、ｎビットのみが“１”のアドレスＡ
Ｄ２に、該アドレス番号と同一のｎビットのみが“１”
のデータを書き込んだ後（ステップＤ３）、最小アドレ
スＡＤ１からデータを読み出し（ステップＤ４）、読み
出されたデータがオール“０”か否かを判定し（ステッ
プＤ５）、オール“０”の時に正常であると判断する
（ステップＤ６）。
【０００５】一方、オール“０”でない場合には、アド
レスバスのＮビットのうち“１”としたｎビットの位置
に“０”スタックが発生していると判断する（ステップ
Ｄ７）。
レスバスのＮビットのうち“１”としたｎビットの位置
に“０”スタックが発生していると判断する（ステップ
Ｄ７）。
【０００６】なお、ｎビットのみが“１”のデータの
“１”のビット位置はｎビットのみが“１”のアドレス
の“１”のビット位置を変更・シフトする毎に、それに
合わせて同様に変更・シフトされるようになっている。
“１”のビット位置はｎビットのみが“１”のアドレス
の“１”のビット位置を変更・シフトする毎に、それに
合わせて同様に変更・シフトされるようになっている。
【０００７】一方、メモリに接続されるＮビットのアド
レスバスについて“１”スタックの有無を試験する場合
には、図７（ｂ）に示すように、“０”スタック試験の
場合とは逆に、メモリの最大アドレスＡＤ３“１１１１
…１１１１”と、ｎ（１＜ｎ≦Ｎ）ビットのみが“０”
であるメモリのアドレスＡＤ４とを対とし（ステップＥ
１）、その最大アドレスＡＤ３にオール“１”のデータ
を書き込むとともに（ステップＥ２）、ｎビットのみが
“０”のアドレスＡＤ４に、該アドレス番号と同一のｎ
ビットのみが“０”のデータを書き込んだ後（ステップ
Ｅ３）に、最大アドレスＡＤ３からデータを読み出し
（ステップＥ４）、読み出されたデータがオール“１”
か否かを判定し（ステップＥ５）、オール“１”の時に
正常であると判断する（ステップＥ６）。
レスバスについて“１”スタックの有無を試験する場合
には、図７（ｂ）に示すように、“０”スタック試験の
場合とは逆に、メモリの最大アドレスＡＤ３“１１１１
…１１１１”と、ｎ（１＜ｎ≦Ｎ）ビットのみが“０”
であるメモリのアドレスＡＤ４とを対とし（ステップＥ
１）、その最大アドレスＡＤ３にオール“１”のデータ
を書き込むとともに（ステップＥ２）、ｎビットのみが
“０”のアドレスＡＤ４に、該アドレス番号と同一のｎ
ビットのみが“０”のデータを書き込んだ後（ステップ
Ｅ３）に、最大アドレスＡＤ３からデータを読み出し
（ステップＥ４）、読み出されたデータがオール“１”
か否かを判定し（ステップＥ５）、オール“１”の時に
正常であると判断する（ステップＥ６）。
【０００８】一方オール“１”でない場合には、アドレ
スバスのＮビットのうち“０”としたｎビットの位置に
“１”スタックが発生していると判断する（ステップＥ
７）。
スバスのＮビットのうち“０”としたｎビットの位置に
“１”スタックが発生していると判断する（ステップＥ
７）。
【０００９】なお、ｎビットのみが“０”のデータの
“０”のビット位置はｎビットのみが“０”のアドレス
の“０”のビット位置を変更・シフトする毎に、それに
合わせて同様に変更・シフトされるようになっている。
“０”のビット位置はｎビットのみが“０”のアドレス
の“０”のビット位置を変更・シフトする毎に、それに
合わせて同様に変更・シフトされるようになっている。
【００１０】また、特開平５−２８０５８号公報は上記
作用を実現する手段をハードウェアとして置き換えたも
のである。
作用を実現する手段をハードウェアとして置き換えたも
のである。
【００１１】
【発明が解決しようとする課題】しかしながら、叙上の
従来技術には下記に示す如き欠点があった。
従来技術には下記に示す如き欠点があった。
【００１２】第１の問題点は、複数のメモリモジュール
から構成されたメモリに関して、全てのメモリモジュー
ルに分配されたアドレスバスについての試験が行われな
いということである。
から構成されたメモリに関して、全てのメモリモジュー
ルに分配されたアドレスバスについての試験が行われな
いということである。
【００１３】その理由は、最小アドレスに１ビットのみ
が“１”であるアドレス及び該“１”のビットをシフト
したアドレスを試験対象アドレスとしている場合には、
メモリモジュールの選択ビット以外のビット位置でシフ
トしている間は１つのメモリモジュール内での試験とな
ってしまい、またメモリモジュール選択ビットの位置に
該“１”のビットがシフトしてきた場合には、対となる
オール“０”のアドレスを持つメモリは別のメモリモジ
ュールとなり、試験は成立しない。
が“１”であるアドレス及び該“１”のビットをシフト
したアドレスを試験対象アドレスとしている場合には、
メモリモジュールの選択ビット以外のビット位置でシフ
トしている間は１つのメモリモジュール内での試験とな
ってしまい、またメモリモジュール選択ビットの位置に
該“１”のビットがシフトしてきた場合には、対となる
オール“０”のアドレスを持つメモリは別のメモリモジ
ュールとなり、試験は成立しない。
【００１４】またこれを複数ビット“１”とした場合に
も同様となる。同じように最大アドレスの１ビットのみ
“０”や複数ビット“０”という条件であっても試験と
して不十分となる。
も同様となる。同じように最大アドレスの１ビットのみ
“０”や複数ビット“０”という条件であっても試験と
して不十分となる。
【００１５】第２の問題点は、アドレスバスのブリッジ
障害を検出することができないということである。
障害を検出することができないということである。
【００１６】その理由は、最小アドレスに１ビットのみ
が“１”であるアドレスの該“１”を設定したビットが
別のビットとブリッジとなっている場合には、書き込み
が行われるアドレスは最小アドレスに２ビットが“１”
となるアドレスとなり、最小アドレスのデータを読み出
すことによる試験では正常と判断してしまうためであ
る。
が“１”であるアドレスの該“１”を設定したビットが
別のビットとブリッジとなっている場合には、書き込み
が行われるアドレスは最小アドレスに２ビットが“１”
となるアドレスとなり、最小アドレスのデータを読み出
すことによる試験では正常と判断してしまうためであ
る。
【００１７】またこれを複数ビット“１”とした場合で
もブリッジ障害の場合には最小アドレスへの書き込みで
はなく、ｎ＋１ビット“１”となるアドレスへの書き込
みが行われるために正常と判断してしまう。
もブリッジ障害の場合には最小アドレスへの書き込みで
はなく、ｎ＋１ビット“１”となるアドレスへの書き込
みが行われるために正常と判断してしまう。
【００１８】同様に最大アドレスによる試験においても
アドレスバスのブリッジ障害は検出することができな
い。
アドレスバスのブリッジ障害は検出することができな
い。
【００１９】本発明は従来の上記実情に鑑み、従来の技
術に内在する上記諸欠点を解消するためになされたもの
であり、従って本発明の目的は、複数のメモリモジュー
ルから構成されたメモリのアドレスバスの正常性を短時
間で検証することを可能とした新規なメモリアドレスバ
ス試験方式を提供することにある。
術に内在する上記諸欠点を解消するためになされたもの
であり、従って本発明の目的は、複数のメモリモジュー
ルから構成されたメモリのアドレスバスの正常性を短時
間で検証することを可能とした新規なメモリアドレスバ
ス試験方式を提供することにある。
【００２０】
【課題を解決するための手段】上記目的を達成する為
に、本発明に係るメモリアドレスバス試験方式は、複数
のメモリモジュールによって構成されるメモリのアドレ
スバスの正常性を試験する方式であって、メモリモジュ
ール内の最小アドレスと最大アドレスを求める手段と、
該最小アドレスにオール“０”を書き込み、最小アドレ
スの任意の“０”であるビット位置を“１”とした試験
アドレスにそのアドレス値と同一のデータを書き込み
後、該最小アドレスを読み出し、オール“０”であるこ
とにより該任意のビット位置に０スタックがないことを
確認する手段と、前記最大アドレスにオール“１”を書
き込み、最大アドレスの任意の“１”であるビット位置
を“０”とした試験アドレスにそのアドレス値と同一の
データを書き込み後、該最大アドレスを読み出し、オー
ル“１”であることにより該任意のビット位置に１スタ
ックがないことを確認する手段と、前記試験アドレスを
順次読み出し、書き込みデータと同一であることにより
該試験アドレスにブリッジ障害がないことを確認する手
段と、前記の試験手段を各メモリモジュール毎に行う手
段とを備えて構成される。
に、本発明に係るメモリアドレスバス試験方式は、複数
のメモリモジュールによって構成されるメモリのアドレ
スバスの正常性を試験する方式であって、メモリモジュ
ール内の最小アドレスと最大アドレスを求める手段と、
該最小アドレスにオール“０”を書き込み、最小アドレ
スの任意の“０”であるビット位置を“１”とした試験
アドレスにそのアドレス値と同一のデータを書き込み
後、該最小アドレスを読み出し、オール“０”であるこ
とにより該任意のビット位置に０スタックがないことを
確認する手段と、前記最大アドレスにオール“１”を書
き込み、最大アドレスの任意の“１”であるビット位置
を“０”とした試験アドレスにそのアドレス値と同一の
データを書き込み後、該最大アドレスを読み出し、オー
ル“１”であることにより該任意のビット位置に１スタ
ックがないことを確認する手段と、前記試験アドレスを
順次読み出し、書き込みデータと同一であることにより
該試験アドレスにブリッジ障害がないことを確認する手
段と、前記の試験手段を各メモリモジュール毎に行う手
段とを備えて構成される。
【００２１】本発明に係るメモリアドレスバス試験方式
はまた、複数のメモリモジュールによって構成されるメ
モリのアドレスバスの正常性を試験する方式であって、
メモリモジュール内の最小アドレスと最大アドレスを求
める手段と、該最小アドレスに任意のデータを書き込
み、最小アドレスの任意の“０”であるビット位置を
“１”とした試験アドレスに該任意のデータと異なるア
ドレス固有のデータを書き込み後、該最小アドレスを読
み出し、該任意のデータであることにより該任意のビッ
ト位置に０スタックがないことを確認する手段と、前記
最大アドレスに任意のデータを書き込み、最大アドレス
の任意の“１”であるビット位置を“０”とした試験ア
ドレスに該任意のデータと異なるアドレス固有のデータ
を書き込み後、該最大アドレスを読み出し、オール
“１”であることにより該任意のビット位置に１スタッ
クがないことを確認する手段と、前記試験アドレスを順
次読み出し、アドレス固有のデータと同一であることに
より該試験アドレスにブリッジ障害がないことを確認す
る手段と、前記の試験手段を各メモリモジュール毎に行
う手段とを備えて構成される。
はまた、複数のメモリモジュールによって構成されるメ
モリのアドレスバスの正常性を試験する方式であって、
メモリモジュール内の最小アドレスと最大アドレスを求
める手段と、該最小アドレスに任意のデータを書き込
み、最小アドレスの任意の“０”であるビット位置を
“１”とした試験アドレスに該任意のデータと異なるア
ドレス固有のデータを書き込み後、該最小アドレスを読
み出し、該任意のデータであることにより該任意のビッ
ト位置に０スタックがないことを確認する手段と、前記
最大アドレスに任意のデータを書き込み、最大アドレス
の任意の“１”であるビット位置を“０”とした試験ア
ドレスに該任意のデータと異なるアドレス固有のデータ
を書き込み後、該最大アドレスを読み出し、オール
“１”であることにより該任意のビット位置に１スタッ
クがないことを確認する手段と、前記試験アドレスを順
次読み出し、アドレス固有のデータと同一であることに
より該試験アドレスにブリッジ障害がないことを確認す
る手段と、前記の試験手段を各メモリモジュール毎に行
う手段とを備えて構成される。
【００２２】前記各メモリモジュール毎に行う手段は、
試験対象となるメモリが単一のメモリモジュールによっ
て構成される場合において、最小アドレス及び最大アド
レスがそれぞれ１つであるとし、１メモリモジュール分
だけを実施する手段を含むことを特徴としている。
試験対象となるメモリが単一のメモリモジュールによっ
て構成される場合において、最小アドレス及び最大アド
レスがそれぞれ１つであるとし、１メモリモジュール分
だけを実施する手段を含むことを特徴としている。
【００２３】本発明に係るメモリアドレスバス試験方法
は、複数のメモリモジュールによって構成されるメモリ
のアドレスバスの正常性を試験する方式であって、メモ
リモジュール内の最小アドレスと最大アドレスを求め、
該最小アドレスにオール“０”を書き込み、最小アドレ
スの任意の“０”であるビット位置を“１”とした試験
アドレスにそのアドレス値と同一のデータを書き込み
後、該最小アドレスを読み出し、オール“０”であるこ
とにより該任意のビット位置に０スタックがないことを
確認し、該最大アドレスにオール“１”を書き込み、最
大アドレスの任意の“１”であるビット位置を“０”と
した試験アドレスにそのアドレス値と同一のデータを書
き込み後、該最大アドレスを読み出し、オール“１”で
あることにより該任意のビット位置に１スタックがない
ことを確認し、該試験アドレスを順次読み出し、書き込
みデータと同一であることにより該試験アドレスにブリ
ッジ障害がないことを確認し、前記の試験手段を各メモ
リモジュール毎に行うことを特徴としている。
は、複数のメモリモジュールによって構成されるメモリ
のアドレスバスの正常性を試験する方式であって、メモ
リモジュール内の最小アドレスと最大アドレスを求め、
該最小アドレスにオール“０”を書き込み、最小アドレ
スの任意の“０”であるビット位置を“１”とした試験
アドレスにそのアドレス値と同一のデータを書き込み
後、該最小アドレスを読み出し、オール“０”であるこ
とにより該任意のビット位置に０スタックがないことを
確認し、該最大アドレスにオール“１”を書き込み、最
大アドレスの任意の“１”であるビット位置を“０”と
した試験アドレスにそのアドレス値と同一のデータを書
き込み後、該最大アドレスを読み出し、オール“１”で
あることにより該任意のビット位置に１スタックがない
ことを確認し、該試験アドレスを順次読み出し、書き込
みデータと同一であることにより該試験アドレスにブリ
ッジ障害がないことを確認し、前記の試験手段を各メモ
リモジュール毎に行うことを特徴としている。
【００２４】本発明に係るメモリアドレスバス試験方法
はまた、複数のメモリモジュールによって構成されるメ
モリのアドレスバスの正常性を試験する方式であって、
メモリモジュール内の最小アドレスと最大アドレスを求
め、該最小アドレスに任意のデータを書き込み、最小ア
ドレスの任意の“０”であるビット位置を“１”とした
試験アドレスに該任意のデータと異なるアドレス固有の
データを書き込み後、該最小アドレスを読み出し、該任
意のデータであることにより該任意のビット位置に０ス
タックがないことを確認し、該最大アドレスに任意のデ
ータを書き込み、最大アドレスの任意の“１”であるビ
ット位置を“０”とした試験アドレスに該任意のデータ
と異なるアドレス固有のデータを書き込み後、該最大ア
ドレスを読み出し、オール“１”であることにより該任
意のビット位置に１スタックがないことを確認し、該試
験アドレスを順次読み出し、アドレス固有のデータと同
一であることにより該試験アドレスにブリッジ障害がな
いことを確認し、前記の試験手段を各メモリモジュール
毎に行うことを特徴としている。
はまた、複数のメモリモジュールによって構成されるメ
モリのアドレスバスの正常性を試験する方式であって、
メモリモジュール内の最小アドレスと最大アドレスを求
め、該最小アドレスに任意のデータを書き込み、最小ア
ドレスの任意の“０”であるビット位置を“１”とした
試験アドレスに該任意のデータと異なるアドレス固有の
データを書き込み後、該最小アドレスを読み出し、該任
意のデータであることにより該任意のビット位置に０ス
タックがないことを確認し、該最大アドレスに任意のデ
ータを書き込み、最大アドレスの任意の“１”であるビ
ット位置を“０”とした試験アドレスに該任意のデータ
と異なるアドレス固有のデータを書き込み後、該最大ア
ドレスを読み出し、オール“１”であることにより該任
意のビット位置に１スタックがないことを確認し、該試
験アドレスを順次読み出し、アドレス固有のデータと同
一であることにより該試験アドレスにブリッジ障害がな
いことを確認し、前記の試験手段を各メモリモジュール
毎に行うことを特徴としている。
【００２５】本発明に係る記録媒体は、メモリモジュー
ル内の最小アドレスと最大アドレスを求める処理と、該
最小アドレスにオール“０”を書き込み、最小アドレス
の任意の“０”であるビット位置を“１”とした試験ア
ドレスにそのアドレス値と同一のデータを書き込み後、
該最小アドレスを読み出し、オール“０”であることに
より該任意のビット位置に０スタックがないことを確認
する処理と、該最大アドレスにオール“１”を書き込
み、最大アドレスの任意の“１”であるビット位置を
“０”とした試験アドレスにそのアドレス値と同一のデ
ータを書き込み後、該最大アドレスを読み出し、オール
“１”であることにより該任意のビット位置に１スタッ
クがないことを確認する処理と、該試験アドレスを順次
読み出し、書き込みデータと同一であることにより該試
験アドレスにブリッジ障害がないことを確認する処理
と、前記の試験手段を各メモリモジュール毎に行う処理
とをコンピュータに実行させるためのプログラムを記録
したことを特徴としている。
ル内の最小アドレスと最大アドレスを求める処理と、該
最小アドレスにオール“０”を書き込み、最小アドレス
の任意の“０”であるビット位置を“１”とした試験ア
ドレスにそのアドレス値と同一のデータを書き込み後、
該最小アドレスを読み出し、オール“０”であることに
より該任意のビット位置に０スタックがないことを確認
する処理と、該最大アドレスにオール“１”を書き込
み、最大アドレスの任意の“１”であるビット位置を
“０”とした試験アドレスにそのアドレス値と同一のデ
ータを書き込み後、該最大アドレスを読み出し、オール
“１”であることにより該任意のビット位置に１スタッ
クがないことを確認する処理と、該試験アドレスを順次
読み出し、書き込みデータと同一であることにより該試
験アドレスにブリッジ障害がないことを確認する処理
と、前記の試験手段を各メモリモジュール毎に行う処理
とをコンピュータに実行させるためのプログラムを記録
したことを特徴としている。
【００２６】本発明に係る記録媒体はまた、メモリモジ
ュール内の最小アドレスと最大アドレスを求める処理
と、該最小アドレスに任意のデータを書き込み、最小ア
ドレスの任意の“０”であるビット位置を“１”とした
試験アドレスに該任意のデータと異なるアドレス固有の
データを書き込み後、該最小アドレスを読み出し、該任
意のデータであることにより該任意のビット位置に０ス
タックがないことを確認する処理と、該最大アドレスに
任意のデータを書き込み、最大アドレスの任意の“１”
であるビット位置を“０”とした試験アドレスに該任意
のデータと異なるアドレス固有のデータを書き込み後、
該最大アドレスを読み出し、該任意のデータであること
により該任意のビット位置に１スタックがないことを確
認する処理と、該試験アドレスを順次読み出し、アドレ
ス固有のデータと同一であることにより該試験アドレス
にブリッジ障害がないことを確認する処理と、前記の試
験手段を各メモリモジュール毎に行う処理とをコンピュ
ータに実行させるためのプログラムを記録したことを特
徴としている。
ュール内の最小アドレスと最大アドレスを求める処理
と、該最小アドレスに任意のデータを書き込み、最小ア
ドレスの任意の“０”であるビット位置を“１”とした
試験アドレスに該任意のデータと異なるアドレス固有の
データを書き込み後、該最小アドレスを読み出し、該任
意のデータであることにより該任意のビット位置に０ス
タックがないことを確認する処理と、該最大アドレスに
任意のデータを書き込み、最大アドレスの任意の“１”
であるビット位置を“０”とした試験アドレスに該任意
のデータと異なるアドレス固有のデータを書き込み後、
該最大アドレスを読み出し、該任意のデータであること
により該任意のビット位置に１スタックがないことを確
認する処理と、該試験アドレスを順次読み出し、アドレ
ス固有のデータと同一であることにより該試験アドレス
にブリッジ障害がないことを確認する処理と、前記の試
験手段を各メモリモジュール毎に行う処理とをコンピュ
ータに実行させるためのプログラムを記録したことを特
徴としている。
【００２７】
【発明の実施の形態】次に、本発明をその好ましい各実
施の形態について図面を参照しながら詳細に説明する。
施の形態について図面を参照しながら詳細に説明する。
【００２８】［第１の実施の形態］図１は、本発明によ
る第１の実施の形態を示すブロック構成図である。
る第１の実施の形態を示すブロック構成図である。
【００２９】［第１の実施の形態の構成］図１を参照す
るに、本発明による第１の実施の形態は、プログラム制
御により動作するプロセッサ（中央処理装置；コンピュ
ータ；データ処理装置）１−１と、メモリモジュール１
−４、１−５、１−６、１−７と、該プロセッサ１−１
から各メモリモジュールを制御するためのメモリモジュ
ール内アドレス選択バス１−２と、メモリモジュール選
択バス１−３とから構成されている。
るに、本発明による第１の実施の形態は、プログラム制
御により動作するプロセッサ（中央処理装置；コンピュ
ータ；データ処理装置）１−１と、メモリモジュール１
−４、１−５、１−６、１−７と、該プロセッサ１−１
から各メモリモジュールを制御するためのメモリモジュ
ール内アドレス選択バス１−２と、メモリモジュール選
択バス１−３とから構成されている。
【００３０】プロセッサ（中央処理装置；コンピュー
タ；データ処理装置）１−１は、メモリモジュール内の
最小アドレスと最大アドレスを求める手段（図２のステ
ップＡ１）と、０スタック及びブリッジ障害を確認する
手段（図３ａのステップＢ１〜ステップＢ１４）と、１
スタック及びブリッジ障害を確認する手段（図３ｂのス
テップＣ１〜ステップＣ１４）と、上記の試験手段を各
メモリモジュール毎に行う手段（図２のステップＡ２〜
ステップＡ４）とを含む。
タ；データ処理装置）１−１は、メモリモジュール内の
最小アドレスと最大アドレスを求める手段（図２のステ
ップＡ１）と、０スタック及びブリッジ障害を確認する
手段（図３ａのステップＢ１〜ステップＢ１４）と、１
スタック及びブリッジ障害を確認する手段（図３ｂのス
テップＣ１〜ステップＣ１４）と、上記の試験手段を各
メモリモジュール毎に行う手段（図２のステップＡ２〜
ステップＡ４）とを含む。
【００３１】これらの手段はそれぞれ概略つぎのように
動作する。
動作する。
【００３２】最小アドレスと最大アドレスを求める手段
（図２のステップＡ１）は、図４に示すＡＤｍｉｎ及び
ＡＤｍａｘの設定方法に従い、メモリモジュール内アド
レス選択ビットが全て“０”であるアドレスを最小アド
レス、メモリモジュール内アドレス選択ビットが全て
“１”であるアドレスを最大アドレスとして、メモリモ
ジュール選択ビットが採りうる状態全ての個数分が用意
される。
（図２のステップＡ１）は、図４に示すＡＤｍｉｎ及び
ＡＤｍａｘの設定方法に従い、メモリモジュール内アド
レス選択ビットが全て“０”であるアドレスを最小アド
レス、メモリモジュール内アドレス選択ビットが全て
“１”であるアドレスを最大アドレスとして、メモリモ
ジュール選択ビットが採りうる状態全ての個数分が用意
される。
【００３３】０スタック及びブリッジ障害を確認する手
段（図３ａのステップＢ１〜ステップＢ１４）は、該最
小アドレスにオール“０”を書き込み、最小アドレスの
任意の“０”であるビット位置を“１”とした試験アド
レスにそのアドレス値と同一のデータを書き込み後、該
最小アドレスを読み出し、オール“０”であることによ
り該任意のビット位置に０スタックがないことを確認す
る。その後該試験アドレスの全てを読み出し、アドレス
値と同一のデータであることによりブリッジ障害がない
ことを確認する。
段（図３ａのステップＢ１〜ステップＢ１４）は、該最
小アドレスにオール“０”を書き込み、最小アドレスの
任意の“０”であるビット位置を“１”とした試験アド
レスにそのアドレス値と同一のデータを書き込み後、該
最小アドレスを読み出し、オール“０”であることによ
り該任意のビット位置に０スタックがないことを確認す
る。その後該試験アドレスの全てを読み出し、アドレス
値と同一のデータであることによりブリッジ障害がない
ことを確認する。
【００３４】１スタック及びブリッジ障害を確認する手
段（図３ｂのステップＣ１〜ステップＣ１４）は、該最
大アドレスにオール“１”を書き込み、最小アドレスの
任意の“１”であるビット位置を“０”とした試験アド
レスにそのアドレス値と同一のデータを書き込み後、該
最大アドレスを読み出し、オール“１”であることによ
り該任意のビット位置に１スタックがないことを確認す
る。その後該試験アドレスの全てを読み出し、アドレス
値と同一のデータであることによりブリッジ障害がない
ことを確認する。
段（図３ｂのステップＣ１〜ステップＣ１４）は、該最
大アドレスにオール“１”を書き込み、最小アドレスの
任意の“１”であるビット位置を“０”とした試験アド
レスにそのアドレス値と同一のデータを書き込み後、該
最大アドレスを読み出し、オール“１”であることによ
り該任意のビット位置に１スタックがないことを確認す
る。その後該試験アドレスの全てを読み出し、アドレス
値と同一のデータであることによりブリッジ障害がない
ことを確認する。
【００３５】［第１の実施の形態の動作］次に、図２、
図３ａ及び図３ｂのフローチャート及び図４の試験アド
レスの設定を示す図を参照して本第１の実施の形態の全
体の動作について詳細に説明する。
図３ａ及び図３ｂのフローチャート及び図４の試験アド
レスの設定を示す図を参照して本第１の実施の形態の全
体の動作について詳細に説明する。
【００３６】図２及び図４において、本試験方式の全体
の流れ、及びメモリアドレスバス試験方式で用いるメモ
リモジュル内の最小アドレス（ＡＤｍｉｎ）及び最大ア
ドレス（ＡＤｍａｘ）の設定方法について説明する。
の流れ、及びメモリアドレスバス試験方式で用いるメモ
リモジュル内の最小アドレス（ＡＤｍｉｎ）及び最大ア
ドレス（ＡＤｍａｘ）の設定方法について説明する。
【００３７】先ず、先頭のメモリモジュル内の最小アド
レスＡＤｍｉｎ及び最大アドレスＡＤｍａｘの設定を行
う（ステップＡ１）。先頭のメモリモジュル内の最小ア
ドレスＡＤｍｉｎは、図４に示すようにメモリモジュー
ル選択ビットが全て“０”となり、かつメモリモジュー
ル内アドレス選択ビットも全て“０”となるアドレスと
なる。また、先頭のメモリモジュール内のＡＤｍａｘは
同様にメモリモジュール選択ビットが全て“０”とな
り、かつメモリモジュール内アドレス選択ビットが全て
“１”となるアドレスとなる。
レスＡＤｍｉｎ及び最大アドレスＡＤｍａｘの設定を行
う（ステップＡ１）。先頭のメモリモジュル内の最小ア
ドレスＡＤｍｉｎは、図４に示すようにメモリモジュー
ル選択ビットが全て“０”となり、かつメモリモジュー
ル内アドレス選択ビットも全て“０”となるアドレスと
なる。また、先頭のメモリモジュール内のＡＤｍａｘは
同様にメモリモジュール選択ビットが全て“０”とな
り、かつメモリモジュール内アドレス選択ビットが全て
“１”となるアドレスとなる。
【００３８】次に、上記により設定された最小アドレス
ＡＤｍｉｎ、及び最大アドレスＡＤｍａｘを使用して、
試験実行プログラムを起動する（ステップＡ２）。試験
終了後、上記のＡＤｍｉｎ及びＡＤｍａｘがメモリを構
成する最終モジュールかを判定し（ステップＡ３）、最
終メモリモジュールでなければ次のメモリモジュールの
ＡＤｍｉｎ及びＡＤｍａｘを設定する。即ち、メモリモ
ジュール選択ビットは＋１され、メモリモジュール内ア
ドレス選択ビットはＡＤｍｉｎは全て“０”、ＡＤｍａ
ｘは全て“１”というアドレスとなる。
ＡＤｍｉｎ、及び最大アドレスＡＤｍａｘを使用して、
試験実行プログラムを起動する（ステップＡ２）。試験
終了後、上記のＡＤｍｉｎ及びＡＤｍａｘがメモリを構
成する最終モジュールかを判定し（ステップＡ３）、最
終メモリモジュールでなければ次のメモリモジュールの
ＡＤｍｉｎ及びＡＤｍａｘを設定する。即ち、メモリモ
ジュール選択ビットは＋１され、メモリモジュール内ア
ドレス選択ビットはＡＤｍｉｎは全て“０”、ＡＤｍａ
ｘは全て“１”というアドレスとなる。
【００３９】その後、ステップＡ１へ戻り、ステップＡ
３にて最終メモリモジュールであると判断されるまで処
理を繰り返す。ステップＡ３にてメモリ最終モジュール
と判断された場合には終了する。
３にて最終メモリモジュールであると判断されるまで処
理を繰り返す。ステップＡ３にてメモリ最終モジュール
と判断された場合には終了する。
【００４０】図３ａ及び図３ｂは、図２のステップＡ２
にて起動される０スタック及びブリッジ試験、及び１ス
タック及びブリッジ試験の手順を説明したものである。
にて起動される０スタック及びブリッジ試験、及び１ス
タック及びブリッジ試験の手順を説明したものである。
【００４１】先ず、最小アドレスＡＤｍｉｎの最下位ビ
ットを“１”としたアドレスＡＤ１を設定し（ステップ
Ｂ１）、ＡＤｍｉｎにオール“０”のデータを書き込み
（ステップＢ２）、ＡＤｎにアドレス固有となるデータ
即ちアドレス番号と同一のデータを書き込み（ステップ
Ｂ３）、ＡＤｍｉｎからデータを読み出し（ステップＢ
４）、読み出されたデータがオール“０”か否かを判定
する（ステップＢ５）。
ットを“１”としたアドレスＡＤ１を設定し（ステップ
Ｂ１）、ＡＤｍｉｎにオール“０”のデータを書き込み
（ステップＢ２）、ＡＤｎにアドレス固有となるデータ
即ちアドレス番号と同一のデータを書き込み（ステップ
Ｂ３）、ＡＤｍｉｎからデータを読み出し（ステップＢ
４）、読み出されたデータがオール“０”か否かを判定
する（ステップＢ５）。
【００４２】ステップＢ５による判定の結果、オール
“０”の時にはアドレスＡＤ１とＡＤｍｉｎの差分であ
るビット“１”を上位へシフトしてアドレスＡＤ２とし
（ステップＢ６）、アドレスＡＤ２の“１”を設定する
ビット位置がメモリモジュール内アドレス選択ビットの
範囲を越えていなければ（ステップＢ８）、ステップＢ
３の処理に戻る。
“０”の時にはアドレスＡＤ１とＡＤｍｉｎの差分であ
るビット“１”を上位へシフトしてアドレスＡＤ２とし
（ステップＢ６）、アドレスＡＤ２の“１”を設定する
ビット位置がメモリモジュール内アドレス選択ビットの
範囲を越えていなければ（ステップＢ８）、ステップＢ
３の処理に戻る。
【００４３】以上の処理をアドレスＡＤＮとなるまで繰
り返す。また、ステップＢ５にて読み出しデータがオー
ル“０”ではない時にはアドレスＡＤｍｉｎとアドレス
ＡＤｎの違いとなる“１”を設定したビット位置に０ス
タックが発生していると判断する（ステップＢ７）。
り返す。また、ステップＢ５にて読み出しデータがオー
ル“０”ではない時にはアドレスＡＤｍｉｎとアドレス
ＡＤｎの違いとなる“１”を設定したビット位置に０ス
タックが発生していると判断する（ステップＢ７）。
【００４４】次にアドレスＡＤ１からデータを読み出し
（ステップＢ９）、ステップＢ３にて書き込んだアドレ
ス固有データであるか否かを判定し（ステップＢ１
０）、アドレス固有データの時にはアドレスＡＤ１とＡ
Ｄｍｉｎとの差分であるビット“１”を上位へシフトし
てアドレスＡＤ２とし（ステップＢ１１）、アドレスＡ
Ｄ２の“１”を設定するビット位置がメモリモジュール
内アドレス選択ビットの範囲を越えていなければ（ステ
ップＢ１３）、ステップＢ９の処理に戻る。
（ステップＢ９）、ステップＢ３にて書き込んだアドレ
ス固有データであるか否かを判定し（ステップＢ１
０）、アドレス固有データの時にはアドレスＡＤ１とＡ
Ｄｍｉｎとの差分であるビット“１”を上位へシフトし
てアドレスＡＤ２とし（ステップＢ１１）、アドレスＡ
Ｄ２の“１”を設定するビット位置がメモリモジュール
内アドレス選択ビットの範囲を越えていなければ（ステ
ップＢ１３）、ステップＢ９の処理に戻る。
【００４５】以上の処理をアドレスＡＤＮとなるまで繰
り返す。
り返す。
【００４６】また、ステップＢ１０の判断にてアドレス
固有データではない時には、その時のアドレスＡＤｎの
“１”を設定したビット位置にそのほかのビット位置と
のブリッジ障害が発生していると判断する（ステップＢ
１２）。
固有データではない時には、その時のアドレスＡＤｎの
“１”を設定したビット位置にそのほかのビット位置と
のブリッジ障害が発生していると判断する（ステップＢ
１２）。
【００４７】上記までの処理でステップＢ７及びステッ
プＢ１２の処理へはいかず、ステップＢ１３にてアドレ
スＡＤＮまでの処理を終了した場合には、メモリのアド
レスバスは正常と判断する（ステップＢ１４）。
プＢ１２の処理へはいかず、ステップＢ１３にてアドレ
スＡＤＮまでの処理を終了した場合には、メモリのアド
レスバスは正常と判断する（ステップＢ１４）。
【００４８】次に図３（ｂ）を参照するに、最大アドレ
スＡＤｍａｘの最下位ビットを“０”としたアドレスＡ
Ｄ１１を設定し（ステップＣ１）、最大アドレスＡＤｍ
ａｘにオール“１”のデータを書き込み（ステップＣ
２）、ＡＤ１ｎにアドレス固有となるデータ即ちアドレ
ス番号と同一のデータを書き込み（ステップＣ３）、Ａ
Ｄｍａｘからデータを読み出し（ステップＣ４）、読み
出されたデータがオール“１”か否かを判定する（ステ
ップＤ５）。
スＡＤｍａｘの最下位ビットを“０”としたアドレスＡ
Ｄ１１を設定し（ステップＣ１）、最大アドレスＡＤｍ
ａｘにオール“１”のデータを書き込み（ステップＣ
２）、ＡＤ１ｎにアドレス固有となるデータ即ちアドレ
ス番号と同一のデータを書き込み（ステップＣ３）、Ａ
Ｄｍａｘからデータを読み出し（ステップＣ４）、読み
出されたデータがオール“１”か否かを判定する（ステ
ップＤ５）。
【００４９】ステップＣ５による判定の結果、オール
“１”の時には、アドレスＡＤ１１とＡＤｍａｘの差分
であるビット“０”を上位へシフトしてＡＤ１２とし
（ステップＣ６）、アドレスＡＤ１２の“０”を設定す
るビット位置がメモリモジュール内アドレス選択ビット
の範囲を越えていなければ（ステップＣ８）、ステップ
Ｃ３の処理に戻る。
“１”の時には、アドレスＡＤ１１とＡＤｍａｘの差分
であるビット“０”を上位へシフトしてＡＤ１２とし
（ステップＣ６）、アドレスＡＤ１２の“０”を設定す
るビット位置がメモリモジュール内アドレス選択ビット
の範囲を越えていなければ（ステップＣ８）、ステップ
Ｃ３の処理に戻る。
【００５０】以上の処理をアドレスＡＤ１Ｎとなるまで
繰り返す。
繰り返す。
【００５１】また、ステップＣ５にて読み出しデータが
オール“１”ではない時にはアドレスＡＤｍａｘとＡＤ
１ｎの違いとなる“０”を設定したビット位置に１スタ
ックが発生していると判断する（ステップＣ７）。
オール“１”ではない時にはアドレスＡＤｍａｘとＡＤ
１ｎの違いとなる“０”を設定したビット位置に１スタ
ックが発生していると判断する（ステップＣ７）。
【００５２】次にアドレスＡＤ１１からデータを読み出
し（ステップＣ９）、ステップＣ３にて書き込んだアド
レス固有データであるか否かを判定し（ステップＣ１
０）、判定の結果、アドレス固有データの時にはアドレ
スＡＤ１１とＡＤｍａｘとの差分であるビット“０”を
上位へシフトしてアドレスＡＤ１２とし（ステップＣ１
１）、アドレスＡＤ１２の“０”を設定するビット位置
がメモリモジュール内アドレス選択ビットの範囲を越え
ていなければ（ステップＣ１３）、ステップＣ９の処理
に戻る。
し（ステップＣ９）、ステップＣ３にて書き込んだアド
レス固有データであるか否かを判定し（ステップＣ１
０）、判定の結果、アドレス固有データの時にはアドレ
スＡＤ１１とＡＤｍａｘとの差分であるビット“０”を
上位へシフトしてアドレスＡＤ１２とし（ステップＣ１
１）、アドレスＡＤ１２の“０”を設定するビット位置
がメモリモジュール内アドレス選択ビットの範囲を越え
ていなければ（ステップＣ１３）、ステップＣ９の処理
に戻る。
【００５３】以上の処理をアドレスＡＤ１Ｎとなるまで
繰り返す。
繰り返す。
【００５４】また、ステップＣ１０にてアドレス固有デ
ータではない時には、その時のアドレスＡＤ１ｎの
“０”を設定したビット位置にそのほかのビット位置と
のブリッジ障害が発生していると判断する（ステップＣ
１２）。
ータではない時には、その時のアドレスＡＤ１ｎの
“０”を設定したビット位置にそのほかのビット位置と
のブリッジ障害が発生していると判断する（ステップＣ
１２）。
【００５５】上記までの処理でステップＣ７及びステッ
プＣ１２の処理へはいかず、ステップＣ１３にてアドレ
スＡＤ１Ｎまでの処理を終了した場合には、メモリのア
ドレスバスは正常と判断する（ステップＣ１４）。
プＣ１２の処理へはいかず、ステップＣ１３にてアドレ
スＡＤ１Ｎまでの処理を終了した場合には、メモリのア
ドレスバスは正常と判断する（ステップＣ１４）。
【００５６】次に、本第１の実施の形態の効果について
説明する。
説明する。
【００５７】第１の実施の形態では、メモリモジュール
内でのアドレスバス試験を全メモリモジュールに対して
実施するというように構成されているために、複数メモ
リモジュールにより構成されたメモリのアドレスバスの
０スタック、１スタック、及びブリッジ障害の試験を、
最小限のアドレスに対しての書き込み及び読み出しによ
って、わずかな時間にて可能にする。
内でのアドレスバス試験を全メモリモジュールに対して
実施するというように構成されているために、複数メモ
リモジュールにより構成されたメモリのアドレスバスの
０スタック、１スタック、及びブリッジ障害の試験を、
最小限のアドレスに対しての書き込み及び読み出しによ
って、わずかな時間にて可能にする。
【００５８】次に、具体的な実施例を用いて第１の実施
の形態の動作を説明する。
の形態の動作を説明する。
【００５９】図５に具体的な実施例として、プログラム
制御により動作するプロセッサから出力可能な全ビット
が３２ビット、１６ＭＢｙｔｅの容量を持つメモリモジ
ュール４個で構成された６４ＭＢｙｔｅのメモリ、メモ
リへの書き込み及びメモリからの読み出しの単位が１ワ
ード（４Ｂｙｔｅ）である構成の場合の、各メモリモジ
ュール毎のＡＤｍｉｎ及びＡＤｍａｘの設定を示す。
制御により動作するプロセッサから出力可能な全ビット
が３２ビット、１６ＭＢｙｔｅの容量を持つメモリモジ
ュール４個で構成された６４ＭＢｙｔｅのメモリ、メモ
リへの書き込み及びメモリからの読み出しの単位が１ワ
ード（４Ｂｙｔｅ）である構成の場合の、各メモリモジ
ュール毎のＡＤｍｉｎ及びＡＤｍａｘの設定を示す。
【００６０】先ず、先頭のメモリモジュール内の最小ア
ドレスＡＤｍｉｎは、図５に示すように、メモリモジュ
ール選択ビットが“００”となり、かつメモリモジュー
ル内アドレス選択ビットも全て“０”となるアドレスと
なる。また、先頭のメモリモジュール内の最大アドレス
ＡＤｍａｘは同様にメモリモジュール選択ビットが全て
“００”となり、かつメモリモジュール内アドレス選択
ビットは“１１１１１１１１１１１１１１１１１１１１
１００”となるアドレスとなる。最下位より２ビット分
はメモリの書き込み、読み出しの単位が１ワードである
ために、常に“００”となる。
ドレスＡＤｍｉｎは、図５に示すように、メモリモジュ
ール選択ビットが“００”となり、かつメモリモジュー
ル内アドレス選択ビットも全て“０”となるアドレスと
なる。また、先頭のメモリモジュール内の最大アドレス
ＡＤｍａｘは同様にメモリモジュール選択ビットが全て
“００”となり、かつメモリモジュール内アドレス選択
ビットは“１１１１１１１１１１１１１１１１１１１１
１００”となるアドレスとなる。最下位より２ビット分
はメモリの書き込み、読み出しの単位が１ワードである
ために、常に“００”となる。
【００６１】次に、上記により設定されたＡＤｍｉｎ及
びＡＤｍａｘを使用して、試験実行プログラムを起動す
る（ステップＡ２）。
びＡＤｍａｘを使用して、試験実行プログラムを起動す
る（ステップＡ２）。
【００６２】試験実行プログラムでは、先ず、メモリモ
ジュール１の最小アドレスＡＤｍｉｎの最下位より２ビ
ット分を除いたうちの最下位ビットを“１”としたアド
レス；メモリモジュール１のＡＤ１を設定し（ステップ
Ｂ１）、メモリモジュール１のＡＤｍｉｎにオール
“０”のデータを書き込み（ステップＢ２）、ＡＤ１に
アドレス番号と同一のデータを即ち“００００００００
０００００００００００００００００００００１００”
を書き込み（ステップＢ３）、メモリモジュール１のＡ
Ｄｍｉｎからデータを読み出し（ステップＢ４）、読み
出されたデータがオール“０”か否かを判定し（ステッ
プＢ５）、ステップＢ５による判定の結果、オール
“０”の時にはメモリモジュール１のＡＤ１とＡＤｍｉ
ｎの差分であるビット“１”を上位へシフトしてメモリ
モジュール１のＡＤ２とし（ステップＢ６）、ステップ
Ｂ３の処理に戻る。
ジュール１の最小アドレスＡＤｍｉｎの最下位より２ビ
ット分を除いたうちの最下位ビットを“１”としたアド
レス；メモリモジュール１のＡＤ１を設定し（ステップ
Ｂ１）、メモリモジュール１のＡＤｍｉｎにオール
“０”のデータを書き込み（ステップＢ２）、ＡＤ１に
アドレス番号と同一のデータを即ち“００００００００
０００００００００００００００００００００１００”
を書き込み（ステップＢ３）、メモリモジュール１のＡ
Ｄｍｉｎからデータを読み出し（ステップＢ４）、読み
出されたデータがオール“０”か否かを判定し（ステッ
プＢ５）、ステップＢ５による判定の結果、オール
“０”の時にはメモリモジュール１のＡＤ１とＡＤｍｉ
ｎの差分であるビット“１”を上位へシフトしてメモリ
モジュール１のＡＤ２とし（ステップＢ６）、ステップ
Ｂ３の処理に戻る。
【００６３】以上の処理をＡＤ２１となるまで繰り返
す。
す。
【００６４】また、ステップＢ５にて読み出しデータが
オール“０”ではない時には、メモリモジュール１のＡ
Ｄｍｉｎとメモリモジュール１のＡＤｎの違いとなる
“１”を設定したビット位置に０スタックが発生してい
ると判断する（ステップＢ７）。
オール“０”ではない時には、メモリモジュール１のＡ
Ｄｍｉｎとメモリモジュール１のＡＤｎの違いとなる
“１”を設定したビット位置に０スタックが発生してい
ると判断する（ステップＢ７）。
【００６５】次にメモリモジュール１のＡＤ１からデー
タを読み出し（ステップＢ９）、ステップＢ３にて書き
込んだメモリモジュール１のＡＤ１のアドレス番号と同
一のデータであるか否かを判定し（ステップＢ１０）、
メモリモジュール１のＡＤ１のアドレス番号と同一のデ
ータの時にはメモリモジュール１のアドレスＡＤ１とメ
モリモジュール１のＡＤｍｉｎとの差分であるビット
“１”を上位へシフトしメモリモジュール１のＡＤ２と
し（ステップＢ１１）、ステップＢ９の処理に戻る。
タを読み出し（ステップＢ９）、ステップＢ３にて書き
込んだメモリモジュール１のＡＤ１のアドレス番号と同
一のデータであるか否かを判定し（ステップＢ１０）、
メモリモジュール１のＡＤ１のアドレス番号と同一のデ
ータの時にはメモリモジュール１のアドレスＡＤ１とメ
モリモジュール１のＡＤｍｉｎとの差分であるビット
“１”を上位へシフトしメモリモジュール１のＡＤ２と
し（ステップＢ１１）、ステップＢ９の処理に戻る。
【００６６】以上の処理をメモリモジュール１のＡＤ２
１となるまで繰り返す。
１となるまで繰り返す。
【００６７】また、ステップＢ１０にてアドレス番号と
同一のデータではない時には、その時のメモリモジュー
ル１のＡＤｎの“１”を設定したビット位置にそのほか
のビット位置とのブリッジ障害が発生していると判断す
る（ステップＢ１２）。
同一のデータではない時には、その時のメモリモジュー
ル１のＡＤｎの“１”を設定したビット位置にそのほか
のビット位置とのブリッジ障害が発生していると判断す
る（ステップＢ１２）。
【００６８】上記までの処理でステップＢ７及びステッ
プＢ１２の処理へはいかず、ステップＢ１３にてメモリ
モジュール１のＡＤ２１までの処理を終了した場合に
は、メモリモジュール１のアドレスバスは正常と判断す
る（ステップＢ１４）。
プＢ１２の処理へはいかず、ステップＢ１３にてメモリ
モジュール１のＡＤ２１までの処理を終了した場合に
は、メモリモジュール１のアドレスバスは正常と判断す
る（ステップＢ１４）。
【００６９】次に、メモリモジュール１のＡＤｍａｘの
最下位より２ビット分を除いたうちの最下位ビットを
“０”としたアドレス；メモリモジュール１のＡＤ１−
１を設定し（ステップＣ１）、メモリモジュール１のＡ
Ｄｍａｘにオール“１”のデータを書き込み（ステップ
Ｃ２）、ＡＤ１−１にアドレス番号と同一のデータをす
なわち“０００００００００１１１１１１１１１１１１
１１１１１１１１０００”を書き込み（ステップＣ
３）、メモリモジュール１のＡＤｍａｘからデータを読
み出し（ステップＣ４）、読み出されたデータがオール
“１”か否かを判定し（ステップＣ５）、オール“１”
の時にはメモリモジュール１のＡＤ１−１とＡＤｍａｘ
の差分であるビット“０”を上位へシフトしてメモリモ
ジュール１のＡＤ１−２とし（ステップＣ６）、ステッ
プＣ３の処理へ戻る。
最下位より２ビット分を除いたうちの最下位ビットを
“０”としたアドレス；メモリモジュール１のＡＤ１−
１を設定し（ステップＣ１）、メモリモジュール１のＡ
Ｄｍａｘにオール“１”のデータを書き込み（ステップ
Ｃ２）、ＡＤ１−１にアドレス番号と同一のデータをす
なわち“０００００００００１１１１１１１１１１１１
１１１１１１１１０００”を書き込み（ステップＣ
３）、メモリモジュール１のＡＤｍａｘからデータを読
み出し（ステップＣ４）、読み出されたデータがオール
“１”か否かを判定し（ステップＣ５）、オール“１”
の時にはメモリモジュール１のＡＤ１−１とＡＤｍａｘ
の差分であるビット“０”を上位へシフトしてメモリモ
ジュール１のＡＤ１−２とし（ステップＣ６）、ステッ
プＣ３の処理へ戻る。
【００７０】以上の処理をＡＤ１−２１となるまで繰り
返す。
返す。
【００７１】また、ステップＣ５にて読み出しデータが
オール“１”ではない時には、メモリモジュール１のＡ
Ｄｍａｘとメモリモジュール１のＡＤ１−ｎの違いとな
る“０”を設定したビット位置に１スタックが発生して
いると判断する（ステップＣ７）。
オール“１”ではない時には、メモリモジュール１のＡ
Ｄｍａｘとメモリモジュール１のＡＤ１−ｎの違いとな
る“０”を設定したビット位置に１スタックが発生して
いると判断する（ステップＣ７）。
【００７２】次にメモリモジュール１のＡＤ１−１から
データを読み出し（ステップＣ９）、ステップＣ３にて
書き込んだメモリモジュール１のＡＤ１−１のアドレス
番号と同一のデータであるか否かを判定し（ステップＣ
１０）、メモリモジュール１のＡＤ１−１のアドレス番
号と同一のデータの時にはメモリモジュール１のアドレ
スＡＤ１−１とメモリモジュール１のＡＤｍａｘとの差
分であるビット“０”を上位へシフトしてメモリモジュ
ール１のＡＤ１−２とし（ステップＣ１１）、ステップ
Ｃ９の処理へ戻る。
データを読み出し（ステップＣ９）、ステップＣ３にて
書き込んだメモリモジュール１のＡＤ１−１のアドレス
番号と同一のデータであるか否かを判定し（ステップＣ
１０）、メモリモジュール１のＡＤ１−１のアドレス番
号と同一のデータの時にはメモリモジュール１のアドレ
スＡＤ１−１とメモリモジュール１のＡＤｍａｘとの差
分であるビット“０”を上位へシフトしてメモリモジュ
ール１のＡＤ１−２とし（ステップＣ１１）、ステップ
Ｃ９の処理へ戻る。
【００７３】以上の処理をメモリモジュール１のＡＤ１
−２１となるまで繰り返す。
−２１となるまで繰り返す。
【００７４】また、ステップＣ１０にてアドレス番号と
同一のデータではない時には、そのときのメモリモジュ
ール１のＡＤ１−ｎの“０”を設定したビット位置にそ
のほかのビット位置とのブリッジ障害が発生していると
判断する（ステップＣ１２）。
同一のデータではない時には、そのときのメモリモジュ
ール１のＡＤ１−ｎの“０”を設定したビット位置にそ
のほかのビット位置とのブリッジ障害が発生していると
判断する（ステップＣ１２）。
【００７５】上記までの処理でステップＣ７及びステッ
プＣ１２の処理へはいかず、ステップＣ１３にてメモリ
モジュール１のＡＤ１−２１までの処理を終了した場合
には、メモリモジュール１のアドレスバスは正常と判断
する（ステップＣ１４）。
プＣ１２の処理へはいかず、ステップＣ１３にてメモリ
モジュール１のＡＤ１−２１までの処理を終了した場合
には、メモリモジュール１のアドレスバスは正常と判断
する（ステップＣ１４）。
【００７６】以上の試験をメモリモジュール４まで繰り
返しメモリモジュール４の試験を完了したと判断した場
合（図２のステップＡ３）は終了する。
返しメモリモジュール４の試験を完了したと判断した場
合（図２のステップＡ３）は終了する。
【００７７】［第２の実施の形態］次に、本発明による
第２の実施の形態について図面を参照して詳細に説明す
る。
第２の実施の形態について図面を参照して詳細に説明す
る。
【００７８】図６は、本発明による第２の実施の形態を
示すブロック構成図である。
示すブロック構成図である。
【００７９】図６を参照するに、本発明による第２の実
施の形態は、叙上の第１の実施の形態の構成に加えて、
メモリアドレスバス試験プログラムを記録した記録媒体
６−８を備えている。この記録媒体６−８は磁気ディス
ク、半導体メモリ、その他の記録媒体であってよい。
施の形態は、叙上の第１の実施の形態の構成に加えて、
メモリアドレスバス試験プログラムを記録した記録媒体
６−８を備えている。この記録媒体６−８は磁気ディス
ク、半導体メモリ、その他の記録媒体であってよい。
【００８０】メモリアドレスバス試験プログラムは、記
録媒体６−８からコンピュータ（中央処理装置；プロセ
ッサ；データ処理装置）６−１に読み込まれ、コンピュ
ータ６−１の動作を制御する。コンピュータ６−１はメ
モリアドレスバス試験プログラムの制御により以下の処
理、すなわち第１の実施の形態におけるコンピュータ１
−１による処理と同一の処理を実行する。
録媒体６−８からコンピュータ（中央処理装置；プロセ
ッサ；データ処理装置）６−１に読み込まれ、コンピュ
ータ６−１の動作を制御する。コンピュータ６−１はメ
モリアドレスバス試験プログラムの制御により以下の処
理、すなわち第１の実施の形態におけるコンピュータ１
−１による処理と同一の処理を実行する。
【００８１】先ず、最小アドレスと最大アドレスを求め
る手段（図２のステップＡ１）は、図４に示す最小アド
レスＡＤｍｉｎ及び最大アドレスＡＤｍａｘの設定方法
に従い、メモリモジュール内アドレス選択ビットが全て
“０”であるアドレスを最小アドレス、メモリモジュー
ル内アドレス選択ビットが全て“１”であるアドレスを
最大アドレスとして、メモリモジュール選択ビットが採
りうる状態全ての個数分が用意される。
る手段（図２のステップＡ１）は、図４に示す最小アド
レスＡＤｍｉｎ及び最大アドレスＡＤｍａｘの設定方法
に従い、メモリモジュール内アドレス選択ビットが全て
“０”であるアドレスを最小アドレス、メモリモジュー
ル内アドレス選択ビットが全て“１”であるアドレスを
最大アドレスとして、メモリモジュール選択ビットが採
りうる状態全ての個数分が用意される。
【００８２】０スタック及びブリッジ障害を確認する手
段（図３ａのステップＢ１〜ステップＢ１４）は、該最
小アドレスにオール“０”を書き込み、最小アドレスの
任意の“０”であるビット位置を“１”とした試験アド
レスにそのアドレス値と同一のデータを書き込み後、該
最小アドレスを読み出し、オール“０”であることによ
り該任意のビット位置に０スタックがないことを確認す
る。その後該試験アドレス全てを読み出し、アドレス値
と同一のデータであることによりブリッジ障害がないこ
とを確認する。
段（図３ａのステップＢ１〜ステップＢ１４）は、該最
小アドレスにオール“０”を書き込み、最小アドレスの
任意の“０”であるビット位置を“１”とした試験アド
レスにそのアドレス値と同一のデータを書き込み後、該
最小アドレスを読み出し、オール“０”であることによ
り該任意のビット位置に０スタックがないことを確認す
る。その後該試験アドレス全てを読み出し、アドレス値
と同一のデータであることによりブリッジ障害がないこ
とを確認する。
【００８３】１スタック及びブリッジ障害を確認する手
段（図３ｂのステップＣ１〜ステップＣ１４）は、該最
大アドレスにオール“１”を書き込み、最小アドレスの
任意の“１”であるビット位置を“０”とした試験アド
レスにそのアドレス値と同一のデータを書き込み後、該
最大アドレスを読み出し、オール“１”であることによ
り該任意のビット位置に１スタックがないことを確認す
る。その後該試験アドレスの全てを読み出し、アドレス
値と同一のデータであることによりブリッジ障害がない
ことを確認する。
段（図３ｂのステップＣ１〜ステップＣ１４）は、該最
大アドレスにオール“１”を書き込み、最小アドレスの
任意の“１”であるビット位置を“０”とした試験アド
レスにそのアドレス値と同一のデータを書き込み後、該
最大アドレスを読み出し、オール“１”であることによ
り該任意のビット位置に１スタックがないことを確認す
る。その後該試験アドレスの全てを読み出し、アドレス
値と同一のデータであることによりブリッジ障害がない
ことを確認する。
【００８４】
【発明の効果】本発明は以上の如く構成され、作用する
ものであり、本発明によれば以下に示す如き効果が得ら
れる。
ものであり、本発明によれば以下に示す如き効果が得ら
れる。
【００８５】第１の効果は、複数のメモリモジュールか
ら構成されたメモリに関して、全てのメモリモジュール
に分配されたアドレスバスについての試験ができること
である。
ら構成されたメモリに関して、全てのメモリモジュール
に分配されたアドレスバスについての試験ができること
である。
【００８６】その理由は、メモリを制御するアドレスバ
スをメモリモジュール選択ビットとメモリモジュール内
アドレス選択ビットに分割し、メモリモジュール内アド
レス選択ビットの試験を全てメモリモジュールに対して
実施する構成を持つためである。
スをメモリモジュール選択ビットとメモリモジュール内
アドレス選択ビットに分割し、メモリモジュール内アド
レス選択ビットの試験を全てメモリモジュールに対して
実施する構成を持つためである。
【００８７】第２の効果は、アドレスバスのブリッジ障
害を検出できることである。
害を検出できることである。
【００８８】その理由は、０スタック試験及び１スタッ
ク試験にて各試験対象アドレスにアドレス固有のデータ
を書き込むことにより、ブリッジ障害による同一アドレ
スの書き込みが行われたか否かを判別できるためであ
る。
ク試験にて各試験対象アドレスにアドレス固有のデータ
を書き込むことにより、ブリッジ障害による同一アドレ
スの書き込みが行われたか否かを判別できるためであ
る。
【図１】本発明による第１の実施の形態を示すブロック
構成図である。
構成図である。
【図２】メモリアドレスバス試験方式の全体の流れ図で
ある。
ある。
【図３ａ】０スタック及びブリッジ試験方式の流れ図で
ある。
ある。
【図３ｂ】１スタック及びブリッジ試験方式の流れ図で
ある。
ある。
【図４】メモリモジュール毎のアドレスＡＤｍｉｎ、Ａ
Ｄｍａｘ、ＡＤｎの設定を示す図である。
Ｄｍａｘ、ＡＤｎの設定を示す図である。
【図５】実施例におけるメモリモジュール毎のアドレス
ＡＤｍｉｎ、ＡＤｍａｘ、ＡＤｎの設定を示す図であ
る。
ＡＤｍｉｎ、ＡＤｍａｘ、ＡＤｎの設定を示す図であ
る。
【図６】本発明による第２の実施の形態を示すブロック
構成図である。
構成図である。
【図７】（ａ）、（ｂ）は従来のメモリアドレスバス試
験方式を示す流れ図である。
験方式を示す流れ図である。
１−１、６−１…コンピュータ（中央処理装置；プロセ
ッサ；データ処理装置） １−２、６−２…メモリモジュール内アドレス選択バス １−３、６−３…メモリモジュール選択バス １−４、１−５、１−６、１−７、６−４、６−５、６
−６、６−７…メモリモジュール ６−８…記録媒体 Ａ１…ＡＤｍｉｎ、ＡＤｍａｘ設定手段 Ａ２…試験実行プログラム起動手段 Ａ３…メモリモジュール最終判定手段 Ａ４…次メモリモジュール設定手段 Ｂ１…ＡＤ１設定手段 Ｂ２…ＡＤｍｉｎへのオール“０”書き込み手段 Ｂ３…ＡＤｎへのアドレス値書き込み手段 Ｂ４…ＡＤｍｉｎからのデータ読み出し手段 Ｂ５…読み出しデータのオール“０”判定手段 Ｂ６、Ｂ１１…ＡＤｎ更新手段 Ｂ７…“０”スタック発生判断手段 Ｂ８、Ｂ１３、Ｃ８、Ｃ１３…アドレス選択ビットの範
囲内判定手段 Ｂ９…ＡＤｎからのデータ読み出し手段 Ｂ１０、Ｃ１０…読み出しデータのアドレス値判定手段 Ｂ１２、Ｃ１２…ブリッジ障害発生判定手段 Ｂ１４、Ｃ１４…正常判定手段 Ｃ１…ＡＤ１−１設定手段 Ｃ２…ＡＤｍａｘへのオール“１”書き込み手段 Ｃ３…ＡＤ１−ｎへのアドレス値書き込み手段 Ｃ４…ＡＤｍａｘからのデータ読み出し手段 Ｃ５…読み出しデータのオール“１”判定手段 Ｃ６、Ｃ１１…ＡＤ１−ｎ更新手段 Ｃ７…“１”スタック発生判断手段 Ｃ８…アドレス選択ビットの範囲内判定手段 Ｃ９…ＡＤ１−ｎからのデータ読み出し手段
ッサ；データ処理装置） １−２、６−２…メモリモジュール内アドレス選択バス １−３、６−３…メモリモジュール選択バス １−４、１−５、１−６、１−７、６−４、６−５、６
−６、６−７…メモリモジュール ６−８…記録媒体 Ａ１…ＡＤｍｉｎ、ＡＤｍａｘ設定手段 Ａ２…試験実行プログラム起動手段 Ａ３…メモリモジュール最終判定手段 Ａ４…次メモリモジュール設定手段 Ｂ１…ＡＤ１設定手段 Ｂ２…ＡＤｍｉｎへのオール“０”書き込み手段 Ｂ３…ＡＤｎへのアドレス値書き込み手段 Ｂ４…ＡＤｍｉｎからのデータ読み出し手段 Ｂ５…読み出しデータのオール“０”判定手段 Ｂ６、Ｂ１１…ＡＤｎ更新手段 Ｂ７…“０”スタック発生判断手段 Ｂ８、Ｂ１３、Ｃ８、Ｃ１３…アドレス選択ビットの範
囲内判定手段 Ｂ９…ＡＤｎからのデータ読み出し手段 Ｂ１０、Ｃ１０…読み出しデータのアドレス値判定手段 Ｂ１２、Ｃ１２…ブリッジ障害発生判定手段 Ｂ１４、Ｃ１４…正常判定手段 Ｃ１…ＡＤ１−１設定手段 Ｃ２…ＡＤｍａｘへのオール“１”書き込み手段 Ｃ３…ＡＤ１−ｎへのアドレス値書き込み手段 Ｃ４…ＡＤｍａｘからのデータ読み出し手段 Ｃ５…読み出しデータのオール“１”判定手段 Ｃ６、Ｃ１１…ＡＤ１−ｎ更新手段 Ｃ７…“１”スタック発生判断手段 Ｃ８…アドレス選択ビットの範囲内判定手段 Ｃ９…ＡＤ１−ｎからのデータ読み出し手段
Claims (7)
- 【請求項１】 複数のメモリモジュールによって構成さ
れるメモリのアドレスバスの正常性を試験する方式であ
って、 メモリモジュール内の最小アドレスと最大アドレスを求
める手段と、 該最小アドレスにオール“０”を書き込み、最小アドレ
スの任意の“０”であるビット位置を“１”とした試験
アドレスにそのアドレス値と同一のデータを書き込み
後、該最小アドレスを読み出し、オール“０”であるこ
とにより該任意のビット位置に０スタックがないことを
確認する手段と、 前記最大アドレスにオール“１”を書き込み、最大アド
レスの任意の“１”であるビット位置を“０”とした試
験アドレスにそのアドレス値と同一のデータを書き込み
後、該最大アドレスを読み出し、オール“１”であるこ
とにより該任意のビット位置に１スタックがないことを
確認する手段と、 前記試験アドレスを順次読み出し、書き込みデータと同
一であることにより該試験アドレスにブリッジ障害がな
いことを確認する手段と、 前記の試験手段を各メモリモジュール毎に行う手段と、 を備えたことを特徴とするメモリアドレスバス試験方
式。 - 【請求項２】 複数のメモリモジュールによって構成さ
れるメモリのアドレスバスの正常性を試験する方式であ
って、 メモリモジュール内の最小アドレスと最大アドレスを求
める手段と、 該最小アドレスに任意のデータを書き込み、最小アドレ
スの任意の“０”であるビット位置を“１”とした試験
アドレスに該任意のデータと異なるアドレス固有のデー
タを書き込み後、該最小アドレスを読み出し、該任意の
データであることにより該任意のビット位置に０スタッ
クがないことを確認する手段と、 前記最大アドレスに任意のデータを書き込み、最大アド
レスの任意の“１”であるビット位置を“０”とした試
験アドレスに該任意のデータと異なるアドレス固有のデ
ータを書き込み後、該最大アドレスを読み出し、オール
“１”であることにより該任意のビット位置に１スタッ
クがないことを確認する手段と、 前記試験アドレスを順次読み出し、アドレス固有のデー
タと同一であることにより該試験アドレスにブリッジ障
害がないことを確認する手段と、 前記の試験手段を各メモリモジュール毎に行う手段と、 を備えたことを特徴とするメモリアドレスバス試験方
式。 - 【請求項３】 前記各メモリモジュール毎に行う手段
は、試験対象となるメモリが単一のメモリモジュールに
よって構成される場合において、最小アドレス及び最大
アドレスがそれぞれ１つであるとし、１メモリモジュー
ル分だけを実施する手段を含むことを更に特徴とする請
求項１または２のいずれか一項に記載のメモリアドレス
バス試験方式。 - 【請求項４】 複数のメモリモジュールによって構成さ
れるメモリのアドレスバスの正常性を試験する方式であ
って、 メモリモジュール内の最小アドレスと最大アドレスを求
め、該最小アドレスにオール“０”を書き込み、最小ア
ドレスの任意の“０”であるビット位置を“１”とした
試験アドレスにそのアドレス値と同一のデータを書き込
み後、該最小アドレスを読み出し、オール“０”である
ことにより該任意のビット位置に０スタックがないこと
を確認し、該最大アドレスにオール“１”を書き込み、
最大アドレスの任意の“１”であるビット位置を“０”
とした試験アドレスにそのアドレス値と同一のデータを
書き込み後、該最大アドレスを読み出し、オール“１”
であることにより該任意のビット位置に１スタックがな
いことを確認し、該試験アドレスを順次読み出し、書き
込みデータと同一であることにより該試験アドレスにブ
リッジ障害がないことを確認し、前記の試験手段を各メ
モリモジュール毎に行うことを特徴とするメモリアドレ
スバス試験方法。 - 【請求項５】 複数のメモリモジュールによって構成さ
れるメモリのアドレスバスの正常性を試験する方式であ
って、 メモリモジュール内の最小アドレスと最大アドレスを求
め、該最小アドレスに任意のデータを書き込み、最小ア
ドレスの任意の“０”であるビット位置を“１”とした
試験アドレスに該任意のデータと異なるアドレス固有の
データを書き込み後、該最小アドレスを読み出し、該任
意のデータであることにより該任意のビット位置に０ス
タックがないことを確認し、該最大アドレスに任意のデ
ータを書き込み、最大アドレスの任意の“１”であるビ
ット位置を“０”とした試験アドレスに該任意のデータ
と異なるアドレス固有のデータを書き込み後、該最大ア
ドレスを読み出し、オール“１”であることにより該任
意のビット位置に１スタックがないことを確認し、該試
験アドレスを順次読み出し、アドレス固有のデータと同
一であることにより該試験アドレスにブリッジ障害がな
いことを確認し、前記の試験手段を各メモリモジュール
毎に行うことを特徴とするメモリアドレスバス試験方
法。 - 【請求項６】 メモリモジュール内の最小アドレスと最
大アドレスを求める処理と、該最小アドレスにオール
“０”を書き込み、最小アドレスの任意の“０”である
ビット位置を“１”とした試験アドレスにそのアドレス
値と同一のデータを書き込み後、該最小アドレスを読み
出し、オール“０”であることにより該任意のビット位
置に０スタックがないことを確認する処理と、該最大ア
ドレスにオール“１”を書き込み、最大アドレスの任意
の“１”であるビット位置を“０”とした試験アドレス
にそのアドレス値と同一のデータを書き込み後、該最大
アドレスを読み出し、オール“１”であることにより該
任意のビット位置に１スタックがないことを確認する処
理と、該試験アドレスを順次読み出し、書き込みデータ
と同一であることにより該試験アドレスにブリッジ障害
がないことを確認する処理と、前記の試験手段を各メモ
リモジュール毎に行う処理とをコンピュータに実行させ
るためのプログラムを記録したことを特徴とする記録媒
体。 - 【請求項７】 メモリモジュール内の最小アドレスと最
大アドレスを求める処理と、該最小アドレスに任意のデ
ータを書き込み、最小アドレスの任意の“０”であるビ
ット位置を“１”とした試験アドレスに該任意のデータ
と異なるアドレス固有のデータを書き込み後、該最小ア
ドレスを読み出し、該任意のデータであることにより該
任意のビット位置に０スタックがないことを確認する処
理と、該最大アドレスに任意のデータを書き込み、最大
アドレスの任意の“１”であるビット位置を“０”とし
た試験アドレスに該任意のデータと異なるアドレス固有
のデータを書き込み後、該最大アドレスを読み出し、該
任意のデータであることにより該任意のビット位置に１
スタックがないことを確認する処理と、該試験アドレス
を順次読み出し、アドレス固有のデータと同一であるこ
とにより該試験アドレスにブリッジ障害がないことを確
認する処理と、前記の試験手段を各メモリモジュール毎
に行う処理とをコンピュータに実行させるためのプログ
ラムを記録したことを特徴とする記録媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01572399A JP3169925B2 (ja) | 1999-01-25 | 1999-01-25 | メモリアドレスバス試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01572399A JP3169925B2 (ja) | 1999-01-25 | 1999-01-25 | メモリアドレスバス試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000215110A true JP2000215110A (ja) | 2000-08-04 |
| JP3169925B2 JP3169925B2 (ja) | 2001-05-28 |
Family
ID=11896691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01572399A Expired - Fee Related JP3169925B2 (ja) | 1999-01-25 | 1999-01-25 | メモリアドレスバス試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3169925B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008026988A (ja) * | 2006-07-18 | 2008-02-07 | Ricoh Co Ltd | 画像入出力装置及び画像入出力方法 |
| JP2009289380A (ja) * | 2008-05-30 | 2009-12-10 | Fujitsu Ltd | メモリテスト方法およびメモリテスト装置 |
| JP2011125374A (ja) * | 2009-12-15 | 2011-06-30 | Daito Giken:Kk | 遊技台 |
| CN112988491A (zh) * | 2021-05-20 | 2021-06-18 | 新华三半导体技术有限公司 | 一种内存测试方法、装置及内存控制器 |
-
1999
- 1999-01-25 JP JP01572399A patent/JP3169925B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008026988A (ja) * | 2006-07-18 | 2008-02-07 | Ricoh Co Ltd | 画像入出力装置及び画像入出力方法 |
| JP2009289380A (ja) * | 2008-05-30 | 2009-12-10 | Fujitsu Ltd | メモリテスト方法およびメモリテスト装置 |
| JP2011125374A (ja) * | 2009-12-15 | 2011-06-30 | Daito Giken:Kk | 遊技台 |
| CN112988491A (zh) * | 2021-05-20 | 2021-06-18 | 新华三半导体技术有限公司 | 一种内存测试方法、装置及内存控制器 |
| CN112988491B (zh) * | 2021-05-20 | 2021-08-06 | 新华三半导体技术有限公司 | 一种内存测试方法、装置及内存控制器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3169925B2 (ja) | 2001-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11720441B2 (en) | Processing-in-memory (PIM) devices | |
| JP2001228980A (ja) | ディスクアレイ用コントローラ | |
| JP5565340B2 (ja) | 試験方法，試験プログラム，及び試験装置 | |
| JP3169925B2 (ja) | メモリアドレスバス試験方式 | |
| US20210382692A1 (en) | Processing-in-memory (pim) devices and methods of testing the pim devices | |
| JP5213061B2 (ja) | ミラーリング制御装置、ミラーリング制御回路、ミラーリング制御方法およびそのプログラム | |
| US7555598B2 (en) | RAID systems and setup methods thereof that integrate several RAID 0 architectures | |
| JPH0528058A (ja) | メモリアドレスバス試験方式 | |
| JPH0283736A (ja) | バッファ記憶制御装置のｏｓｃ検出方式 | |
| JP2001101897A (ja) | フェイルメモリ回路及びそのインタリーブコピー方法 | |
| JP2002244934A (ja) | メモリ監視装置および方法 | |
| JP3090182B2 (ja) | 代替セクタの登録方式 | |
| JPH05173900A (ja) | メモリアドレスバス試験方式 | |
| JPH1183959A (ja) | テストパターン発生装置、テストパターン発生方法およびテストパターン発生プログラムを記録した媒体 | |
| JP3461473B2 (ja) | 主記憶装置の自己診断方式および方法 | |
| JP2000322328A (ja) | データ検証方法及びその装置 | |
| JP2003076616A (ja) | メモリバス診断方法、記憶媒体および情報処理装置 | |
| JPH0863406A (ja) | メモリアクセス制御装置 | |
| JP2000172651A (ja) | 非同期転送モード（ａｔｍ）セルパイプライン処理装置 | |
| JP2000066958A (ja) | ディスクドライブ装置 | |
| JP3917079B2 (ja) | 最適なアクセス戦略の決定方法 | |
| JP2853736B2 (ja) | クラスタ番号変換回路 | |
| JPH11288598A (ja) | 半導体記憶装置のテスト装置 | |
| JPH0916483A (ja) | アドレスバス試験装置 | |
| JPS60549A (ja) | メモリ試験方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |