JPH05173900A

JPH05173900A - メモリアドレスバス試験方式

Info

Publication number: JPH05173900A
Application number: JP3336851A
Authority: JP
Inventors: Masanori Suzuki; 正紀鈴木; Asami Inoue; 麻美井上
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-12-19
Filing date: 1991-12-19
Publication date: 1993-07-13

Abstract

(57)【要約】【目的】メモリに接続された所定ビット数のアドレス
バスについて“０”スタックまたは“１”スタックの有
無を試験するためのメモリアドレスバス試験方式に関
し、最少限のアドレスに対しての書込，読出により、試
験の信頼性を確保しながら効率の良い試験を行ない、試
験実行時間を短縮することを目的とする。【構成】メモリに接続されるＮビットのアドレスバス
について“０”（“１”）スタックの有無を試験する方
式であって、最小アドレスＡＤ１（最大アドレスＡＤ
３）と、ｎビットのみが“１”（“０”）であるアドレ
スＡＤ２（ＡＤ４）とを対とし、最小アドレスＡＤ１
（最大アドレスＡＤ３）にオール“０”（“１”）のデ
ータを書き込むとともに、ｎビットのみが“１”
（“０”）のアドレスＡＤ２（ＡＤ４）に、ｎビットの
みが“１”（または“０”）のデータを書き込んだ後、
最小アドレスＡＤ１（最大アドレスＡＤ３）からデータ
を読み出し、該データがオール“０”（“１”）の時に
正常であると判定するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリに接続された所
定ビット数のアドレスバスについて“０”スタックまた
は“１”スタックの有無を試験するためのメモリアドレ
スバス試験方式に関する。近年、半導体技術の進歩によ
り大容量の半導体メモリが実現されている。このような
大容量のメモリをプリント基板等に搭載してバスに接続
した構成において、バスを含めた試験を行なうものであ
り、信頼性を保ったままで試験時間を短縮することが要
望されている。

【０００２】

【従来の技術】大容量のメモリをプリント基板に搭載し
て、アドレスバス，データバス，制御バスからなるバス
に接続した構成において、アドレスバスの本数も多くな
るため、その中の１本でも“０”スタックまたは“１”
スタックの障害状態になると、メモリが正常でも、正し
いデータの読出および書込をできなくなる。

【０００３】そこで、アドレスバスを含めてメモリの試
験が行なわれている。この試験は、従来、メモリ単体の
試験と同様に、ワルツィングパターン，ウォーキングパ
ターン等の各種試験パターンにより行なわれている。

【０００４】

【発明が解決しようとする課題】しかしながら、従来の
メモリアドレスバスの試験は、前述のように、メモリ単
体の場合と同様に、メモリの全アドレスについて複数回
のデータの書込と読出とを繰り返すことになり、現在の
メモリの記憶容量は非常に大きくなっていることから、
その試験時間が記憶容量に対応して非常に長くなるとい
う課題があった。

【０００５】本発明は、このような課題に鑑み創案され
たもので、最少限のアドレスに対しての書込および読出
により、試験の信頼性を確保しながら効率の良い試験を
行ない、試験実行時間の短縮をはかったメモリアドレス
バス試験方式を提供することを目的とする。

【０００６】

【課題を解決するための手段】図１は本発明の原理説明
図で、図１（ａ）は“０”スタック試験の手順を説明す
る図、図１（ｂ）は“１”スタック試験の手順を説明す
る図である。また、図２は本発明におけるアドレスの組
合せを示す図で、図２（ａ）は“０”スタック試験を説
明すべくアドレスの組合せを示す図、図２（ｂ）は
“１”スタック試験を説明すべくアドレスの組合せを示
す図である。

【０００７】まず、図１（ａ）および図２（ａ）によ
り、メモリに接続されるＮビットのアドレスバスについ
て“０”スタックの有無を試験する場合の本発明の原理
について説明すると、図２（ａ）に示すように、メモリ
の最小アドレスＡＤ１“００００・・・００００”と、
ｎ（１＜ｎ≦Ｎ）ビットのみが“１”であるメモリのア
ドレスＡＤ２とを対とし（ステップＡ１）、その最小ア
ドレスＡＤ１にオール“０”のデータを書き込むととも
に（ステップＡ２）、ｎビットのみが“１”のアドレス
ＡＤ２に、該アドレス番号と同一のｎビットのみが
“１”のデータを書き込んだ後（ステップＡ３）、最小
アドレスＡＤ１からデータを読み出し（ステップＡ
４）、読み出されたデータがオール“０”か否かを判定
し（ステップＡ５）、オール“０”の時に正常であると
判定する一方（ステップＡ６）、オール“０”でない場
合、アドレスバスのＮビットのうち“１”としたｎビッ
トの位置に“０”スタックが発生していると判定する
（ステップＡ７）。

【０００８】なお、ｎビットのみが“１”のデータの
“１”のビット位置は、図２（ａ）に左から右へ順次示
すように、ｎビットのみが“１”のアドレスの“１”の
ビット位置を変更・シフトする毎に、それに合わせて同
様に変更・シフトされるようになっている。一方、メモ
リに接続されるＮビットのアドレスバスについて“１”
スタックの有無を試験する場合には、図１（ｂ）および
図２（ｂ）に示すように、“０”スタック試験の場合と
は逆に、メモリの最大アドレスＡＤ３“１１１１・・・
１１１１”と、ｎ（１＜ｎ≦Ｎ）ビットのみが“０”で
あるメモリのアドレスＡＤ４とを対とし（ステップＢ
１）、その最大アドレスＡＤ３にオール“１”のデータ
を書き込むとともに（ステップＢ２）、ｎビットのみが
“０”のアドレスＡＤ４に、該アドレス番号と同一のｎ
ビットのみが“０”のデータを書き込んだ後（ステップ
Ｂ３）、最大アドレスＡＤ３からデータを読み出し（ス
テップＢ４）、読み出されたデータがオール“１”か否
かを判定し（ステップＢ５）、オール“１”の時に正常
であると判定する一方（ステップＢ６）、オール“１”
でない場合、アドレスバスのＮビットのうち“０”とし
たｎビットの位置に“１”スタックが発生していると判
定する（ステップＢ７）。

【０００９】なお、ｎビットのみが“０”のデータの
“０”のビット位置は、図２（ｂ）に左から右へ順次示
すように、ｎビットのみが“０”のアドレスの“０”の
ビット位置を変更・シフトする毎に、それに合わせて同
様に変更・シフトされるようになっている。

【００１０】

【作用】通常、メモリは、プロセッサ等からなる主制御
部にアドレスバスおよびアドレスバスドライバやデータ
バスを介して接続されており、これらのアドレスバスお
よびアドレスバスドライバを介してアクセスすること
で、メモリ中における指定されたアドレスへのデータ書
込あるいは指定されたアドレスからのデータ読出がデー
タバスを介して行なわれるようになっているが、アドレ
スバスドライバ等のハードウエア構成上、複数ビットを
処理するＬＳＩを使用する場合が多いことから、本発明
の方式は、複数ビットが同時にスタックすることを考慮
したものとなっている。

【００１１】つまり、本発明の方式では、Ｎビットのア
ドレスバスについて、ハードウエアの構成上同時にスタ
ックが起こるものと考えられる所定の複数ビット（ここ
ではｎビット）ごとに“０”もしくは“１”スタック試
験を行なっている。具体的に説明すると、まず、メモリ
１の最小アドレスＡＤ１にオール“０”のデータを書き
込み、次に、ｎビットのみが“１”のアドレスＡＤ２
に、ｎビットのみが“１”のデータを書き込み、最小ア
ドレスＡＤ１からデータを読み出す。このデータがオー
ル“０”であれば正常と判定するが、ｎビットのみが
“１”のアドレスをアドレスバスに送出した時、そのｎ
ビットの“１”のビット位置に“０”スタックが生じて
いると、メモリにはオール“０”の最小アドレスが加え
られることになり、ｎビットのみが“１”のデータはそ
の最小アドレスに書き込まれる。従って、最小アドレス
から読み出したデータは、オール“０”ではなく、
“１”のビットが含まれるから、“０”スタックが存在
し、且つアドレスの“１”のビット位置によりアドレス
バスの“０”スタック位置を識別することができる。

【００１２】また、アドレスとデータとを前述の場合と
反転すると、アドレスバスの“１”スタック試験を行な
うことができる。即ち、メモリの最大アドレスにオール
“１”を書き込み、ｎビットのみ“０”のアドレスに、
ｎビットのみ“０”のデータを書き込み、最大アドレス
からデータを読み出すと、正常の場合にはオール“１”
となるが、アドレスの“０”のビット位置に“１”スタ
ックが生じていると、メモリにはオール“１”の最大ア
ドレスが加えられ、ｎビットのみ“０”のデータが書き
込まれる。従って、最大アドレスから読み出したデータ
には“０”が含まれ、アドレスの“０”のビット位置に
より、アドレスバスの“１”スタック位置を識別するこ
とができる。

【００１３】なお、ｎビットのみが“１”または“０”
のアドレスに、ｎビットのみが“１”または“０”のデ
ータを書き込み、そのデータを書き込む毎に、“１”ま
たは“０”のビット位置を変更・シフトすることによ
り、データバスを含めた試験を行なうがことができる。

【００１４】

【実施例】以下、図面を参照して本発明の実施例を説明
する。（ａ）第１実施例の説明図３〜図７は本発明の第１実施例としてのメモリアドレ
スバス試験方式を示すもので、図３はその方式による
“０”スタック試験の手順を説明するための図、図４は
その方式による“０”スタック試験時におけるアドレス
の組合せを示す図、図５はその方式による“１”スタッ
ク試験の手順を説明するための図、図６はその方式によ
る“１”スタック試験時におけるアドレスの組合せを示
す図、図７は本発明の方式を適用されるシステムの構成
を示すブロック図である。

【００１５】まず、図７により本発明の方式を適用され
るシステムの構成について説明すると、この図７におい
て、１はプロセッサ等からなり本実施例の方式による試
験機能部としても動作する主制御部、２は例えば８ビッ
トのアドレスバス、３は例えば８ビットのデータバス、
４はアドレスバス２およびデータバス３を介して主制御
部１に接続されるメモリ、５は主制御部１にそなえられ
アドレスバス２に所定のアドレスを加えるべく動作する
アドレスバスドライバで、本実施例では、主制御部１
は、後述するような所定の試験プログラムに従って、ア
ドレスバスドライバ５を介してアドレスバス２にメモリ
１のアドレスを送出するようになっている。

【００１６】ここで、本実施例では、アドレスバス２お
よびデータバス３のビット数Ｎが８であり、且つ、アド
レスバスドライバ５等のハードウエア構成上、２連ビッ
ト（ｎ＝２）が同時にスタックする場合の試験方式につ
いて、以下に説明する。まず、図３および図４により、
メモリ４に接続される８ビットのアドレスバス２につい
て“０”スタックの有無を試験する場合について説明す
る。本実施例では、図４に示すように、メモリ４の最小
アドレス“００００００００”と、２連ビットのみが
“１”であるメモリ４のアドレス“００００００１
１”，“００００１１００”，“００１１００００”，
“１１００００００”とを対とし、図３に示すように、
アドレスバス２のビット０〜１，ビット２〜３，ビット
４〜５，ビット６〜７の順で“０”スタック試験を行な
っている。

【００１７】つまり、まず、最小アドレス“０００００
０００”にデータ“００００００００”を書き込むとと
もに、ビット０〜１のみが“１”であるアドレス“００
００００１１”にデータ“００００００１１”を書き込
んだ後、メモリ４の最小アドレス“００００００００”
からデータを読み出し、読み出されたデータが“０００
０００００”であるか確認する。

【００１８】このとき、ビット０〜１が“０”スタック
していれば、アドレス“００００００１１”に書き込ま
れたはずのデータが、最小アドレス“０００００００
０”に書き込まれてしまい、メモリ４の最小アドレス
“００００００００”から読み出されたデータが“００
００００１１”となるために、ビット０〜１の位置にお
いて“０”スタックが生じていることが判明する。

【００１９】同様の手順で、図３および図４に示すよう
に、２連ビットのみが“１”のデータの“１”のビット
位置は、２連ビットのみが“１”のアドレスの“１”の
ビット位置を変更・シフトする毎に、それに合わせて、
順次、同様に変更・シフトされ、ビット２〜３，ビット
４〜５，ビット６〜７についての“０”スタックの試験
が行なわれる。

【００２０】このようにして、最小アドレスと、２連ビ
ットのみ“１”のアドレスとを組として、それぞれのア
ドレスにデータを書き込み、最小アドレスからデータを
読み出して、アドレスバス２の２連ビット毎に“０”ス
タック試験を行なうことで、アドレスバス２が８ビット
幅の場合、８回のデータ書込と、４回のデータ読出とを
行なうことにより、アドレスバス２の全ビットについて
“０”スタック試験を行なうことができる。

【００２１】一方、最小アドレス“００００００００”
を最大アドレス“１１１１１１１１”、“１”を
“０”、“０”を“１”に変更することにより、アドレ
スバス２の“１”スタック試験を行なうことができる。
つまり、メモリ４に接続される８ビットのアドレスバス
２について“１”スタックの有無を試験する場合には、
図５および図６に示すように、“０”スタック試験の場
合とは逆に、図６に示すように、メモリ４の最大アドレ
ス“１１１１１１１１”と、２連ビットのみが“０”で
あるメモリ４のアドレス“１１１１１１００”，“１１
１１００１１”，“１１００１１１１”，“００１１１
１１１”とを対とし、図５に示すように、アドレスバス
２のビット０〜１，ビット２〜３，ビット４〜５，ビッ
ト６〜７の順で“１”スタック試験を行なっている。

【００２２】つまり、まず、最大アドレス“１１１１１
１１１”にデータ“１１１１１１１１”を書き込むとと
もに、ビット０〜１のみが“０”であるアドレス“１１
１１１１００”にデータ“１１１１１１００”を書き込
んだ後、メモリ４の最大アドレス“１１１１１１１１”
からデータを読み出し、読み出されたデータが“１１１
１１１１１”であるか確認する。

【００２３】このとき、ビット０〜１が“１”スタック
していれば、アドレス“１１１１１１００”に書き込ま
れたはずのデータが、最大アドレス“１１１１１１１
１”に書き込まれてしまい、メモリ４の最大アドレス
“１１１１１１１１”から読み出されたデータが“１１
１１１１００”となるために、ビット０〜１の位置にお
いて“１”スタックが生じていることが判明する。

【００２４】同様の手順で、図５および図６に示すよう
に、２連ビットのみが“０”のデータの“０”のビット
位置は、２連ビットのみが“０”のアドレスの“０”の
ビット位置を変更・シフトする毎に、それに合わせて、
順次、同様に変更・シフトされ、ビット２〜３，ビット
４〜５，ビット６〜７についての“１”スタックの試験
が行なわれる。

【００２５】このようにして、“１”スタックの試験に
ついても、最大アドレスと、２連ビットのみ“０”のア
ドレスとを組として、それぞれのアドレスにデータを書
き込み、最大アドレスからデータを読み出して、アドレ
スバス２の２連ビット毎に“１”スタック試験を行なう
ことで、アドレスバス２が８ビット幅の場合、８回のデ
ータ書込と、４回のデータ読出とを行なうことにより、
アドレスバス２の全ビットについて“１”スタック試験
を行なうことができる。

【００２６】このように、本実施例の方式によれば、メ
モリ４の記憶容量が大きく、それに対応してアドレスバ
ス２のバス幅が広い場合でも、従来例に比例して極めて
少ない回数の書込と読出とによりスタック試験を行なう
ことができ、試験時間を大幅に短縮することができる。（ｂ）第２実施例の説明図８〜図１１は本発明の第２実施例としてのメモリアド
レスバス試験方式を示すもので、図８はその方式による
“０”スタック試験の手順を説明するための図、図９は
その方式による“０”スタック試験時におけるアドレス
の組合せを示す図、図１０はその方式による“１”スタ
ック試験の手順を説明するための図、図１１はその方式
による“１”スタック試験時におけるアドレスの組合せ
を示す図である。

【００２７】上述した第１実施例では、アドレスバスド
ライバ５等のハードウエア構成上、隣接する２つのビッ
トつまり２連ビットが同時にスタックする場合の試験方
式について説明したが、この第２実施例では、図８〜図
１１に示すように、アドレスバスドライバ５等のハード
ウエア構成上、隣接しない２つのビット（ビット間に跳
びがある場合）が同時にスタックする場合の試験方式に
ついて説明する。

【００２８】まず、図８および図９により、メモリ４に
接続される８ビットのアドレスバス２について“０”ス
タックの有無を試験する場合について説明する。本実施
例では、図９に示すように、メモリ４の最小アドレス
“００００００００”と、２つのビットのみが“１”で
あるメモリ４のアドレス“０００１０００１”，“００
１０００１０”，“０１０００１００”，“１０００１
０００”とを対とし、図３に示すように、アドレスバス
２のビット０，４，ビット１，５，ビット２，６，ビッ
ト３，７の順で“０”スタック試験を行なっている。

【００２９】つまり、まず、最小アドレス“０００００
０００”にデータ“００００００００”を書き込むとと
もに、ビット０，４のみが“１”であるアドレス“００
０１０００１”にデータ“０００１０００１”を書き込
んだ後、メモリ４の最小アドレス“００００００００”
からデータを読み出し、読み出されたデータが“０００
０００００”であるか確認する。

【００３０】このとき、ビット０，４が“０”スタック
していれば、アドレス“０００１０００１”に書き込ま
れたはずのデータが、最小アドレス“０００００００
０”に書き込まれてしまい、メモリ４の最小アドレス
“００００００００”から読み出されたデータが“００
０１０００１”となるために、ビット０，４の位置にお
いて“０”スタックが生じていることが判明する。

【００３１】同様の手順で、図８および図９に示すよう
に、２つのビットのみが“１”のデータの“１”のビッ
ト位置は、２つのビットのみが“１”のアドレスの
“１”のビット位置を変更・シフトする毎に、それに合
わせて、順次、同様に変更・シフトされ、ビット１，
５，ビット２，６，ビット３，７についての“０”スタ
ックの試験が行なわれる。

【００３２】一方、メモリ４に接続される８ビットのア
ドレスバス２について“１”スタックの有無を試験する
場合には、図１０および図１１に示すように、“０”ス
タック試験の場合とは逆に、図１１に示すように、メモ
リ４の最大アドレス“１１１１１１１１”と、２つのビ
ットのみが“０”であるメモリ４のアドレス“１１１０
１１１０”，“１１０１１１０１”，“１０１１１０１
１”，“０１１１０１１１”とを対とし、図１０に示す
ように、アドレスバス２のビット０，４，ビット１，
５，ビット２，６，ビット３，７の順で“１”スタック
試験を行なっている。

【００３３】つまり、まず、最大アドレス“１１１１１
１１１”にデータ“１１１１１１１１”を書き込むとと
もに、ビット０，４のみが“０”であるアドレス“１１
１０１１１０”にデータ“１１１０１１１０”を書き込
んだ後、メモリ４の最大アドレス“１１１１１１１１”
からデータを読み出し、読み出されたデータが“１１１
１１１１１”であるか確認する。

【００３４】このとき、ビット０，４が“１”スタック
していれば、アドレス“１１１０１１１０”に書き込ま
れたはずのデータが、最大アドレス“１１１１１１１
１”に書き込まれてしまい、メモリ４の最大アドレス
“１１１１１１１１”から読み出されたデータが“１１
１０１１１０”となるために、ビット０，４の位置にお
いて“１”スタックが生じていることが判明する。

【００３５】同様の手順で、図５および図６に示すよう
に、２つのビットのみが“０”のデータの“０”のビッ
ト位置は、２つのビットのみが“０”のアドレスの
“０”のビット位置を変更・シフトする毎に、それに合
わせて、順次、同様に変更・シフトされ、ビット１，
５，ビット２，６，ビット３，７についての“１”スタ
ックの試験が行なわれる。

【００３６】このようにして、本発明の第２実施例の方
式によっても第１実施例と同様の作用効果が得られるこ
とは言うまでもない。なお、上述した実施例では、アド
レスバス２とデータバス３とがそれぞれ８ビット幅の場
合を示しているが、本発明はこれに限定されるものでは
なく、メモリ４の記憶容量に対応して１６ビット，２４
ビット，３２ビット，６４ビット等のバス幅のアドレス
バス２を用いる場合にも適用できるものであり例えば、
３２ビット幅の場合には、３２回のデータの書込と、１
６回のデータの読出とにより、アドレスバス２の“０”
スタック試験または“１”スタック試験を行なうことが
でき、両方の試験については、６４回のデータ書込と３
２回のデータ読出とにより済むことになる。

【００３７】また、上述した実施例では、ハードウエア
構成上、２ビット（ｎ＝２）について同時に“０”スタ
ックもしくは“１”が生じる場合について説明したが、
本発明はこれに限定されるものではなく、ハードウエア
構成に応じて、ビット数ｎは設定され、このビット数ｎ
を大きく設定することができれば、より短時間で試験を
行なうことができる。

【００３８】

【発明の効果】以上詳述したように、本発明のメモリア
ドレスバス試験方式によれば、メモリの最小アドレスま
たは最大アドレスにオール“０”またはオール“１”の
データを書き込み、ｎビットのみ“１”または“０”の
アドレスに、ｎビットのみ“１”または“０”のデータ
を書き込み、最小アドレスまたは最大アドレスからデー
タを読み出し、このデータがオール“０”またはオール
“１”の時に正常と判定し、オール“０”またはオール
“１”でない時は、アドレスの“１”または“０”のビ
ット位置に、“０”スタックまたは“１”スタックが生
じていることを識別できるもので、メモリの記憶容量が
大きく、それに対応してアドレスバスのバス幅が広い場
合でも、従来例に比例して極めて少ない回数の書込と読
出とによりスタック試験を行なえ、試験時間を著しく短
縮できる効果がある。

【図面の簡単な説明】

【図１】本発明の原理説明図で、（ａ）は“０”スタッ
ク試験の手順を説明する図、（ｂ）は“１”スタック試
験の手順を説明する図である。

【図２】本発明におけるアドレスの組合せを示す図で、
（ａ）は“０”スタック試験を説明すべくアドレスの組
合せを示す図、（ｂ）は“１”スタック試験を説明すべ
くアドレスの組合せを示す図である。

【図３】本発明の第１実施例の方式による“０”スタッ
ク試験の手順を説明するための図である。

【図４】本発明の第１実施例の方式による“０”スタッ
ク試験時におけるアドレスの組合せを示す図である。

【図５】本発明の第１実施例の方式による“１”スタッ
ク試験の手順を説明するための図である。

【図６】本発明の第１実施例の方式による“１”スタッ
ク試験時におけるアドレスの組合せを示す図である。

【図７】本発明の方式を適用されるシステムの構成を示
すブロック図である。

【図８】本発明の第２実施例の方式による“０”スタッ
ク試験の手順を説明するための図である。

【図９】本発明の第２実施例の方式による“０”スタッ
ク試験時におけるアドレスの組合せを示す図である。

【図１０】本発明の第２実施例の方式による“１”スタ
ック試験の手順を説明するための図である。

【図１１】本発明の第２実施例の方式による“１”スタ
ック試験時におけるアドレスの組合せを示す図である。

【符号の説明】

１主制御部２アドレスバス３データバス４メモリ５アドレスバスドライバ

Claims

【特許請求の範囲】

【請求項１】メモリ（４）に接続される所定ビット数
（Ｎ）のアドレスバス（２）について“０”（または
“１”）スタックの有無を試験する方式であって、該メモリ（４）の最小アドレス（または最大アドレス）
と、複数（ｎ（１＜ｎ≦Ｎ））ビットのみが“１”（ま
たは“０”）である該メモリ（４）のアドレスとを対と
し、該最小アドレス（または最大アドレス）にオール“０”
（または“１”）のデータを書き込むとともに、該複数
（ｎ）ビットのみが“１”（または“０”）のアドレス
に、該複数（ｎ）ビットのみが“１”（または“０”）
のデータを書き込んだ後、該最小アドレス（または最大
アドレス）からデータを読み出し、該データがオール
“０”（または“１”）の時に正常であると判定するこ
とを特徴とする、メモリアドレスバス試験方式。