JP2000200799A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置（ウエハ）口径の大型化さらに薄
型化が進んでも、半導体装置の凹状の反りの少ない量産
性に優れた半導体装置の製造方法提供する。 【解決手段】 接続電極パッド１２を有する半導体装置
１０の素子形成面である表面に保護膜１３を形成し、電
極パッド１２が開口するように保護膜１３をパターンニ
ングする工程と、共通電極膜１４を半導体装置１０の表
面に形成する工程と、応力緩和膜１５を半導体装置１０
の裏面に形成する工程と、メッキレジスト１６を半導体
装置１０の表面に形成する工程と、メッキレジスト１６
を突起電極形成領域が開口するようにパターンニングす
る工程と、メッキレジスト１６の開口部にメッキにより
突起電極１７を形成する工程と、メッキレジスト１６を
除去する工程と、突起電極１７の付け根以外の部分の共
通電極膜１４および応力緩和膜１５を除去する工程とを
有することを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に半導体
装置の突起電極の製造方法に関し、特に半導体装置を直
接基板に接続するベアチップ実装に用いる半導体装置の
突起電極の製造方法に関する。

【０００２】

【従来の技術】半導体装置を直接基板に接続するベアチ
ップ実装は年々小型化する電子機器にとって理想的な実
装方法である。なかでも半導体装置の素子形成面を基板
側に向けて接続するフリップチップ実装は特に注目を集
めている実装方法である。

【０００３】フリップチップ実装に用いる半導体装置の
突起電極の中でも、微細化に適しているストレートウォ
ール形状の突起電極を例に図面を用いて説明する。図８
から図１０は半導体装置の製造方法を示す断面図であ
る。

【０００４】はじめに図１０を用いて従来技術の突起電
極構造を説明する。図１０に示すように、半導体装置１
０はシリコン基板１１の半導体素子形成面に外部と接続
するための接続電極パッド１２を配置する。半導体素子
の保護を目的とする保護膜１３を接続電極パッド１２が
開口露出するように設ける。共通電極膜１４を接続電極
パッド１２の上に設ける。さらに共通電極膜１４の上に
突起電極１７を形成する。

【０００５】つぎに従来技術における突起電極の製造方
法を説明する。図８に示すように、半導体装置１０はシ
リコン基板１１の素子形成表面にアルミニウムからなる
接続電極パッド１２を外部と接続するために厚さ１μｍ
形成する。さらに、接続電極パッド１２を含むシリコン
基板１１の全面に、半導体素子の保護を目的とする保護
膜１３を形成する。この保護膜１３は一般的に燐を含有
したシリコン酸化膜，窒化シリコン膜等の無機質膜や、
ポリイミド樹脂等の有機質膜や、これらの積層構造を用
い、形成する膜厚は３μｍである。その後、所定のマス
クを用いて露光現像処理を行なうフォトソリグラフィー
とエッチングにより接続電極パッド１２が露出するよう
に保護膜１３を開口する。

【０００６】共通電極膜１４はシリコン基板１１の全面
にスパッタリング法や真空蒸着法等の方法で形成する。
この共通電極膜１４は、アルミニウムを０．８μｍ、ク
ロムを０．０１μｍ、銅を０．８μｍの厚さで順次形成
する。

【０００７】図９に示すようにシリコン基板１１の上に
形成した共通電極膜１４の全面に、感光性レジストから
なるメッキレジスト１６を厚さ２０μｍ形成する。その
後、所定のマスクを用いて露光現像処理を行なうフォト
リソグラフィーにより、接続電極パッド１２の上の共通
電極膜１４の上に開口部を設ける。さらに金からなる突
起電極１７を電解メッキ法にて高さ１５μｍ形成する。

【０００８】図１０に示すように、不用になったメッキ
レジスト１６を除去し、さらに突起電極１７をエッチン
グのマスクとして共通電極膜１４を除去する。

【０００９】

【発明が解決しようとする課題】半導体装置の製造技術
の進歩にともない量産性の効率化を計るため、半導体装
置１１（ウエハ）口径の大型化が進み、口径８インチ半
導体装置１１が主流となっている。口径８インチ半導体
装置１１にアルミニウム厚さ０．８μｍ、クロム厚さ
０．０１μｍ、銅厚さ０．８μｍの共通電極膜１４を形
成すると、共通電極膜１４の膜応力によって口径８イン
チ半導体装置１１に１００μｍ以上の凹状の反りが発生
する。この１００μｍ以上の凹状の半導体装置１１の反
りは、共通電極膜１４の形成後から共通電極膜１４を除
去するまでの製造工程にいくつかの悪影響を与える。

【００１０】その第１の悪影響は、メッキレジスト形成
工程で真空吸着不良が発生することである。メッキレジ
ストの塗布方法は回転塗布が一般的で、図５に示すよう
に、スピンヘッド２１に真空固定した半導体装置１０の
表面にメッキレジスト１６を滴下した後、スピンヘッド
２１を高速回転して、メッキレジスト１６を形成する。
このとき半導体装置１０に反りがあると真空が漏れ吸着
力が低下する。この吸着力が高速回転している半導体装
置１０の遠心力に負けてしまうと、半導体装置１０がス
ピンヘッド２１からはずれ飛び出して破損する。

【００１１】また第２の悪影響は突起電極形成工程で半
導体装置の裏面に金の異常析出不良が発生することであ
る。電解メッキによる突起電極１７の形成は図６に示す
ように、メッキ治具２２に設置した半導体装置１０にメ
ッキ電極針２３を立てる。メッキ電極針２３は半導体装
置１０に形成したメッキレジストを貫通し共通電極膜と
接続する。

【００１２】図７に示すように、非シアン系メッキ液２
５に半導体装置１０設置したメッキ治具２２とアノード
電極２４とを対向するように配置して、電流密度が０．
１〜０．５Ａ／ｄｍ² になるようにメッキ電源で制御し
て突起電極を形成する。

【００１３】凹状の反りのある半導体装置１０をメッキ
治具２２に設置したとき、半導体装置１１とメッキ治具
２２とのあいだに隙間が発生して、メッキ液２２が半導
体装置１１の裏面に回り込み、半導体装置１０の裏面に
も金が析出してしまう。

【００１４】突起電極１７の形成する高さ寸法は、メッ
キレジスト１６の開口面積から算出して、突起電極１７
の形成する高さ制御している。このため、半導体装置１
０の裏面に析出した金の量によって、突起電極１７の形
成する高さに誤差が発生し外形不良が発生する。

【００１５】以上のように半導体装置の凹状の反りは、
共通電極膜形成後から突起電極部分以外の不要になった
共通電極膜を除去する工程までの間、様々な形となり悪
影響を与えている。

【００１６】〔発明の目的〕本発明の目的は上記課題を
解決し、半導体装置の凹状の反りを低減し量産性に優れ
た半導体装置の製造方法を提供することである。

【００１７】

【課題を解決するための手段】上記目的を解決するた
め、本発明の半導体装置の製造方法においては下記記載
の手段を採用する。

【００１８】本発明の半導体装置の製造方法において
は、接続電極パッドを有する半導体装置の素子形成面で
ある表面に保護膜を形成し、電極パッドが開口するよう
に保護膜をパターンニングする工程と、共通電極膜を半
導体装置の表面に形成する工程と、応力緩和膜を半導体
装置の裏面に形成する工程と、メッキレジストを半導体
装置の表面に形成する工程と、メッキレジストを突起電
極形成領域が開口するようにパターンニングする工程
と、メッキレジストの開口部にメッキにより突起電極を
形成する工程と、メッキレジストを除去する工程と、突
起電極の付け根以外の部分の共通電極膜および応力緩和
膜を除去する工程とを有することを特徴とする。

【００１９】本発明の半導体装置の製造方法において
は、接続電極パッドを有する半導体装置の素子形成面で
ある表面に保護膜を形成し、電極パッドが開口するよう
に保護膜をパターンニングする工程と、応力緩和膜を半
導体装置の裏面に形成する工程と、共通電極膜を半導体
装置の表面に形成する工程と、メッキレジストを半導体
装置の表面全面に形成する工程と、メッキレジストを突
起電極形成領域が開口するようにパターンニングする工
程と、メッキレジストの開口部にメッキにより突起電極
を形成する工程と、メッキレジストを除去する工程と、
突起電極の付け根以外の部分の共通電極膜および応力緩
和膜を除去する工程とを有することを特徴とする。

【００２０】〔作用〕本発明による半導体装置の製造方
法は、半導体装置の素子形成面に配置する共通電極膜と
同じ膜構成の応力緩和膜を半導体装置の裏面に設けるこ
とを特徴とする。半導体装置の凹状の反りに強く影響を
与える共通電極膜の応力は応力緩和膜の応力によって相
殺され、半導体装置の凹状の反りが低減できる。

【００２１】半導体装置の凹状の反りによって誘発する
半導体装置の裏面へのメッキ回り込みや半導体装置の真
空吸着不良などの製造工程へ与える悪影響を抑制するこ
とが可能となる。

【００２２】本発明においては、半導体装置（ウエハ）
口径の大型化さらに薄型化が進んでも、半導体装置の凹
状の反りの少ない量産性に優れた半導体装置の製造方法
が可能となる。

【００２３】

【発明の実施の形態】以下、図面を用いて本発明を実施
するための最良の形態における半導体装置の製造方法を
説明する。図１から図５および図７は本発明の半導体装
置の製造方法を示す断面図、図６は本発明の半導体装置
の製造方法を示す平面図である。

【００２４】本発明の実施形態における突起電極の製造
方法を説明する。図１に示すように、半導体装置１０
は、シリコン基板１１の素子形成表面にアルミニウムか
らなる接続電極パッド１２を外部と接続するために、厚
さ１μｍ形成する。

【００２５】さらに、接続電極パッド１２を含むシリコ
ン基板１１の全面に、半導体素子の保護を目的とする保
護膜１３を形成する。この保護膜１３は一般的に燐を含
有したシリコン酸化膜，窒化シリコン膜等の無機質膜
や、ポリイミド樹脂等の有機質膜や、これらの積層構造
を用い、形成する膜厚は２μｍである。その後、所定の
マスクを用いて露光現像処理を行なうフォトソリグラフ
ィーとエッチングにより接続電極パッド１２が露出する
ように保護膜１３を開口する。

【００２６】つぎに共通電極膜１４を、シリコン基板１
１の全面に、アルミニウムを０．８μｍ、クロムを０．
０１μｍ、銅を０．８μｍの厚さで順次金属多層膜をス
パッタリング法や真空蒸着法等の方法で形成する。

【００２７】図２に示すように、シリコン基板１１の裏
面全面に共通電極膜１４と同じ膜構成の応力緩和膜１５
をアルミニウムを０．８μｍ、クロムを０．０１μｍ、
銅を０．８μｍの厚さで順次金属多層膜をスパッタリン
グ法や真空蒸着法等の方法で形成する。

【００２８】つぎに図５に示すようにシリコン基板１１
の全面に、厚膜液状感光性レジストからなるメッキレジ
スト１６を塗布する。メッキレジスト１６の塗布方法は
回転塗布が一般的で、スピンヘッド２１に真空固定した
半導体装置１０の表面にメッキレジスト１６を滴下した
後、スピンヘッド２１を高速回転して、メッキレジスト
１６を厚さ２０μｍ形成する。

【００２９】図３に示すように、所定のマスクを用いて
露光現像処理を行なうフォトリソグラフィーにより、接
続電極パッド１２の上の共通電極膜１４の部分のメッキ
レジスト１６に開口部を設ける。

【００３０】つぎに金からなる突起電極１７を電解メッ
キにて１５μｍの厚さで形成する。電解メッキの方法
は、図６に示すように、メッキ治具２２に設置した半導
体装置１０にメッキ電極針２３を立てる。メッキ電極針
２３は半導体装置１０に形成したメッキレジストを貫通
し共通電極膜と接続する。

【００３１】図７に示すように、非シアン系メッキ液２
５に半導体装置１０設置したメッキ治具２２とアノード
電極２４とを対向するように配置して、電流密度が０．
１〜０．５Ａ／ｄｍ² になるようにメッキ電源で制御し
て突起電極を形成する。

【００３２】図４に示すように、その後不用になったメ
ッキレジスト１６をレジスト剥離液で除去する。さらに
突起電極１７の付け根部分以外の共通電極膜１４および
応力緩和膜１５を除去する。共通電極膜１４と応力緩和
膜１５の双方の上層メタルである銅をメルテックス製銅
エッチング液エンストリップＣ（商品名）によりエッチ
ング除去する。

【００３３】つぎに硝酸セリウムアンモニウムとフェリ
シアン化カリウムと水酸化ナトリウムの混合液により共
通電極膜１４の中層メタルのクロムおよび下層メタルの
アルミニウムのエッチング除去を行う。

【００３４】本発明による半導体装置の製造方法におい
ては、半導体装置の凹状の反りの要因となる共通電極膜
のストレスを打ち消す目的で、共通電極膜と同じ構成の
応力緩和膜を半導体装置の裏面に形成する方法を採用し
た。従来技術の製造方法では６２０μｍ厚さの５インチ
ウエハで共通電極膜形成後に計測した凹状の半導体装置
の反りは１２０μｍであった。本発明による半導体装置
の製造方法では、凹状の半導体装置の反りを従来に比べ
半分以下の５０μｍまで反り量を低減することができ
た。

【００３５】このことにより従来技術の製造方法で問題
となっていた、メッキレジスト形成工程での真空吸着不
良による半導体装置の破損や、突起電極形成工程でのメ
ッキ治具と半導体装置との隙間へのメッキ液の回り込み
による金の異常析出は無くなり、量産性に優れた半導体
装置の製造方法を提供することが可能となった。

【００３６】本発明の実施形態を、アルミニウムとクロ
ムと銅との膜構成の共通電極膜を例に説明してきたが、
アルミニウムとチタンと銅の金属多層膜や、チタンパラ
ジウムの金属多層膜や、チタンと金の金属多層膜や、チ
タンと白金の金属多層膜や、チタン・タングステン合金
とバラジウムの金属多層膜や、チタン・タングステン合
金と金の金属多層膜や、チタン・タングステン合金と白
金の金属多層膜などを用いた共通電極膜でも適用可能で
ある。

【００３７】さらに本発明の実施形態を、共通電極膜形
成・応力緩和膜形成の順の製造方法で説明したが、応力
緩和膜形成・共通電極膜形成の順の製造方法を採用して
も同様の効果が得られる。また、共通電極膜と応力緩和
膜とを全く同じ構成にしなくても同様の効果が得られる
ので、半導体装置（ウエハ）の大きさや厚さに応じて応
力緩和膜の膜厚を選択し半導体装置の凹状の反りをほと
んど無くすことが可能である。

【００３８】

【発明の効果】以上の説明で明らかなように本発明によ
る半導体装置の製造方法では、半導体装置の素子形成面
に配置した共通電極膜と同じ膜構成の応力緩和膜を、半
導体装置の裏面に設置することを特徴としている。

【００３９】その結果、半導体装置の凹状の反りに強く
影響を与える共通電極膜の応力は応力緩和膜の応力によ
って相殺され、半導体装置の凹状の反りが低減できる。
そのことにより、半導体装置の凹状の反りによって誘発
する半導体装置の裏面へのメッキ回り込みや半導体装置
の真空吸着不良などの製造工程へ与える悪影響を抑制す
ることが可能となる。

【００４０】本発明においては、半導体装置（ウエハ）
口径の大型化さらに薄型化が進んでも、半導体装置の凹
状の反りの少ない量産性に優れた半導体装置の製造方法
が可能となる

【図面の簡単な説明】

【図１】本発明の実施形態における半導体装置の製造方
法を示す断面図である。

【図２】本発明の実施形態における半導体装置の製造方
法を示す平面図である。

【図３】本発明の実施形態における半導体装置の製造方
法を示す平面図である。

【図４】本発明の実施形態における半導体装置の製造方
法を示す断面図である。

【図５】本発明の実施形態および従来技術における半導
体装置の製造方法を説明するための断面図である。

【図６】本発明の実施形態および従来技術における半導
体装置の製造方法を説明するための平面である。

【図７】本発明の実施形態および従来技術における半導
体装置の製造方法を説明するための断面図である。

【図８】従来技術を説明するための半導体装置を示すの
断面図である。

【図９】従来技術を説明するための半導体装置を示すの
断面図である。

【図１０】従来技術を説明するための半導体装置を示す
の断面図である。

【符号の説明】

１０：半導体装置 １１：シリコン基板 １２：接続電極パッド １３：保護膜 １４：共通電極膜 １５：応力緩和膜 １６：メッキレジスト １７：突起電極

Claims (6)

【特許請求の範囲】
1. 【請求項１】 接続電極パッドを有する半導体装置の素
   子形成面である表面に保護膜を形成し、電極パッドが開
   口するように保護膜をパターンニングする工程と、 共通電極膜を半導体装置の表面に形成する工程と、 応力緩和膜を半導体装置の裏面に形成する工程と、 メッキレジストを半導体装置の表面に形成する工程と、 メッキレジストを突起電極形成領域が開口するようにパ
   ターンニングする工程と、 メッキレジストの開口部にメッキにより突起電極を形成
   する工程と、 メッキレジストを除去する工程と、 突起電極の付け根以外の部分の共通電極膜および応力緩
   和膜を除去する工程とを有することを特徴とする半導体
   装置。
2. 【請求項２】 接続電極パッドを有する半導体装置の素
   子形成面である表面に保護膜を形成し、電極パッドが開
   口するように保護膜をパターンニングする工程と、 応力緩和膜を半導体装置の裏面に形成する工程と、 共通電極膜を半導体装置の表面に形成する工程と、 メッキレジストを半導体装置の表面全面に形成する工程
   と、 メッキレジストを突起電極形成領域が開口するようにパ
   ターンニングする工程と、 メッキレジストの開口部にメッキにより突起電極を形成
   する工程と、 メッキレジストを除去する工程と、 突起電極の付け根以外の部分の共通電極膜および応力緩
   和膜を除去する工程とを有することを特徴とする半導体
   装置。
3. 【請求項３】 共通電極膜と応力緩和膜とは、 同じ構成とすることを特徴とする請求項１に記載の半導
   体装置。
4. 【請求項４】 共通電極膜と応力緩和膜とは、 同じ材料とするとともに、ほぼ同じ膜厚とすることを特
   徴とする請求項１に記載の半導体装置。
5. 【請求項５】 共通電極膜と応力緩和膜とは、 同じ構成とすることを特徴とする請求項２に記載の半導
   体装置。
6. 【請求項６】 共通電極膜と応力緩和膜とは、 同じ材料とするとともに、ほぼ同じ膜厚とすることを特
   徴とする請求項２に記載の半導体装置。