JP2000200706A - アレイ型多重チップ素子及びその製造方法 - Google Patents
アレイ型多重チップ素子及びその製造方法Info
- Publication number
- JP2000200706A JP2000200706A JP11310531A JP31053199A JP2000200706A JP 2000200706 A JP2000200706 A JP 2000200706A JP 11310531 A JP11310531 A JP 11310531A JP 31053199 A JP31053199 A JP 31053199A JP 2000200706 A JP2000200706 A JP 2000200706A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- array
- type
- unit elements
- sintered body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 30
- 239000011521 glass Substances 0.000 claims abstract description 50
- 238000007747 plating Methods 0.000 claims abstract description 46
- 238000005245 sintering Methods 0.000 claims abstract description 19
- 150000001875 compounds Chemical class 0.000 claims abstract 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 30
- 229910052759 nickel Inorganic materials 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 13
- 239000002131 composite material Substances 0.000 claims description 10
- 229910000679 solder Inorganic materials 0.000 claims description 9
- 239000000853 adhesive Substances 0.000 claims description 6
- 230000001070 adhesive effect Effects 0.000 claims description 6
- 239000011324 bead Substances 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 230000035515 penetration Effects 0.000 abstract 1
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 5
- 229910052709 silver Inorganic materials 0.000 description 5
- 239000004332 silver Substances 0.000 description 5
- 229910001252 Pd alloy Inorganic materials 0.000 description 4
- 229910052763 palladium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000003628 erosive effect Effects 0.000 description 3
- SWELZOZIOHGSPA-UHFFFAOYSA-N palladium silver Chemical compound [Pd].[Ag] SWELZOZIOHGSPA-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910001174 tin-lead alloy Inorganic materials 0.000 description 2
- 229910000978 Pb alloy Inorganic materials 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G9/00—Electrolytic capacitors, rectifiers, detectors, switching devices, light-sensitive or temperature-sensitive devices; Processes of their manufacture
- H01G9/004—Details
- H01G9/04—Electrodes or formation of dielectric layers thereon
- H01G9/042—Electrodes or formation of dielectric layers thereon characterised by the material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01C—RESISTORS
- H01C13/00—Resistors not provided for elsewhere
- H01C13/02—Structural combinations of resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Thermistors And Varistors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Ceramic Capacitors (AREA)
Abstract
止して信頼性の高いアレイ型多重チップ素子及びその製
造方法を提供する。 【解決手段】 複数個の単位素子30を1つの複合チッ
プとして一体化させて成るアレイ型多重チップ素子にお
いて、複数個の単位素子30内にそれぞれ配設された内
部電極31が両側面に露出されるように複数個の単位素
子30をアレイ型に配列して焼結処理を行なうことによ
り、複数個の単位素子30を一体化して成るアレイ型チ
ップ焼結体30aと、互いに隣接する単位素子30の内
部電極31間のアレイ型チップ焼結体30aの表面に形
成されたガラスペースト32aと、互いに隣接するガラ
スペースト32a間のアレイ型チップ焼結体30aの表
面上に露出された内部電極31を覆うように形成された
導電性ペースト33から成る外部電極とをそれぞれ設け
る。
Description
をアレイ型に配列して1つの複合チップとして一体化さ
せて成るアレイ型多重チップ素子及びその製造方法に関
し、更に詳しくは、このようなアレイ型多重チップ素子
に配設される外部端子の製造方法に関するものである。
能化の傾向に伴い、チップキャパシタ、チップレジス
タ、チップインダクタ、チップバリスタ及びチップビー
ド(chipbead)のような電子部品、すなわち、複数個の
単位素子を1つの複合チップ(複合素子)に一体化させ
て基板に装着する多重チップアレイ型電子部品としてア
レイ型多重チップ素子が常用化されつつある。ここで、
前記複数個の単位素子としては、同種又は異種のものが
使用されている。
してチップバリスタの製造方法につき述べると、次の如
くである。すなわち、チップバリスタの従来の製造方法
にあっては、先ず、図3(A)に示すように、公知の方
法により多層のバリスタ部材11及び多層の内部電極1
2を交互に順次積層した後に、焼結処理を施してこれら
を一体化したチップバリスタ10を形成する。なお、こ
の場合、各内部電極12の側面は、チップバリスタ10
の両側面において交互に順次露出して形成される。
極12の側面が露出されたチップバリスタ10の両側面
に外部電極13をそれぞれ形成する。これらの外部電極
13は、銀、パラジウム、又は銀−パラジウム合金など
の粉末をペースト状にしたものを、内部電極12の側面
を被覆するようにチップバリスタ10の両側面に塗布
し、常圧下において200℃の温度で15分間にわたり
乾燥した後に、800℃の温度で約10分間にわたり焼
結処理を施すことにより形成する。
極13の外側表面にニッケルメッキを施してニッケルメ
ッキ層14を形成した後に、このニッケルメッキ層14
の外側表面に鉛、錫、又は錫(Sn)−鉛(Pb)合金
からハンダメッキ層15をメッキすることにより、単位
素子としてのチップバリスタを製造するようにしてい
た。
の複数個のバリスタの単位素子を使用して1つの複合チ
ップを製造する多重チップ素子の製造方法について、図
4(A)〜(C))を参照して説明する。
(例えば、4個)の単位素子10をアレイ型(並列状)
に配列してこれらが一体となるように焼結処理を施し、
これにより一体化された1つのアレイ型チップ焼結体2
0を形成する。このとき、アレイ型チップ焼結体20の
互いに対応する両側面には、単位素子10の数だけの内
部電極群21aが露出される。なお、内部電極群21a
とは、各単位素子10がそれぞれ有する複数個の内部電
極12の群(セット)を意味する。
電極群21aの側面(露出面)に対応するアレイ型チッ
プ焼結体20の両側縁部分に銀、パラジウム、又は銀−
パラジウム合金などのような導電性材料をペースト状に
して塗布した後に、焼結処理を施して複数個の外部電極
22を形成する。
電極22の外側表面上にニッケルメッキを施し、さらに
そのニッケルメッキ層の表面上に錫、鉛、又は錫−鉛合
金を用いてハンダメッキ層23を電気鍍金法又は無電解
鍍金法により形成する。
如き従来のアレイ型多重チップ素子及びその製造方法に
あっては、外部電極22上にニッケルメッキ層及びハン
ダメッキ層23をそれぞれメッキする際に、外部電極2
2だけにこれらのメッキ層を形成すべきであるが、チッ
プインダクタ、チップバリスタ、チップLCフィルタ、
チップビード及びチップキャパシタの場合には、素子
(アレイ型チップ焼結体)の表面抵抗が小さく組織構造
が微細であるため、メッキ滲透(over-plating )現象
が発生してチップ素子の表面にもメッキ層(メッキ被
膜)が形成されてしまう場合がある。このようなメッキ
滲透現象によりチップ素子の表面にメッキ層が形成され
てしまうと、互いに隣接する外部電極22間の間隔が極
めて短いため、必然的に、互いに隣接する単位素子の端
子と端子との間が通電状態となる不具合を生じるおそれ
がある。
の表面にもメッキ液が付着したり、チップ素子の内部に
滲透(浸透)してチップ素子の電気的特性に悪い影響を
及ぼし、チップ素子の信頼性を低下させるという問題点
がある。
程中に、メッキ液がアレイ型チップ焼結体20と外部電
極22との接触部位に滲透してこの焼結体の表面と反応
するので、前記焼結体の表面が融解され、アレイ型チッ
プ焼結体20と外部電極22との接触面に浮き現象が発
生して外部電極22の付着強度が低下する。このため、
アレイ型多重チップ素子が電子回路基板に実装された場
合、外部電極22が抜けて回路基板とアレイ型多重チッ
プ素子との間に電気的な接触不良現象が起こるおそれが
ある。
なされたものであって、その主な目的は、メッキ滲透現
象などによる端子間の通電を防止して信頼性の高いアレ
イ型多重チップ素子及びその製造方法を提供することに
ある。
着強度を十分に確保し得るアレイ型多重チップ素子及び
その製造方法を提供することにある。
を形成する際のアレイ型チップ焼結体と外部電極との接
触面積を最小にして、外部電極の形成のためのメッキ工
程中において、メッキ液がアレイ型チップ焼結体と外部
電極との接触面間に滲透して外部電極の付着強度を低下
させる憂いを防止し得るアレイ型多重チップ素子及びそ
の製造方法を提供することにある。
するために、本発明では、複数個の単位素子を1つの複
合チップとして一体化させて成るアレイ型多重チップ素
子において、(a) 前記複数個の単位素子内にそれぞ
れ配設された内部電極が両側面に露出するように前記複
数個の単位素子をアレイ型に配列して焼結処理を行なう
ことにより、前記複数個の単位素子を一体化して成るア
レイ型チップ焼結体と、(b) 互いに隣接する前記単
位素子の内部電極間の前記アレイ型チップ焼結体の表面
に形成されたガラスペーストと、(c) 互いに隣接す
る前記ガラスペースト間の前記アレイ型チップ焼結体の
表面に露出された前記内部電極を覆うように形成された
導電性ペーストから成る外部電極と、を具備するように
している。
に、本発明では、複数個の単位素子を1つの複合チップ
として一体化させて成るアレイ型多重チップ素子の製造
方法において、(a) 前記複数個の単位素子内にそれ
ぞれ配設された内部電極が両側面に露出するように配列
して前記複数個の単位素子を焼結することにより、前記
複数個の単位素子を一体化させて成るアレイ型チップ焼
結体を形成する工程と、(b) 互いに隣接する前記単
位素子の内部電極間の前記アレイ型チップ焼結体の表面
に、前記アレイ型チップ焼結体よりも表面抵抗が大き
く、かつ、後続工程において形成される外部電極との付
着強度を高めるガラスペーストを塗布する工程と、
(c) 前記ガラスペーストを焼結する工程と、(d)
互いに隣接する前記ガラスペースト間の前記内部電極
を覆うように導電性ペーストを塗布する工程と、(e)
前記導電性ペーストを焼結することにより、前記内部
電極の露出面に接触する外部電極を形成する工程と、
(f) 前記外部電極の表面にニッケルメッキを施して
ニッケルメッキ層を形成する工程と、(g) 前記ニッ
ケルメッキ層の表面にハンダ材料から成るハンダ層を形
成する工程と、を順次行うようにしている。
て図1及び図2を参照して説明する。
ップ素子においては、図1に示すように、複数個(例え
ば、4個)の同種の単位素子30を焼結処理により1つ
の複合チップとして一体化して成るアレイ型チップ焼結
体30aの両側面に、複数個の内部電極31が露出され
ると共に、各単位素子30の相互に隣接する各内部電極
31間のアレイ型チップ焼結体30aの表面には、複数
個の焼結されたガラスペースト32aが形成されてい
る。そして、互いに隣接するガラスペースト32a間の
アレイ型チップ焼結体30aの表面上には、銀、パラジ
ウム、及び銀−パラジウム合金のペーストのうちの何れ
か1つから成る導電性ペースト33が各内部電極31を
覆うようにそれぞれ塗布されて外部電極が形成されてい
る。なお、上述の導電性ペースト33の縁部は、焼結さ
れたガラスペースト32aの上面の一部分を覆うように
重畳(オーバラップ)され、互いに隣接するガラスペー
スト32a間の領域が導電性ペースト33にてそれぞれ
埋められ導電性ペースト33と内部電極31とが互いに
電気的に接続されている。
によれば、導電性ペースト33から成る外部電極の一部
分が、焼結されたガラスペースト32aの上面に重畳さ
れているため、強いボンディング力(結合力)を得るこ
とができて外部電極の付着強度を向上させることができ
る。また、焼結されたガラスペースト32aの存在によ
り、外部電極とアレイ型チップ焼結体30aとが直接接
触する部位の面積を最小にすることができるため、外部
電極33とアレイ型チップ焼結体30aとの接触面にメ
ッキ液が流入(侵入)してアレイ型チップ焼結体30a
を浸食して外部電極33の浮き現象が発生するのを抑制
することができ、ひいては外部電極33の付着強度を十
分に確保することができる。
るアレイ型多重チップ素子(チップバリスタ)の製造方
法について、図2(A)〜(E)を参照して説明する。
えば、4個)の同種の単位素子(チップバリスタ素子)
30をアレイ型に配列して焼結処理により1つの複合チ
ップとして一体化して成るアレイ型チップ焼結体30a
を形成する。この場合、上述のチップバリスタ素子30
は、その両側面に交互に露出された複数個の内部電極3
1を有する内部端子群31aをそれぞれ備えるものであ
る。従って、アレイ型チップ焼結体30aは、4個の単
位素子30を一体に焼結して成るものであり、その両側
面にはチップバリスタ30の数(4個)だけの内部電極
群31aが露出されている。なお、内部端子群31aと
は、各単位素子30がそれぞれ有する複数個の内部電極
31の群(セット)を意味する。
型チップ焼結体30aの両側面であって、かつ、互いに
隣接する内部端子群31a間の領域に、ガラスペースト
32を所定幅を有するように塗布する。この場合、上述
のガラスペースト32としては、PbOが0〜30重量
%、ZnOが0〜15重量%、Al2O3が10〜50重
量%、B2O3が15〜30重量%、及びSiO2 が10
〜30重量%の組成を有する材質のものを用いる。ま
た、このガラスペースト32は、後続工程において形成
される外部電極及びアレイ型チップ焼結体30aの表面
抵抗よりも大きな表面抵抗を有する物質により形成する
のが好ましい。その理由は、表面抵抗の大きい物質を塗
布することにより、後続の外部電極メッキ工程中におけ
るメッキの滲透現象を防止することができるからであ
る。また、ガラスペースト32の材料としては、外部電
極の付着強度の向上を図り得るように、外部電極である
導電性ペースト33の構成材料としては、導電性ペース
ト33に対するボンディング力が大きい材料を用いるこ
とが好ましい。
型チップ焼結体30aを乾燥させた後に、500〜10
00℃の温度範囲で1時間にわたって加熱してガラスペ
ースト32を焼結し、各ガラスペースト32aの焼結体
をそれぞれ形成する。
隣接する単位素子30の内部電極31間の前記アレイ型
チップ焼結体30aの表面、すなわち、アレイ型チップ
焼結体30aの表面であってかつ互いに隣接する焼結さ
れたガラスペースト32a間の領域に、銀、パラジウ
ム、及び銀−パラジウム合金の導電性ペーストのうちの
何れか1つの導電性ペースト33を前記内部電極31を
覆うように塗布して前記内部電極31の側面(露出面)
に接触させた状態にする。この場合、導電性ペースト3
3は、互いに隣接する焼結されたガラスペースト32a
間の各領域毎に塗布されると共に、導電性ペースト33
の縁部がガラスペースト32aと接触する部位において
前記ガラスペースト32aの上面の一部分に重畳(オー
バラップ)するように塗布される。その結果的、アレイ
型チップ焼結体30aの両側面は、交互に形成されたガ
ラスペースト32a及び導電性ペースト33によって覆
われた状態となされ、従って、本実施形態のアレイ型多
重チップ素子の両側面においては、アレイ型チップ焼結
体30aの両側面は外部に露出されないように構成され
ている。
後に、400〜800℃の温度範囲で1〜4時間にわっ
て加熱することによりこれを焼結して外部電極を形成す
る。この際、導電性ペースト33(外部電極)の縁部
は、アレイ型チップ焼結体30aと直接接触せずに、外
部電極とのボンディング力の強いガラスペースト32a
の所定部分に重畳されて接触状態となるため、この接触
により外部電極の付着強度を向上させることができる。
外部電極(焼結された導電性ペースト33)の表面上に
ニッケルメッキを施し、これにより形成されるニッケル
メッキ層の表面上に鉛、錫、又は錫−鉛合金などのハン
ダメッキ層34を形成して外部電極の製造を終了する。
ここで、前記ニッケル又は錫などのメッキは、電気鍍金
(electroplating)法又は無電解鍍金(electroless p
lating)法により行う。
ラスペースト32aの材料はアレイ型チップ焼結体30
aの材料に比べて表面抵抗が大きいので、メッキ滲透現
象が発生せず、従って外部電極の表面だけにメッキが行
われることとなる。よって、従来生じていたようなメッ
キ滲透現象による端子間の通電問題を解消することがで
きる。
電極とアレイ型チップ焼結体とが接合する部位において
メッキ液がアレイ型チップ焼結体と反応し、アレイ型チ
ップ焼結体の表面が融解するという不都合な点があった
が、本実施形態のアレイ型多重チップ素子の製造方法に
よれば、外部電極とアレイ型チップ焼結体30aの表面
とが直接的に接触する面積が最小化されているので、メ
ッキ液によるアレイ型チップ焼結体30aの表面の浸食
が抑制され、これにより、アレイ型チップ焼結体30a
への外部電極の付着強度を十分に確保することができ
る。
及び従来のアレイ型多重チップバリスタにおける外部電
極の付着強度に関する実験を行ったところ、下記の表1
に示す如き実験結果が得られた。なお、下記の表1は、
本発明に係るアレイ型多重チップバリスタの外部電極の
付着強度と従来の多重チップ素子の外部電極の付着強度
とを比較した比較表である。
係るアレイ型多重チップバリスタの外部電極の付着強度
が従来のアレイ型多重チップバリスタの外部電極の付着
強度よりも3.5〜4.5倍高いことが分かる。ここ
で、外部電極の付着強度とは、アレイ型多重チップバリ
スタから外部電極を取り外すときに、外部電極が抜けず
に耐え得る最大力を意味する。
が、本発明はこの実施形態に限定されるものではなく、
本発明の技術的思想に基づいて各種の変形及変更が可能
である。例えば、既述の実施形態ではアレイ型多重チッ
プ素子としてアレイ型多重チップバリスタを例に挙げて
本発明を説明したが、本発明は、アレイ型多重チップバ
リスタに限定されるものではなく、多様なアレイ型多重
チップ素子の製造方法にも適用することができる。ま
た、複数個の同種のチップ素子により構成されるアレイ
型多重チップ素子に限定されず、複数個の異種のチップ
素子を一体化して成るアレイ型多重チップ素子にも適用
することができる。このようなアレイ型多重チップ素子
としては、例えば、チップバリスタ、チップキャパシ
タ、チップビード、チップLCフィルタ及びチップイン
ダクタなどを単位素子として包含することができる。
イ型多重チップ素子においては、アレイ型チップ焼結体
を構成する複数個の単位素子内の内部電極間のアレイ型
チップ焼結体の表面にガラスペーストを形成するように
しているため、これらのガラスペースト間に外部電極を
設けるべく導電性ペーストを塗布してこの導電性ペース
トの表面上にメッキ層を形成する際に、前記ガラスペー
ストの存在によりアレイ型チップ焼結体の表面へのメッ
キ液の滲透現象を防止し得て、端子相互間の通電問題を
解決することができ、従ってアレイ型多重チップ素子の
信頼性を向上し得るという効果がある。
素子においては、外部電極の縁部をアレイ型チップ焼結
体と直接接触させずに、アレイ型チップ焼結体の材料よ
りも表面抵抗が大きく、かつ、外部電極の付着強度を高
める特性(ボンディング力が強いという特性)を有する
ガラスペーストと接触させるようにしているため、メッ
キ液がアレイ型多重チップ素子の表面を浸食する問題を
解決することができると共に外部電極の付着強度を向上
し得るという効果がある。また、外部電極の縁部をガラ
スペースト32aの所定部分に重畳させるようにすれ
ば、外部電極の付着強度をより一層向上させることがで
きる。
子の製造方法によれば、電気的に安定で、表面抵抗が大
きく、導電性ペースト(外部電極)とのボンディング力
の強いガラス材料から成るガラスペーストを、外部電極
を形成する前の工程において内部電極間の焼結体表面上
に塗布するようにしているため、メッキ液がアレイ型多
重チップ素子の表面を浸食する問題を解決することがで
きると共に外部電極の付着強度を向上し得るという効果
がある。
を示す平面図である。
多重チップバリスタの製造方法を示す工程図である。
(単位素子)の製造方法を示す工程図である。
プバリスタの製造方法を示す工程図である。
Claims (12)
- 【請求項1】 複数個の単位素子を1つの複合チップと
して一体化させて成るアレイ型多重チップ素子におい
て、(a) 前記複数個の単位素子内にそれぞれ配設さ
れた内部電極が両側面に露出するように前記複数個の単
位素子をアレイ型に配列して焼結処理を行なうことによ
り、前記複数個の単位素子を一体化して成るアレイ型チ
ップ焼結体と、(b) 互いに隣接する前記単位素子の
内部電極間の前記アレイ型チップ焼結体の表面に形成さ
れたガラスペーストと、(c) 互いに隣接する前記ガ
ラスペースト間の前記アレイ型チップ焼結体の表面に露
出された前記内部電極を覆うように形成された導電性ペ
ーストから成る外部電極と、をそれぞれ具備することを
特徴とするアレイ型多重チップ素子。 - 【請求項2】 前記ガラスペーストの材料は、前記アレ
イ型チップ焼結体の材料よりも表面抵抗が大きく、か
つ、前記外部電極の付着強度を高める特性を有すること
を特徴とする請求項1に記載のアレイ型多重チップ素
子。 - 【請求項3】 前記ガラスペーストは、PbOが0〜3
0重量%、ZnOが0〜15重量%、Al2O3が10〜
50重量%、B2O3が15〜30重量%、及びSiO2
が10〜30重量%の組成を有することを特徴とする請
求項1又は2に記載のアレイ型多重チップ素子。 - 【請求項4】 複数個の単位素子を1つの複合チップと
して一体化させて成るアレイ型多重チップ素子の製造方
法において、(a) 前記複数個の単位素子内にそれぞ
れ配設された内部電極が両側面に露出するように配列し
て前記複数個の単位素子を焼結することにより、前記複
数個の単位素子を一体化させて成るアレイ型チップ焼結
体を形成する工程と、(b) 互いに隣接する前記単位
素子の内部電極間の前記アレイ型チップ焼結体の表面
に、前記アレイ型チップ焼結体よりも表面抵抗が大き
く、かつ、後続工程において形成される外部電極との付
着強度を高めるガラスペーストを塗布する工程と、
(c) 前記ガラスペーストを焼結する工程と、(d)
互いに隣接する前記ガラスペースト間の前記内部電極
を覆うように導電性ペーストを塗布する工程と、(e)
前記導電性ペーストを焼結することにより、前記内部
電極の露出面に接触する外部電極を形成する工程と、
(f) 前記外部電極の表面にニッケルメッキを施して
ニッケルメッキ層を形成する工程と、(g) 前記ニッ
ケルメッキ層の表面にハンダ材料から成るハンダ層を形
成する工程と、を順次行うことを特徴とするアレイ型多
重チップ素子の製造方法。 - 【請求項5】 前記導電性ペーストを塗布する工程にお
いては、前記導電性ペーストの縁部が前記ガラスペース
トの上面の所定部分に重畳するように塗布されることを
特徴とする請求項4に記載のアレイ型多重チップ素子の
製造方法。 - 【請求項6】 前記アレイ型チップ焼結体を形成する工
程は、同一の機能を有する同種の複数個の単位素子を一
体化する工程であることを特徴とする請求項4又は5に
記載のアレイ型多重チップ素子の製造方法。 - 【請求項7】 前記アレイ型チップ焼結体を形成する工
程は、異なる機能を有する複数個の異種の単位素子を一
体化する工程であることを特徴とする請求項4又は5に
記載のアレイ型多重チップ素子の製造方法。 - 【請求項8】 前記単位素子は、チップバリスタ、チッ
プキャパシタ、チップビード、チップLCフィルタ、チ
ップインダクタ、及びチップレジスタの中の何れか1つ
であることを特徴とする請求項4乃至7の何れか1項に
記載のアレイ型多重チップ素子の製造方法。 - 【請求項9】 前記複数個の単位素子の中の少なくとも
1個は、チップバリスタ、チップキャパシタ、チップビ
ード、チップLCフィルタ、チップインダクタ、及びチ
ップレジスタの中の何れか1つであることを特徴とする
請求項4乃至7の何れか1項に記載のアレイ型多重チッ
プ素子の製造方法。 - 【請求項10】 前記ガラスペーストは、PbOが0〜
30重量%、ZnOが0〜15重量%、Al2O3が10
〜50重量%、B2O3が15〜30重量%及びSiO2
が10〜30重量%の組成を有することを特徴とする請
求項4乃至9の何れか1項に記載のアレイ型多重チップ
素子の製造方法。 - 【請求項11】 前記ガラスペーストを焼結する工程
は、前記ガラスペーストを500〜1000℃の温度範
囲で1〜4時間にわたって加熱する工程であることを特
徴とする請求項4及び10の何れか1項に記載のアレイ
型多重チップ素子の製造工程。 - 【請求項12】 前記導電性ペーストを焼結する工程
は、前記導電性ペーストを400〜800℃の温度範囲
で1〜4時間にわたって加熱する工程であることを特徴
とする請求項4乃至11の何れか1項に記載のアレイ型
多重チップ素子の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980046807A KR100274210B1 (ko) | 1998-11-02 | 1998-11-02 | 어레이형 다중 칩 부품 |
KR46807/1998 | 1998-11-02 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000200706A true JP2000200706A (ja) | 2000-07-18 |
JP3444826B2 JP3444826B2 (ja) | 2003-09-08 |
Family
ID=19556914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31053199A Expired - Fee Related JP3444826B2 (ja) | 1998-11-02 | 1999-11-01 | アレイ型多重チップ素子及びその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6159768A (ja) |
JP (1) | JP3444826B2 (ja) |
KR (1) | KR100274210B1 (ja) |
CN (1) | CN1145205C (ja) |
TW (1) | TW409389B (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2006126333A1 (ja) * | 2005-05-26 | 2006-11-30 | Murata Manufacturing Co., Ltd. | 積層セラミック電子部品およびその製造方法 |
JP2007214507A (ja) * | 2006-02-13 | 2007-08-23 | Tdk Corp | バリスタ及び発光装置 |
US7341639B2 (en) | 2001-09-28 | 2008-03-11 | Epcos Ag | Electroceramic component comprising a plurality of contact surfaces |
JP2008251630A (ja) * | 2007-03-29 | 2008-10-16 | Tdk Corp | 電子部品の製造方法及び電子部品 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3758464B2 (ja) * | 2000-05-12 | 2006-03-22 | 株式会社村田製作所 | 積層電子部品 |
US7576968B2 (en) * | 2002-04-15 | 2009-08-18 | Avx Corporation | Plated terminations and method of forming using electrolytic plating |
US7177137B2 (en) * | 2002-04-15 | 2007-02-13 | Avx Corporation | Plated terminations |
US7463474B2 (en) * | 2002-04-15 | 2008-12-09 | Avx Corporation | System and method of plating ball grid array and isolation features for electronic components |
US7152291B2 (en) | 2002-04-15 | 2006-12-26 | Avx Corporation | Method for forming plated terminations |
TWI260657B (en) * | 2002-04-15 | 2006-08-21 | Avx Corp | Plated terminations |
US6960366B2 (en) * | 2002-04-15 | 2005-11-01 | Avx Corporation | Plated terminations |
US6982863B2 (en) * | 2002-04-15 | 2006-01-03 | Avx Corporation | Component formation via plating technology |
TW200719553A (en) | 2005-11-08 | 2007-05-16 | Energetic Technology | Three-layer stacked surge absorber and manufacturing method thereof |
CN102254885B (zh) * | 2010-05-20 | 2014-01-15 | 深南电路有限公司 | 无源器件、无源器件埋入式电路板及其制造方法 |
US8659161B2 (en) * | 2011-06-21 | 2014-02-25 | Oracle International Corporation | Chip package with reinforced positive alignment features |
KR101412950B1 (ko) * | 2012-11-07 | 2014-06-26 | 삼성전기주식회사 | 적층 세라믹 커패시터 |
PE20230343A1 (es) * | 2015-12-11 | 2023-03-01 | Immatics Biotechnologies Gmbh | Peptidos que estimulan respuestas inmunitarias antitumorales |
JP2017220523A (ja) * | 2016-06-06 | 2017-12-14 | 株式会社村田製作所 | 積層セラミック電子部品 |
JP2017220524A (ja) * | 2016-06-06 | 2017-12-14 | 株式会社村田製作所 | 積層セラミック電子部品 |
JP2017220521A (ja) * | 2016-06-06 | 2017-12-14 | 株式会社村田製作所 | 電子部品 |
JP6870427B2 (ja) * | 2017-03-30 | 2021-05-12 | Tdk株式会社 | 電子部品 |
KR102263377B1 (ko) | 2019-04-09 | 2021-06-14 | 주식회사 신성계전 | 초기 밝기 조절이 용이한 조광기 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH034501A (ja) * | 1989-06-01 | 1991-01-10 | Sumitomo Metal Mining Co Ltd | 厚膜抵抗体形成用組成物 |
JPH0585002U (ja) * | 1992-04-15 | 1993-11-16 | 株式会社大泉製作所 | 非直線抵抗体 |
JPH05326267A (ja) * | 1992-05-25 | 1993-12-10 | Murata Mfg Co Ltd | 表面実装型電子部品 |
JPH097877A (ja) * | 1995-04-18 | 1997-01-10 | Rohm Co Ltd | 多層セラミックチップ型コンデンサ及びその製造方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5107586A (en) * | 1988-09-27 | 1992-04-28 | General Electric Company | Method for interconnecting a stack of integrated circuits at a very high density |
US5502667A (en) * | 1993-09-13 | 1996-03-26 | International Business Machines Corporation | Integrated multichip memory module structure |
US5869353A (en) * | 1997-11-17 | 1999-02-09 | Dense-Pac Microsystems, Inc. | Modular panel stacking process |
-
1998
- 1998-11-02 KR KR1019980046807A patent/KR100274210B1/ko not_active IP Right Cessation
-
1999
- 1999-05-11 TW TW088107592A patent/TW409389B/zh not_active IP Right Cessation
- 1999-05-19 US US09/314,383 patent/US6159768A/en not_active Expired - Lifetime
- 1999-05-27 CN CNB991071182A patent/CN1145205C/zh not_active Expired - Fee Related
- 1999-11-01 JP JP31053199A patent/JP3444826B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH034501A (ja) * | 1989-06-01 | 1991-01-10 | Sumitomo Metal Mining Co Ltd | 厚膜抵抗体形成用組成物 |
JPH0585002U (ja) * | 1992-04-15 | 1993-11-16 | 株式会社大泉製作所 | 非直線抵抗体 |
JPH05326267A (ja) * | 1992-05-25 | 1993-12-10 | Murata Mfg Co Ltd | 表面実装型電子部品 |
JPH097877A (ja) * | 1995-04-18 | 1997-01-10 | Rohm Co Ltd | 多層セラミックチップ型コンデンサ及びその製造方法 |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7341639B2 (en) | 2001-09-28 | 2008-03-11 | Epcos Ag | Electroceramic component comprising a plurality of contact surfaces |
WO2006126333A1 (ja) * | 2005-05-26 | 2006-11-30 | Murata Manufacturing Co., Ltd. | 積層セラミック電子部品およびその製造方法 |
JPWO2006126333A1 (ja) * | 2005-05-26 | 2008-12-25 | 株式会社村田製作所 | 積層セラミック電子部品およびその製造方法 |
US7612983B2 (en) | 2005-05-26 | 2009-11-03 | Murata Manufacturing Co., Ltd. | Monolithic ceramic electronic component and method for manufacturing the same |
JP4497203B2 (ja) * | 2005-05-26 | 2010-07-07 | 株式会社村田製作所 | 積層セラミック電子部品およびその製造方法 |
JP2007214507A (ja) * | 2006-02-13 | 2007-08-23 | Tdk Corp | バリスタ及び発光装置 |
JP4600309B2 (ja) * | 2006-02-13 | 2010-12-15 | Tdk株式会社 | バリスタ及び発光装置 |
JP2008251630A (ja) * | 2007-03-29 | 2008-10-16 | Tdk Corp | 電子部品の製造方法及び電子部品 |
JP4623036B2 (ja) * | 2007-03-29 | 2011-02-02 | Tdk株式会社 | 電子部品の製造方法及び電子部品 |
Also Published As
Publication number | Publication date |
---|---|
KR100274210B1 (ko) | 2000-12-15 |
CN1253469A (zh) | 2000-05-17 |
JP3444826B2 (ja) | 2003-09-08 |
US6159768A (en) | 2000-12-12 |
CN1145205C (zh) | 2004-04-07 |
KR20000031022A (ko) | 2000-06-05 |
TW409389B (en) | 2000-10-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3444826B2 (ja) | アレイ型多重チップ素子及びその製造方法 | |
US9755609B2 (en) | Thin film surface mount components | |
CN1540692B (zh) | 镀覆接线端 | |
EP0100175B1 (en) | Chip capacitor having a compliant termination | |
JPH0714105B2 (ja) | 混成集積回路基板及びその製造方法 | |
WO2007148556A1 (ja) | 積層型セラミック電子部品 | |
KR101022980B1 (ko) | 세라믹 전자 부품 | |
JPH03173402A (ja) | チップバリスタ | |
CN102176375B (zh) | 镀覆接线端 | |
JP2011096756A (ja) | 電子部品収納用パッケージおよび電子装置 | |
JPH08203769A (ja) | セラミック電子部品 | |
JPH06124850A (ja) | 積層複合電子部品 | |
JP2002252124A (ja) | チップ型電子部品及びその製造方法 | |
JP3261880B2 (ja) | チップ型電子部品の製造方法 | |
JPS5950596A (ja) | チツプ状電子部品およびその製造方法 | |
JPH04206910A (ja) | 積層コイルの製造方法 | |
JPS62242324A (ja) | チツプコンデンサ− | |
JPH09120930A (ja) | 積層セラミックコンデンサ | |
JPH09205035A (ja) | 積層セラミックコンデンサ | |
JP2003022913A (ja) | チップ部品及びその製造方法 | |
JPH10208970A (ja) | 積層セラミックコンデンサ | |
JP3418874B2 (ja) | 積層複合電子部品 | |
JPH11150205A (ja) | チップ型cr素子 | |
JP2003037010A (ja) | チップ積層型電子部品およびその製造方法 | |
JPH0817673A (ja) | マイカコンデンサ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080627 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080627 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090627 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100627 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100627 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110627 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120627 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |