JP2000174278A - 薄膜トランジスタおよびその製造方法 - Google Patents
薄膜トランジスタおよびその製造方法Info
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Abstract
(57)【要約】
【課題】高駆動力の薄膜トランジスタを提供する。
【解決手段】チャネルと同層の多結晶Ｓｉ膜上に、ドー
プされたＳｉターゲットを用いたスパッタ法により膜厚
３０ｎｍ以下のアモルファスＳｉ膜を堆積し、レーザ照
射により結晶化した低抵抗多結晶Ｓｉ膜をソース及びド
レインとする。
プされたＳｉターゲットを用いたスパッタ法により膜厚
３０ｎｍ以下のアモルファスＳｉ膜を堆積し、レーザ照
射により結晶化した低抵抗多結晶Ｓｉ膜をソース及びド
レインとする。
Description
【０００１】
【発明の属する技術分野】本発明は主に液晶表示装置に
用いる多結晶薄膜トランジスタに関する。
用いる多結晶薄膜トランジスタに関する。
【０００２】
【従来の技術】ガラス基板上に堆積された多結晶Ｓｉ膜
上にゲート絶縁膜及びゲートが形成されたパタンに、ゲ
ートをマスクとしてゲート下部を除く多結晶Ｓｉ膜にイ
オン注入法により、ドーパントイオンを注入し、レーザ
照射アニールまたはガラス基板の耐熱温度である６００
℃以下の熱アニールにより注入したドーパントを活性化
させて、低抵抗化した多結晶Ｓｉ膜からなるソース及び
ドレインを自己整合的に形成したコプラナー型の薄膜ト
ランジスタが知られている。
上にゲート絶縁膜及びゲートが形成されたパタンに、ゲ
ートをマスクとしてゲート下部を除く多結晶Ｓｉ膜にイ
オン注入法により、ドーパントイオンを注入し、レーザ
照射アニールまたはガラス基板の耐熱温度である６００
℃以下の熱アニールにより注入したドーパントを活性化
させて、低抵抗化した多結晶Ｓｉ膜からなるソース及び
ドレインを自己整合的に形成したコプラナー型の薄膜ト
ランジスタが知られている。
【０００３】
【発明が解決しようとする課題】トランジスタにはソー
スドレインの抵抗が直列されているため、トランジスタ
の駆動力を高めるにはソース及びドレインを形成する多
結晶Ｓｉ膜の抵抗を低減する必要がある。しかし従来法
であるイオン注入法では低抵抗化のため大量のドーパン
トイオンを注入すると、イオン衝撃により多結晶Ｓｉ膜
がアモルファス化するため、再結晶化する必要がある。
スドレインの抵抗が直列されているため、トランジスタ
の駆動力を高めるにはソース及びドレインを形成する多
結晶Ｓｉ膜の抵抗を低減する必要がある。しかし従来法
であるイオン注入法では低抵抗化のため大量のドーパン
トイオンを注入すると、イオン衝撃により多結晶Ｓｉ膜
がアモルファス化するため、再結晶化する必要がある。
【０００４】しかし、ガラス基板の耐熱温度６００℃以
下の熱アニールでは再結晶化が不十分でありソース及び
ドレインの低抵抗化が困難である問題があった。また、
レーザ照射による再結晶化では結晶化のために必要な強
度のレーザ光を照射するとゲートが損傷を受ける問題が
あった。
下の熱アニールでは再結晶化が不十分でありソース及び
ドレインの低抵抗化が困難である問題があった。また、
レーザ照射による再結晶化では結晶化のために必要な強
度のレーザ光を照射するとゲートが損傷を受ける問題が
あった。
【０００５】本発明の目的は、低抵抗なソース及びドレ
インを有する高駆動力の薄膜トランジスタを形成するこ
とにある。
インを有する高駆動力の薄膜トランジスタを形成するこ
とにある。
【０００６】
【課題を解決するための手段】本発明の特徴はガラス基
板上にバッファ層を介し堆積された多結晶Ｓｉ膜からな
るチャネルと、チャネル上に順次堆積されたゲート絶縁
膜及びゲート電極と、チャネルに接続しチャネルにより
互いに分割されたソース及びドレインを有する薄膜トラ
ンジスタにおいて、薄膜トランジスタのチャネルと同層
の多結晶Ｓｉ膜上に、ドープされたＳｉターゲットを用
いたスパッタ法により膜厚３０ｎｍ以下のアモルファス
Ｓｉ膜を堆積し、レーザ照射により結晶化した低抵抗多
結晶Ｓｉ膜をソース及びドレインとすることにある。
板上にバッファ層を介し堆積された多結晶Ｓｉ膜からな
るチャネルと、チャネル上に順次堆積されたゲート絶縁
膜及びゲート電極と、チャネルに接続しチャネルにより
互いに分割されたソース及びドレインを有する薄膜トラ
ンジスタにおいて、薄膜トランジスタのチャネルと同層
の多結晶Ｓｉ膜上に、ドープされたＳｉターゲットを用
いたスパッタ法により膜厚３０ｎｍ以下のアモルファス
Ｓｉ膜を堆積し、レーザ照射により結晶化した低抵抗多
結晶Ｓｉ膜をソース及びドレインとすることにある。
【０００７】
【発明の実施の形態】以下本発明の実施例について述べ
る。
る。
【０００８】図１，図２は本発明の薄膜トランジスタ及
び薄膜トランジスタ基板の例である。多結晶Ｓｉ膜から
なりＳｉＯ2 からなるゲート絶縁膜５と金属膜からなる
ゲート６の下部に形成されたチャネル１に隣接した多結
晶Ｓｉ膜２上に、リンドープされた膜厚３０ｎｍ以下の
多結晶Ｓｉ膜からなるソース３及びドレイン４が、ガラ
スからなる基板２０及びＳｉＯ2 膜からなるバッファ層
２１上に形成されたＮＭＯＳ型薄膜トランジスタ１１
と、ボロンドープされた膜厚３０ｎｍ以下の多結晶Ｓｉ
膜からなるソース７及びドレイン８を有するＰＭＯＳ型
の薄膜トランジスタ１２が同一基板上に形成される。
び薄膜トランジスタ基板の例である。多結晶Ｓｉ膜から
なりＳｉＯ2 からなるゲート絶縁膜５と金属膜からなる
ゲート６の下部に形成されたチャネル１に隣接した多結
晶Ｓｉ膜２上に、リンドープされた膜厚３０ｎｍ以下の
多結晶Ｓｉ膜からなるソース３及びドレイン４が、ガラ
スからなる基板２０及びＳｉＯ2 膜からなるバッファ層
２１上に形成されたＮＭＯＳ型薄膜トランジスタ１１
と、ボロンドープされた膜厚３０ｎｍ以下の多結晶Ｓｉ
膜からなるソース７及びドレイン８を有するＰＭＯＳ型
の薄膜トランジスタ１２が同一基板上に形成される。
【０００９】また、ソース及びドレインには、絶縁膜９
に開口したコンタクトホール１３を介しそれぞれ金属膜
からなるソース電極１４及びドレイン電極１５が接続さ
れている。また、ゲート６にもゲート電極１６が接続さ
れている。
に開口したコンタクトホール１３を介しそれぞれ金属膜
からなるソース電極１４及びドレイン電極１５が接続さ
れている。また、ゲート６にもゲート電極１６が接続さ
れている。
【００１０】図３はガラス基板上にバッファ層を介し、
ボロンドープＳｉ単結晶ターゲットと純Ａｒガスを用い
たＤＣマグネトロンスパッタ法により堆積したボロン添
加アモルファスＳｉ膜を、エキシマレーザを照射して結
晶化した後のシート抵抗の照射レーザ光強度依存性の例
である。
ボロンドープＳｉ単結晶ターゲットと純Ａｒガスを用い
たＤＣマグネトロンスパッタ法により堆積したボロン添
加アモルファスＳｉ膜を、エキシマレーザを照射して結
晶化した後のシート抵抗の照射レーザ光強度依存性の例
である。
【００１１】レーザ照射によりアモルファスＳｉ膜は結
晶化しドーパントであるボロンが活性化され低抵抗とな
る。アモルファスＳｉ膜の膜厚が大きいと結晶化に必要
な熱量が増大するため、低抵抗化に必要なレーザ強度も
増加する。薄膜化することで膜厚３０ｎｍ以下ではゲー
トに損傷を与えるレーザ強度３３以下でもソース及びド
レインとして望ましい低抵抗な膜が得られる。
晶化しドーパントであるボロンが活性化され低抵抗とな
る。アモルファスＳｉ膜の膜厚が大きいと結晶化に必要
な熱量が増大するため、低抵抗化に必要なレーザ強度も
増加する。薄膜化することで膜厚３０ｎｍ以下ではゲー
トに損傷を与えるレーザ強度３３以下でもソース及びド
レインとして望ましい低抵抗な膜が得られる。
【００１２】またより高濃度にドープされたＳｉターゲ
ットを用いて堆積したアモルファスＳｉ膜にレーザ照射
することで容易により高濃度にドープされた極めて低抵
抗な多結晶Ｓｉ膜が得られる。
ットを用いて堆積したアモルファスＳｉ膜にレーザ照射
することで容易により高濃度にドープされた極めて低抵
抗な多結晶Ｓｉ膜が得られる。
【００１３】図４及び図５は本発明の薄膜トランジスタ
基板の製造方法の例である。ガラスからなる基板２０上
にＳｉＯ2 からなるバッファ層２１，ノンドープアモル
ファスＳｉ膜２２を順次堆積し、エキシマレーザ照射ア
ニールによりアモルファスＳｉ膜２２を結晶化して多結
晶Ｓｉ膜２を形成する。多結晶Ｓｉ膜５をホトリソを用
いてパタン化した後、膜厚１００ｎｍのＳｉＯ2 からな
るゲート絶縁膜５及び金属膜からなるゲート６を堆積
し、ホトリソによりパタン化する。
基板の製造方法の例である。ガラスからなる基板２０上
にＳｉＯ2 からなるバッファ層２１，ノンドープアモル
ファスＳｉ膜２２を順次堆積し、エキシマレーザ照射ア
ニールによりアモルファスＳｉ膜２２を結晶化して多結
晶Ｓｉ膜２を形成する。多結晶Ｓｉ膜５をホトリソを用
いてパタン化した後、膜厚１００ｎｍのＳｉＯ2 からな
るゲート絶縁膜５及び金属膜からなるゲート６を堆積
し、ホトリソによりパタン化する。
【００１４】その後ホトを用いて図４ｂに示すＮＭＯＳ
薄膜トランジスタとする領域を開口したレジストパタン
３４を形成し、リンドープされたＳｉターゲット３０を
用いたスパッタにより多結晶Ｓｉ膜２上にリン添加アモ
ルファスＳｉ膜２３を３０nm堆積する。スパッタ法では
レジストに損傷を与えない１５０℃以下の基板温度で膜
を堆積できるため、本発明例の様にレジストをマスクと
して選択的に堆積することができる。また、スパッタ法
では他のアモルファスＳｉ膜の堆積方法であるＣＶＤ法
に比べ膜堆積時のガス圧が低く、スパッタ粒子の直進性
が高いため、ＳｉＯ2 からなるゲート絶縁膜５の端部を
異方性のドライエッチによりほぼ垂直に加工することで
リークの原因となるゲート絶縁膜側壁へのアモルファス
Ｓｉ２３の付着が抑制される。
薄膜トランジスタとする領域を開口したレジストパタン
３４を形成し、リンドープされたＳｉターゲット３０を
用いたスパッタにより多結晶Ｓｉ膜２上にリン添加アモ
ルファスＳｉ膜２３を３０nm堆積する。スパッタ法では
レジストに損傷を与えない１５０℃以下の基板温度で膜
を堆積できるため、本発明例の様にレジストをマスクと
して選択的に堆積することができる。また、スパッタ法
では他のアモルファスＳｉ膜の堆積方法であるＣＶＤ法
に比べ膜堆積時のガス圧が低く、スパッタ粒子の直進性
が高いため、ＳｉＯ2 からなるゲート絶縁膜５の端部を
異方性のドライエッチによりほぼ垂直に加工することで
リークの原因となるゲート絶縁膜側壁へのアモルファス
Ｓｉ２３の付着が抑制される。
【００１５】レジスト除去後、同様に図５ａに示すＰＭ
ＯＳ薄膜トランジスタとする領域を開口したレジストパ
タン３５をホトにより堆積し、ボロンドープしたＳｉタ
ーゲット３１を用いたスパッタ法によりボロン添加アモ
ルファスＳｉ膜２４を３０nm堆積する。
ＯＳ薄膜トランジスタとする領域を開口したレジストパ
タン３５をホトにより堆積し、ボロンドープしたＳｉタ
ーゲット３１を用いたスパッタ法によりボロン添加アモ
ルファスＳｉ膜２４を３０nm堆積する。
【００１６】レジスト除去後エキシマレーザ照射３２に
よりリン及びボロンがドープされたアモルファスＳｉ膜
２３，２４を結晶化し、それぞれ低抵抗なリンドープ多
結晶Ｓｉ膜２５及びボロンドープ多結晶Ｓｉ膜２６とし
て図５ｂのパタンを得る。なおスパッタ法により堆積し
たアモルファスＳｉ膜にはレーザ照射時の膜荒れの原因
となる水素がほとんどなく、脱水素アニールなど前処理
なしでレーザ照射できる。
よりリン及びボロンがドープされたアモルファスＳｉ膜
２３，２４を結晶化し、それぞれ低抵抗なリンドープ多
結晶Ｓｉ膜２５及びボロンドープ多結晶Ｓｉ膜２６とし
て図５ｂのパタンを得る。なおスパッタ法により堆積し
たアモルファスＳｉ膜にはレーザ照射時の膜荒れの原因
となる水素がほとんどなく、脱水素アニールなど前処理
なしでレーザ照射できる。
【００１７】続いて層間絶縁膜及び配線をホトリソによ
り形成して図１のＮＭＯＳ型薄膜トランジスタ１２及び
ＰＭＯＳ型薄膜トランジスタ１３が形成された薄膜トラ
ンジスタ基板を得る。
り形成して図１のＮＭＯＳ型薄膜トランジスタ１２及び
ＰＭＯＳ型薄膜トランジスタ１３が形成された薄膜トラ
ンジスタ基板を得る。
【００１８】スパッタ法、特にＤＣマグネトロンスパッ
タによる膜堆積はイオン注入に比べ下地に与える損傷が
小さく、下地の多結晶Ｓｉ膜２のアモルファス化が抑制
される。したがって、積層したアモルファスＳｉ膜２３
及び２４のみの結晶化に必要な低強度のレーザ照射によ
り、ゲート６を損傷することなく低抵抗な多結晶Ｓｉ膜
からなるソース２及びドレイン３がゲート６と自己整合
的に形成された薄膜トランジスタが形成できる。
タによる膜堆積はイオン注入に比べ下地に与える損傷が
小さく、下地の多結晶Ｓｉ膜２のアモルファス化が抑制
される。したがって、積層したアモルファスＳｉ膜２３
及び２４のみの結晶化に必要な低強度のレーザ照射によ
り、ゲート６を損傷することなく低抵抗な多結晶Ｓｉ膜
からなるソース２及びドレイン３がゲート６と自己整合
的に形成された薄膜トランジスタが形成できる。
【００１９】以上の様に、本発明の薄膜トランジスタは
低抵抗なソース及びドレインが形成でき、駆動力に優れ
ている。
低抵抗なソース及びドレインが形成でき、駆動力に優れ
ている。
【００２０】また、本製造方法では膜厚の均一性に優れ
たスパッタ法を用いるため、均一な膜質及び膜厚のドー
パント添加アモルファスＳｉ膜が堆積でき、したがって
均一な抵抗のソース及びドレインが得られるという利点
も有する。
たスパッタ法を用いるため、均一な膜質及び膜厚のドー
パント添加アモルファスＳｉ膜が堆積でき、したがって
均一な抵抗のソース及びドレインが得られるという利点
も有する。
【００２１】
【発明の効果】以上のように、本発明によれば、高駆動
力の薄膜トランジスタが得られる。
力の薄膜トランジスタが得られる。
【図１】本発明の実施例である薄膜トランジスタ基板の
側断面図。
側断面図。
【図２】本発明の実施例である薄膜トランジスタ基板の
側断面図。
側断面図。
【図３】多結晶Ｓｉ膜シート抵抗の照射レーザ強度依存
性を示す特性図。
性を示す特性図。
【図４】（ａ）及び（ｂ）は薄膜トランジスタ基板の製
造工程順を示す側断面図。
造工程順を示す側断面図。
【図５】（ａ）及び（ｂ）は薄膜トランジスタ基板の製
造工程順を示す側断面図。
造工程順を示す側断面図。
１…チャネル、２…多結晶Ｓｉ膜、３，７…ソース、
４，８…ドレイン、５…ゲート絶縁膜、６…ゲート、９
…層間絶縁膜、１１…ＮＭＯＳ型薄膜トランジスタ、１
２…ＰＭＯＳ型薄膜トランジスタ、１３…コンタクトホ
ール、１４…ソース電極、１５…ドレイン電極、１６…
ゲート電極、２０…基板、２１…バッファ層、２２…ノ
ンドープアモルファスＳｉ膜、２３…リン添加アモルフ
ァスＳｉ膜、２４…ボロン添加アモルファスＳｉ膜、２
５…リンドープ多結晶Ｓｉ、２６…ボロンドープ多結晶
Ｓｉ、３０…リンドープＳｉターゲット、３１…ボロン
ドープＳｉターゲット、３２…エキシマレーザ、３３…
ゲート損傷しきいレーザ強度、３４，３５…レジスト。
４，８…ドレイン、５…ゲート絶縁膜、６…ゲート、９
…層間絶縁膜、１１…ＮＭＯＳ型薄膜トランジスタ、１
２…ＰＭＯＳ型薄膜トランジスタ、１３…コンタクトホ
ール、１４…ソース電極、１５…ドレイン電極、１６…
ゲート電極、２０…基板、２１…バッファ層、２２…ノ
ンドープアモルファスＳｉ膜、２３…リン添加アモルフ
ァスＳｉ膜、２４…ボロン添加アモルファスＳｉ膜、２
５…リンドープ多結晶Ｓｉ、２６…ボロンドープ多結晶
Ｓｉ、３０…リンドープＳｉターゲット、３１…ボロン
ドープＳｉターゲット、３２…エキシマレーザ、３３…
ゲート損傷しきいレーザ強度、３４，３５…レジスト。
フロントページの続き Ｆターム(参考） 2H092 JA24 JA34 JA37 JA41 KA04 KA10 MA05 MA07 MA27 MA29 MA30 NA28 PA01 5F110 AA03 AA17 BB04 CC02 DD02 DD13 EE09 EE42 FF02 FF27 GG02 GG13 GG32 GG43 HJ12 HJ23 HK09 HK16 HK25 HK33 PP03
Claims (3)
- 【請求項１】ガラス基板上にバッファ層を介し堆積され
た多結晶Ｓｉ膜からなるチャネルと、チャネル上に順次
堆積されたゲート絶縁膜及びゲート電極と、チャネルに
接続しチャネルにより互いに分割されたソース及びドレ
インを有する薄膜トランジスタにおいて、ソース及びド
レインが、チャネルを形成する多結晶Ｓｉ膜とほぼ同一
のドーパント濃度を有しチャネルと同層の多結晶Ｓｉ膜
上に、ドーパント濃度の大なる膜厚３０ｎｍ以下の多結
晶Ｓｉ膜が堆積されてなることを特徴とする薄膜トラン
ジスタ。 - 【請求項２】同一基板上にＮＭＯＳ型及びＰＭＯＳ型の
薄膜トランジスタを有する薄膜トランジスタ基板におい
て、ＮＭＯＳ型及びＰＭＯＳ型の薄膜トランジスタ基板
であることを特徴とする請求項１記載の薄膜トランジス
タ基板。 - 【請求項３】チャネル上にゲート絶縁膜及びゲート電極
が形成され、チャネルに隣接したチャネルと同層の多結
晶Ｓｉ膜を有するパターン上に、ドープされたＳｉター
ゲットを用いたスパッタ法によりドーパント添加アモル
ファスＳｉ膜を堆積し、レーザ照射によりドーパント添
加アモルファスＳｉ膜のみを結晶化してソース及びドレ
インとすることを特徴とする前記請求項１の薄膜トラン
ジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/153,268 US6065986A (en) | 1998-12-11 | 1998-09-14 | Socket for semiconductor device |
| JP10341348A JP2000174278A (ja) | 1998-12-11 | 1998-12-01 | 薄膜トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10341348A JP2000174278A (ja) | 1998-12-11 | 1998-12-01 | 薄膜トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000174278A true JP2000174278A (ja) | 2000-06-23 |
Family
ID=18345377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10341348A Pending JP2000174278A (ja) | 1998-12-11 | 1998-12-01 | 薄膜トランジスタおよびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6065986A (ja) |
| JP (1) | JP2000174278A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4149637B2 (ja) * | 2000-05-25 | 2008-09-10 | 株式会社東芝 | 半導体装置 |
| JP4412828B2 (ja) * | 2000-08-03 | 2010-02-10 | Ｏｋｉセミコンダクタ株式会社 | 半導体パッケージの測定用ソケット及びその測定方法 |
| US20050157654A1 (en) * | 2000-10-12 | 2005-07-21 | Farrell Craig A. | Apparatus and method for automated discovery and monitoring of relationships between network elements |
| JP2003157939A (ja) * | 2001-11-20 | 2003-05-30 | Fujitsu Ltd | 半導体試験用コンタクタ及びコンタクト方法 |
| US7385408B1 (en) * | 2005-07-12 | 2008-06-10 | Amkor Technology, Inc. | Apparatus and method for testing integrated circuit devices having contacts on multiple surfaces |
| US7955892B2 (en) * | 2007-11-25 | 2011-06-07 | Globalfoundries Inc. | Multiple size package socket |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0562748A (ja) * | 1991-08-29 | 1993-03-12 | Sony Corp | Ｉｃソケツト |
| JP2658703B2 (ja) * | 1991-12-27 | 1997-09-30 | 日本電気株式会社 | Ｉｃソケット |
| JP2572209B2 (ja) * | 1992-12-08 | 1997-01-16 | 三菱電機株式会社 | 半導体装置用ソケット |
| JP2612420B2 (ja) * | 1994-06-15 | 1997-05-21 | 山一電機株式会社 | Ｉｃソケット |
-
1998
- 1998-09-14 US US09/153,268 patent/US6065986A/en not_active Expired - Lifetime
- 1998-12-01 JP JP10341348A patent/JP2000174278A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US6065986A (en) | 2000-05-23 |
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