JPH0697196A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0697196A JPH0697196A JP24211092A JP24211092A JPH0697196A JP H0697196 A JPH0697196 A JP H0697196A JP 24211092 A JP24211092 A JP 24211092A JP 24211092 A JP24211092 A JP 24211092A JP H0697196 A JPH0697196 A JP H0697196A
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Abstract
(57)【要約】
【目的】 表面平坦度の良好な半導体膜表面を有し、良
好な電気的特性を示し、易動度が高い高速動作を示す半
導体装置およびその製造方法を提供する。 【構成】 半導体用ガラス基板１０上にアモルファスＳ
ｉ膜２０を成膜し、さらにＳｉＯ2 膜３０を成膜し、エ
キシマレーザ４０を照射する。アモルファスＳｉ膜２０
は、結晶化して多結晶Ｓｉ膜５０となる。ＳｉＯ2 膜３
０を除去し、多結晶Ｓｉ膜５０をパターニング後、Ｓｉ
Ｏ2 膜６０を成膜した。アモルファスＳｉ膜７０をＳｉ
Ｏ2 膜６０上に成膜し、パターニングを行う。リンイオ
ンを添加し、エキシマレーザアニールによって活性化し
て多結晶Ｓｉ膜８０および多結晶Ｓｉ膜９０を得た。Ｓ
ｉＯ2 膜１００を形成し、Ａｌ電極１１０を形成してコ
プラナ型の薄膜トランジスタを作製する。
好な電気的特性を示し、易動度が高い高速動作を示す半
導体装置およびその製造方法を提供する。 【構成】 半導体用ガラス基板１０上にアモルファスＳ
ｉ膜２０を成膜し、さらにＳｉＯ2 膜３０を成膜し、エ
キシマレーザ４０を照射する。アモルファスＳｉ膜２０
は、結晶化して多結晶Ｓｉ膜５０となる。ＳｉＯ2 膜３
０を除去し、多結晶Ｓｉ膜５０をパターニング後、Ｓｉ
Ｏ2 膜６０を成膜した。アモルファスＳｉ膜７０をＳｉ
Ｏ2 膜６０上に成膜し、パターニングを行う。リンイオ
ンを添加し、エキシマレーザアニールによって活性化し
て多結晶Ｓｉ膜８０および多結晶Ｓｉ膜９０を得た。Ｓ
ｉＯ2 膜１００を形成し、Ａｌ電極１１０を形成してコ
プラナ型の薄膜トランジスタを作製する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に半導体膜のパルスレーザを用いた
結晶化および不純物を添加された半導体領域のパルスレ
ーザを用いた低抵抗化の方法を改良した半導体装置およ
びその製造方法に関する。
製造方法に関し、特に半導体膜のパルスレーザを用いた
結晶化および不純物を添加された半導体領域のパルスレ
ーザを用いた低抵抗化の方法を改良した半導体装置およ
びその製造方法に関する。
【０００２】
【従来の技術】従来から、半導体装置を製造する場合
の、半導体膜を結晶化する方法として、また不純物が添
加された半導体領域を低抵抗化する方法として、パルス
レーザによってアニールする方法がある。パルスレーザ
アニールでは、レーザ光の波長並びに下地材料および積
層する半導体材料を選択することによって半導体層にお
いてのみレーザエネルギーの吸収が起き、半導体層のみ
を数１０ｎｓの間高温状態にすることができる。したが
って、半導体膜の下地に熱的な影響をほとんど与えずに
アニールすることができる方法である。また、パルスレ
ーザアニールは、溶融再結晶化過程であるので、アニー
ル後の半導体膜は、他の下地に熱的影響を与えない低温
工程によって得られる半導体膜に較べて、各結晶内の欠
陥等が少なく、良好な電気的特性を示す多結晶膜であ
る。
の、半導体膜を結晶化する方法として、また不純物が添
加された半導体領域を低抵抗化する方法として、パルス
レーザによってアニールする方法がある。パルスレーザ
アニールでは、レーザ光の波長並びに下地材料および積
層する半導体材料を選択することによって半導体層にお
いてのみレーザエネルギーの吸収が起き、半導体層のみ
を数１０ｎｓの間高温状態にすることができる。したが
って、半導体膜の下地に熱的な影響をほとんど与えずに
アニールすることができる方法である。また、パルスレ
ーザアニールは、溶融再結晶化過程であるので、アニー
ル後の半導体膜は、他の下地に熱的影響を与えない低温
工程によって得られる半導体膜に較べて、各結晶内の欠
陥等が少なく、良好な電気的特性を示す多結晶膜であ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置およびその製造方法においては、結晶化
または低抵抗化の効果が表れるようなエネルギー密度で
レーザアニールを行うと、半導体膜表面の平坦性がレー
ザアニール前と比較して劣化するという問題点があっ
た。例えば、コプラナ型の薄膜トランジスタの場合、パ
ルスレーザアニール後の平坦度の劣化した半導体膜の上
にゲート絶縁膜を形成し、この界面に沿って電子または
正孔が移動することになる。界面の平坦度の劣化は、電
子または正孔の電界効果易動度の低下の原因になり、ま
たゲート絶縁膜の絶縁耐圧の低下の原因になる。このこ
とは、高速動作の半導体装置の作製上、１つの問題点と
なっていた。
来の半導体装置およびその製造方法においては、結晶化
または低抵抗化の効果が表れるようなエネルギー密度で
レーザアニールを行うと、半導体膜表面の平坦性がレー
ザアニール前と比較して劣化するという問題点があっ
た。例えば、コプラナ型の薄膜トランジスタの場合、パ
ルスレーザアニール後の平坦度の劣化した半導体膜の上
にゲート絶縁膜を形成し、この界面に沿って電子または
正孔が移動することになる。界面の平坦度の劣化は、電
子または正孔の電界効果易動度の低下の原因になり、ま
たゲート絶縁膜の絶縁耐圧の低下の原因になる。このこ
とは、高速動作の半導体装置の作製上、１つの問題点と
なっていた。
【０００４】本発明は、上記従来の問題点を解決し、表
面平坦度の良好な半導体膜表面を有し、良好な電気的特
性を示し、易動度が高い高速動作を示す半導体装置およ
びその製造方法を提供することを目的とする。
面平坦度の良好な半導体膜表面を有し、良好な電気的特
性を示し、易動度が高い高速動作を示す半導体装置およ
びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】請求項１の半導体装置
は、半導体膜の結晶化、または再結晶化をパルスレーザ
アニールによって行う半導体装置において、該半導体膜
上の一部または全面に被覆膜を設けることを特徴とす
る。
は、半導体膜の結晶化、または再結晶化をパルスレーザ
アニールによって行う半導体装置において、該半導体膜
上の一部または全面に被覆膜を設けることを特徴とす
る。
【０００６】請求項２の半導体装置は、不純物元素を含
む半導体領域の低抵抗化をパルスレーザアニールによっ
て行う半導体装置において、該半導体領域上の一部また
は全面に被覆膜を設けることを特徴とする。
む半導体領域の低抵抗化をパルスレーザアニールによっ
て行う半導体装置において、該半導体領域上の一部また
は全面に被覆膜を設けることを特徴とする。
【０００７】請求項３の半導体装置は、請求項１の半導
体装置において、被覆膜で覆った半導体膜表面をゲート
絶縁膜との界面としている薄膜トランジスタ構造を有す
ることを特徴とする。
体装置において、被覆膜で覆った半導体膜表面をゲート
絶縁膜との界面としている薄膜トランジスタ構造を有す
ることを特徴とする。
【０００８】請求項４の半導体装置の製造方法は、半導
体膜の結晶化、または再結晶化をパルスレーザアニール
によって行う半導体装置の製造方法において、該半導体
膜上の一部または全面に被覆膜を設け、該被覆膜を介し
てパルスレーザアニールすることを特徴とする。
体膜の結晶化、または再結晶化をパルスレーザアニール
によって行う半導体装置の製造方法において、該半導体
膜上の一部または全面に被覆膜を設け、該被覆膜を介し
てパルスレーザアニールすることを特徴とする。
【０００９】請求項５の半導体装置の製造方法は、不純
物元素を含む半導体領域の低抵抗化をパルスレーザアニ
ールによって行う半導体装置の製造方法において、該半
導体膜上の一部または全面に被覆膜を設け、該被覆膜を
介してパルスレーザアニールすることを特徴とする。
物元素を含む半導体領域の低抵抗化をパルスレーザアニ
ールによって行う半導体装置の製造方法において、該半
導体膜上の一部または全面に被覆膜を設け、該被覆膜を
介してパルスレーザアニールすることを特徴とする。
【００１０】請求項６の半導体装置の製造方法は、請求
項４の半導体装置の製造方法において、被覆膜で覆った
半導体膜表面をゲート絶縁膜との界面としている薄膜ト
ランジスタ構造を形成することを特徴とする。
項４の半導体装置の製造方法において、被覆膜で覆った
半導体膜表面をゲート絶縁膜との界面としている薄膜ト
ランジスタ構造を形成することを特徴とする。
【００１１】図１は、本発明の半導体装置の製造方法の
概略を表す工程図である。図１（ａ）に示すように、ガ
ラス等の非晶質基板１の表面にアモルファスの半導体膜
２を成膜する。図１（ｂ）に示すように、該アモルファ
ス半導体膜２の上に被覆膜３を形成する。図１（ｃ）に
示すように、該アモルファス半導体膜２をパルスレーザ
アニール４等によって結晶化または低抵抗化させる。こ
のとき、該アモルファス半導体膜２の上に被覆膜３を形
成しておくと、結晶化または低抵抗化によって得られる
多結晶半導体膜５の表面荒さは、レーザアニール前のア
モルファス半導体膜２と同じ程度に抑えられる。被覆膜
３が不要な場合には、図１（ｄ）に示すように、レーザ
アニール後被覆膜３を除去すれば、表面平坦性の良好な
多結晶半導体膜５が得られる。
概略を表す工程図である。図１（ａ）に示すように、ガ
ラス等の非晶質基板１の表面にアモルファスの半導体膜
２を成膜する。図１（ｂ）に示すように、該アモルファ
ス半導体膜２の上に被覆膜３を形成する。図１（ｃ）に
示すように、該アモルファス半導体膜２をパルスレーザ
アニール４等によって結晶化または低抵抗化させる。こ
のとき、該アモルファス半導体膜２の上に被覆膜３を形
成しておくと、結晶化または低抵抗化によって得られる
多結晶半導体膜５の表面荒さは、レーザアニール前のア
モルファス半導体膜２と同じ程度に抑えられる。被覆膜
３が不要な場合には、図１（ｄ）に示すように、レーザ
アニール後被覆膜３を除去すれば、表面平坦性の良好な
多結晶半導体膜５が得られる。
【００１２】成膜する半導体膜として、ここではアモル
ファス状態で成膜した半導体膜を用いたが、多結晶半導
体膜を成膜し、その後アモルファス化を行っても構わな
い。また、多結晶状態で成膜した半導体膜を再結晶化し
ても構わない。
ファス状態で成膜した半導体膜を用いたが、多結晶半導
体膜を成膜し、その後アモルファス化を行っても構わな
い。また、多結晶状態で成膜した半導体膜を再結晶化し
ても構わない。
【００１３】本発明に使用できる被覆膜としては、照射
するレーザ光に対する吸収係数が小さいものであればか
まわない。また、被覆膜をレーザアニール後除去する場
合には、被覆膜は半導体膜に対して選択エッチングでき
ることが望ましい。
するレーザ光に対する吸収係数が小さいものであればか
まわない。また、被覆膜をレーザアニール後除去する場
合には、被覆膜は半導体膜に対して選択エッチングでき
ることが望ましい。
【００１４】本発明に使用できるレーザ光としては、下
地に影響を与えないために、半導体膜での吸収係数が大
きいことが望ましい。
地に影響を与えないために、半導体膜での吸収係数が大
きいことが望ましい。
【００１５】
【実施例】以下に本発明を図面を参照して詳細に説明す
る。
る。
【００１６】図２は、本発明の実施例に係る半導体装置
の製造方法の概略を表す工程図である。
の製造方法の概略を表す工程図である。
【００１７】被覆膜を介してレーザアニールを行い、表
面平坦度の良好な多結晶Ｓｉ膜をゲート絶縁膜との界面
に用いたコプラナ型の薄膜トランジスタを作製した。
面平坦度の良好な多結晶Ｓｉ膜をゲート絶縁膜との界面
に用いたコプラナ型の薄膜トランジスタを作製した。
【００１８】図２（ａ）に示すように、半導体用ガラス
基板１０上にチャネル部となるアモルファスＳｉ膜２０
を常圧ＣＶＤ法により膜厚８０ｎｍ成膜した。このアモ
ルファスＳｉ膜２０上に被覆膜となるＳｉＯ2 膜３０を
常圧ＣＶＤ法によって１００ｎｍ成膜した。アモルファ
スＳｉ膜２０に、ＳｉＯ2 膜３０を介して波長３０８ｎ
ｍのＸｅＣｌエキシマレーザ４０を照射する。アモルフ
ァスＳｉ膜２０は、結晶化して多結晶Ｓｉ膜５０とな
る。結晶化後、被覆ＳｉＯ2 膜３０は除去する。図２
（ｂ）に示すように、チャネル部となる多結晶Ｓｉ膜５
０をパターニング後、ゲート絶縁膜となるＳｉＯ2 膜６
０を常圧ＣＶＤ法で１００ｎｍ成膜した。図２（ｃ）に
示すように、ゲート電極となるアモルファスＳｉ膜７０
をＳｉＯ2 膜６０上に成膜し、パターニングを行う。図
２（ｄ）に示すように、イオン注入法によってリン
（Ｐ）イオンを添加し、エキシマレーザアニールによっ
て活性化すると、ゲート電極となる多結晶Ｓｉ膜８０お
よびソース・ドレイン電極となる多結晶Ｓｉ膜９０が得
られる。図２（ｅ）に示すように、保護膜となるＳｉＯ
2 膜１００を形成し、図２（ｆ）に示すように、外部電
極となるＡｌ電極１１０を形成してコプラナ型の薄膜ト
ランジスタを作製するプロセスは終了する。
基板１０上にチャネル部となるアモルファスＳｉ膜２０
を常圧ＣＶＤ法により膜厚８０ｎｍ成膜した。このアモ
ルファスＳｉ膜２０上に被覆膜となるＳｉＯ2 膜３０を
常圧ＣＶＤ法によって１００ｎｍ成膜した。アモルファ
スＳｉ膜２０に、ＳｉＯ2 膜３０を介して波長３０８ｎ
ｍのＸｅＣｌエキシマレーザ４０を照射する。アモルフ
ァスＳｉ膜２０は、結晶化して多結晶Ｓｉ膜５０とな
る。結晶化後、被覆ＳｉＯ2 膜３０は除去する。図２
（ｂ）に示すように、チャネル部となる多結晶Ｓｉ膜５
０をパターニング後、ゲート絶縁膜となるＳｉＯ2 膜６
０を常圧ＣＶＤ法で１００ｎｍ成膜した。図２（ｃ）に
示すように、ゲート電極となるアモルファスＳｉ膜７０
をＳｉＯ2 膜６０上に成膜し、パターニングを行う。図
２（ｄ）に示すように、イオン注入法によってリン
（Ｐ）イオンを添加し、エキシマレーザアニールによっ
て活性化すると、ゲート電極となる多結晶Ｓｉ膜８０お
よびソース・ドレイン電極となる多結晶Ｓｉ膜９０が得
られる。図２（ｅ）に示すように、保護膜となるＳｉＯ
2 膜１００を形成し、図２（ｆ）に示すように、外部電
極となるＡｌ電極１１０を形成してコプラナ型の薄膜ト
ランジスタを作製するプロセスは終了する。
【００１９】本実施例では、被覆ＳｉＯ2 膜３０はレー
ザアニール後除去しているが、被覆ＳｉＯ2 膜３０をゲ
ート絶縁膜とすることも可能である。
ザアニール後除去しているが、被覆ＳｉＯ2 膜３０をゲ
ート絶縁膜とすることも可能である。
【００２０】本実施例により結晶化したチャネル部Ｓｉ
膜の表面形状を原子間力顕微鏡によって評価したとこ
ろ、ＳｉＯ2 膜を介してレーザアニールした多結晶Ｓｉ
膜の表面形状は、アニール前のアモルファスＳｉ膜の表
面形状と同等の表面荒れしか持たない。この表面平坦度
の良好な多結晶Ｓｉ膜をチャネル部に使用した薄膜トラ
ンジスタは、アモルファスＳｉ膜を直接にエキシマレー
ザアニールした多結晶Ｓｉ膜をチャネル部に使用した薄
膜トランジスタに較べて、良好な特性を示し、易動度で
３倍程度の高速動作を示した。
膜の表面形状を原子間力顕微鏡によって評価したとこ
ろ、ＳｉＯ2 膜を介してレーザアニールした多結晶Ｓｉ
膜の表面形状は、アニール前のアモルファスＳｉ膜の表
面形状と同等の表面荒れしか持たない。この表面平坦度
の良好な多結晶Ｓｉ膜をチャネル部に使用した薄膜トラ
ンジスタは、アモルファスＳｉ膜を直接にエキシマレー
ザアニールした多結晶Ｓｉ膜をチャネル部に使用した薄
膜トランジスタに較べて、良好な特性を示し、易動度で
３倍程度の高速動作を示した。
【００２１】
【発明の効果】以上詳述したとおり、本発明によれば、
パルスレーザを用いて半導体膜をアニールする工程を経
て半導体装置を製造する場合、パルスレーザアニールの
工程で、半導体膜の上部に被覆膜を形成し、被覆膜を介
してレーザ光を照射することによって、半導体膜に直接
パルスレーザアニールする場合よりも表面平坦性の良好
な半導体膜を得ることができるので、半導体膜に直接パ
ルスレーザアニールする工程を持つ半導体装置よりも特
性の良好な半導体装置を得ることができる。
パルスレーザを用いて半導体膜をアニールする工程を経
て半導体装置を製造する場合、パルスレーザアニールの
工程で、半導体膜の上部に被覆膜を形成し、被覆膜を介
してレーザ光を照射することによって、半導体膜に直接
パルスレーザアニールする場合よりも表面平坦性の良好
な半導体膜を得ることができるので、半導体膜に直接パ
ルスレーザアニールする工程を持つ半導体装置よりも特
性の良好な半導体装置を得ることができる。
【図１】本発明の半導体装置の製造方法の概略を表す工
程図である。
程図である。
【図２】本発明の実施例に係る半導体装置の製造方法の
概略を表す工程図である。
概略を表す工程図である。
１ 非晶質基板 １０ ガラス基板 ２ アモルファス半導体膜 ２０ アモルファスＳ
ｉ膜 ３ 被覆膜 ３０ ＳｉＯ2 膜 ４ パルスレーザアニール ４０ ＸｅＣｌエキシ
マレーザ ５ 多結晶半導体膜 ５０ 多結晶Ｓｉ膜 ６０ ＳｉＯ2 膜 ７０ アモルファスＳｉ膜 ８０ 多結晶Ｓｉ膜 ９０ 多結晶Ｓｉ膜 １００ ＳｉＯ2 膜 １１０ Ａｌ電極
ｉ膜 ３ 被覆膜 ３０ ＳｉＯ2 膜 ４ パルスレーザアニール ４０ ＸｅＣｌエキシ
マレーザ ５ 多結晶半導体膜 ５０ 多結晶Ｓｉ膜 ６０ ＳｉＯ2 膜 ７０ アモルファスＳｉ膜 ８０ 多結晶Ｓｉ膜 ９０ 多結晶Ｓｉ膜 １００ ＳｉＯ2 膜 １１０ Ａｌ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｒ (72)発明者 田中 修平 大阪府大阪市中央区道修町３丁目５番11号 日本板硝子株式会社内
Claims (6)
- 【請求項１】 半導体膜の結晶化、または再結晶化をパ
ルスレーザアニールによって行う半導体装置において、
該半導体膜上の一部または全面に被覆膜を設けることを
特徴とする半導体装置。 - 【請求項２】 不純物元素を含む半導体領域の低抵抗化
をパルスレーザアニールによって行う半導体装置におい
て、該半導体領域上の一部または全面に被覆膜を設ける
ことを特徴とする半導体装置。 - 【請求項３】 請求項１の半導体装置において、被覆膜
で覆った半導体膜表面をゲート絶縁膜との界面としてい
る薄膜トランジスタ構造を有することを特徴とする半導
体装置。 - 【請求項４】 半導体膜の結晶化、または再結晶化をパ
ルスレーザアニールによって行う半導体装置の製造方法
において、該半導体膜上の一部または全面に被覆膜を設
け、該被覆膜を介してパルスレーザアニールすることを
特徴とする半導体装置の製造方法。 - 【請求項５】 不純物元素を含む半導体領域の低抵抗化
をパルスレーザアニールによって行う半導体装置の製造
方法において、該半導体膜上の一部または全面に被覆膜
を設け、該被覆膜を介してパルスレーザアニールするこ
とを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項４の半導体装置の製造方法におい
て、被覆膜で覆った半導体膜表面をゲート絶縁膜との界
面としている薄膜トランジスタ構造を形成することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24211092A JPH0697196A (ja) | 1992-09-10 | 1992-09-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24211092A JPH0697196A (ja) | 1992-09-10 | 1992-09-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697196A true JPH0697196A (ja) | 1994-04-08 |
Family
ID=17084451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24211092A Pending JPH0697196A (ja) | 1992-09-10 | 1992-09-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697196A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139334A (ja) * | 1994-11-10 | 1996-05-31 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| JP2000299470A (ja) * | 1999-02-12 | 2000-10-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2004140399A (ja) * | 2003-12-24 | 2004-05-13 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法 |
| US9097953B2 (en) | 1999-02-12 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of forming the same |
-
1992
- 1992-09-10 JP JP24211092A patent/JPH0697196A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08139334A (ja) * | 1994-11-10 | 1996-05-31 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| JP2000299470A (ja) * | 1999-02-12 | 2000-10-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP4731655B2 (ja) * | 1999-02-12 | 2011-07-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US9097953B2 (en) | 1999-02-12 | 2015-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, and method of forming the same |
| JP2004140399A (ja) * | 2003-12-24 | 2004-05-13 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタの作製方法 |
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