JP2000138863A - プロセススケ―ラブルな高空間分解能及び低ビット分解能ｃｍｏｓエリア画像センサ - Google Patents

プロセススケ―ラブルな高空間分解能及び低ビット分解能ｃｍｏｓエリア画像センサ

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ヤン シャオ，ディ
Don Jonhan
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Abstract

(57)【要約】 【課題】 連続的にスケールされうる最小の特徴サイズ
を有する高空間分解能ＣＭＯＳ画像センサを提供する。 【解決手段】 二次元配列に構成された複数のセンサ回
路と；複数の読み出し回路からなる列プロセッサとから
なり、該センサ回路のそれぞれはセンサ画素及び調整回
路からなり；該センサ画素は入射光に露出されたときに
アナログ信号を発生し；該調整回路は所定のパラメータ
により該アナログ信号を調整し；該所定のパラメータは
該センサ画素に隣接するセンサ画素の調整回路のパラメ
ータと異なるように選択的に構成可能であり；該読み出
し回路のそれぞれは該センサ回路の列に結合され、そこ
から該調整されたアナログ信号を受け、該調整されたア
ナログ信号をデジタル信号に変換し、プロセススケーラ
ブルで、分解能可変である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は画像センサの分野に
関し、より詳細にはファクシミリ装置、ドキュメントコ
ピア、光バーコードリーダーのようなＣＭＯＳ型エリア
画像センサ、画像読み取り、送信、及び／又は再生装置
に関する。
【０００２】
【従来の技術】現在多くの画像化システムが入力光に感
応し、読み取りのために光強度を電子信号に変換する画
像センサとして固体電荷結合デバイス（ＣＣＤ）を用い
ている。ＣＣＤは画像化の目的のために設計された高度
に特化された製造プロセスにより製造されているため
に、ＣＣＤ製造プロセスは相補的金属酸化物シリコン
（ＣＭＯＳ）デバイス製造プロセスと一般に互換性がな
い。今日、ほとんど全てのマイクロプロセッサ、アプリ
ケーションスペシフィック集積回路（ＡＳＩＣ）、メモ
リ製造物はＣＭＯＳ型のデバイスである。結果として、
ＣＣＤ画像センサはタイミング、クロッキング、信号処
理機能を提供するために通常ＣＭＯＳデバイスである別
のサポート電子機器を必要とする。ＣＣＤの他の欠点は
大きな電力（例えばワット）を消費することである。加
えて、高い空間分解能エリアＣＣＤセンサは高価であ
る。
【０００３】シリコン技術としてＣＭＯＳはまた画像感
応をなすために用いられる。ＣＭＯＳ画像センサの目的
とする利点は画像検出、読み出し、アナログ／デジタル
変換（ＡＤＣ）、信号処理、制御、メモリ、全てが単一
のチップ上に一体化される潜在能力である。これはより
小さく、コストの低い画像化システムを形成し、それは
ＣＣＤ画像化システムよりずっと少ない電力しか消費し
ない。
【０００４】しかしながら、ＣＭＯＳのより初期の世代
では最小トランジスタゲート長が大きかった（例えば２
ミクロン以上）。そのような大きなトランジスタサイズ
はＣＭＯＳ画像センサ画素の典型的な画像検出応用に要
求される空間分解能に対して大きすぎる。画像センサの
空間分解能は画像センサ配列の平面的な大きさ（例えば
ＶＧＡの空間分解能は６４０ｘ４８０）に関連する。
【０００５】ＣＭＯＳ技術の最近の進歩で、各世代のＣ
ＭＯＳデバイスのトランジスタの大きさはムーア（Ｍｏ
ｏｒｅ）の法則と一般に呼ばれるような指数関数的な傾
向で急速に縮小した。１、２ミクロンの特徴サイズの周
辺で、ＣＭＯＳ技術は低空間分解能消費者グレード応用
に対しては少なくとも画像センサを作る点で匹敵するよ
うになった。
【０００６】しかしながらＣＭＯＳ技術の連続的な利点
はＣＭＯＳ画像センサに対する新たな挑戦を出現させ
た。ＣＭＯＳの最小特徴（フィーチャー）サイズ（例え
ば０．５ミクロンから０．３５，０．２５，０．１８，
０．１３ミクロン）が縮小すると、ＣＭＯＳデバイスに
対して用いられる供給電圧は減少し、接合深さが減少
し、ドーピングレベルは増加する。これは一般により小
さい信号スイング、光検出器感度の減少、漏れ電流の増
加をもたらす。結果として、信号対ノイズ比（ＳＮＲ）
及びＣＭＯＳ画像センサのダイナミックレンジは悪化し
やすく、画質の劣化を生じやすい。従って、ＣＭＯＳプ
ロセスの最小特徴サイズが縮小し続けると、高ビット解
像度ＣＭＯＳエリアセンサを提供することは非常に困難
である。ここでいう高ビット分解能は輝度分解能であ
り、基本的に信号対ノイズ比により制限される。
【０００７】標準ＣＭＯＳプロセスのある種の変更（即
ち、画像センサを製造する特定の目的に対してデジタル
及び／又はアナログ回路を製造するよう設計されたＣＭ
ＯＳ製造プロセスに対する変更）はＣＭＯＳ画像センサ
の適切な画像化性能を達成するためになされることが提
案されてきた。そのような変更は例えば、イオン注入
（インプラント）の付加的な段階を含み、それはＣＭＯ
Ｓセンサの光検出器の画像検知を改善するよう意図され
ている。
【０００８】標準ＣＭＯＳプロセスの変更の欠点はＣＭ
ＯＳ画像センサを製造するためにアナログ又はデジタル
回路に対する同じＣＭＯＳプロセスを用いることにより
画像センサを製造する基本的な利点、即ち、標準ＣＭＯ
Ｓ製造ラインでの製造の経済性から外れることである。
Ｆｏｓｓｕｍ，Ｅ．，による”ＣＭＯＳ Ｉｍａｇｅ
Ｓｅｎｓｏｒｓ： Ｅｌｅｃｔｒｏｎｉｃ Ｃａｍｅｒ
ａ Ｏｎ Ａ Ｃｈｉｐ”，ＩＥＤＭ ９５，１７−２
５，１９９５には０．９ミクロンＣＭＯＳ技術を用いて
作られた２５６ｘ２５６ＣＭＯＳ画像センサ及び０．５
ミクロンＣＭＯＳ技術を用いて作られた１０２４ｘ１０
２４画像センサが記載されているが、両方ともタイミン
グと制御回路はモノリシック的に一体化されていない。
統合されたタイミング及び制御回路のないＣＭＯＳ画像
センサのこの型は統合性の欠如の故に望ましくない。こ
の論文はまた１．２ミクロンプロセスで作られたタイミ
ング及び制御論理を有する２５６ｘ２５６ＣＭＯＳ画像
センサを開示している。しかしながらこのチップの空間
解像度は例えばファクシミリのような高空間解像度の応
用に対しては非常に低い。更に、ディープサブミクロン
範囲に対してスケール化された場合にはこの画像センサ
から得られた画質は減少された信号レベルにより劣化さ
れる。
【０００９】米国特許第５６６６１５９号はセルラー電
話ハンドセットに一体化されたＣＣＤビデオカメラを開
示している。しかしながらＣＣＤに関連する欠点の故
に、この一体化されたＣＣＤカメラ／セルラー電話は大
きな電力を消費し、セルラーへの適用としては適切では
ない。
【００１０】
【発明が解決しようとする課題】故に、本発明の目的は
ＣＭＯＳ技術の利点として連続的にスケールされうる最
小の特徴サイズを有する高空間分解能ＣＭＯＳ画像セン
サを提供することにある。本発明の他の目的はドキュメ
ント画像化及びビデオ画像化の両方に用いられるＣＭＯ
Ｓエリア画像センサを提供することにある。
【００１１】本発明の他の目的はファクシミリが増加の
ようなドキュメント画像化に対するＣＭＯＳエリア画像
センサを提供することにある。本発明の更なる目的はＣ
ＭＯＳエリア画像センサを画像検知応用に適用すること
にある。本発明の更に他の目的は携帯可能なドキュメン
ト関連画像応用に対するＣＭＯＳエリア画像センサを提
供することにある。
【００１２】
【課題を解決するための手段】これらの及び他の目的は
６ビット以下のビット分解能と高い空間分解能を有する
ＣＭＯＳエリア画像センサを提供する本発明により達成
される。ＣＭＯＳセンサは０．３５ミクロン以下の最小
ゲート長を有することを特徴とするＣＭＯＳプロセスに
より製造される。ＣＭＯＳ画像センサは少なくとも１０
００ｘ９００画素を有する画素センサ配列及び該画像セ
ンサ用のタイミング及び制御発生回路を有する。行選択
回路は読み出しのために一以上の行を選択するために設
けられる。列プロセッサは読み出しのために一以上の列
を選択するために設けられる。入出力（インプット／ア
ウトプット）回路はＣＭＯＳエリア画像センサに対する
データインターフェイスを提供するために設けられる。
タイミング及び制御発生回路、行選択回路、列プロセッ
サ、入出力回路は画素センサ配列にモノリシックに集積
（統合）される。
【００１３】好ましくはＣＭＯＳエリア画像センサはデ
ジタル信号処理をなすモノリシックに集積されたデジタ
ル信号処理器を含む。より好ましくは、ファクシミリ応
用に対して、デジタル信号処理器はファクシミリ応用に
対する信号処理手段；ドキュメント再生又はコピーを含
み、デジタル信号処理器はドキュメント再生又はコピ
ー；バーコード読み取り、デコーディング用の信号処理
手段を含み、デジタル信号処理器はバーコード検知及び
デコーディング用の信号処理手段を含む。モノリシック
に集積されたメモリデバイスはまたＣＭＯＳエリア画像
センサを含む。
【００１４】本発明の他の特徴によれば、アナログディ
ザをなすＣＭＯＳエリア画像センサが提供される。ＣＭ
ＯＳエリア画像センサはアナログ信号がデジタル画像信
号に変換された後ではなく、その前又はその途中でディ
ザをなすアナログディザ手段を含む。本発明の他の特徴
によれば、可変ビット及び空間分解能ＣＭＯＳエリア画
像センサが提供される。このＣＭＯＳセンサは望ましい
ビット分解能を達成するために適切な空間的オーバーサ
ンプリングをなす手段を含む。このＣＭＯＳセンサは低
ビット分解能で充分なファクシミリ画像化のようなドキ
ュメント画像化及びコピー用に用いられると同時に、高
ビット分解能が要求されるビデオ画像化又は写真に用い
られる。
【００１５】本発明の他の特徴によれば、本発明のＣＭ
ＯＳエリア画像センサ上に画像を映写する光学系を含む
画像化装置が提供される。このＣＭＯＳ画像センサは６
ビット以下のビット解像度と高空間解像度を有し、０．
３５ミクロン以下の最小ゲート長を有することを特徴と
するＣＭＯＳプロセスにより製造される。ＣＭＯＳ画像
センサは少なくとも１０００ｘ９００画素を有する画素
センサ配列及び該画像センサ用のタイミング及び制御信
号を発生するタイミング及び制御発生回路を有する。行
選択回路は読み出しのために画素の一以上の行を選択す
るために設けられる。列プロセッサは読み出しのために
画素の一以上の列を選択するために設けられる。入出力
（インプット／アウトプット）回路はＣＭＯＳエリア画
像センサに対するデータインターフェイスを提供するた
めに設けられる。
【００１６】本発明の他の特徴によれば、セルラー音声
通信及び画像送信用の通信装置が提供される。この装置
はセルラー通信、ファクシミリ動作用の本発明のＣＭＯ
Ｓエリア画像センサ及び遠隔地へＣＭＯＳ画像センサに
より捕捉された画像を表すファクシミリ画像データを送
信する手段とを提供する。
【００１７】
【発明の実施の形態】本発明のこれらの及び他の特徴、
目的、利点は以下に図面を参照して詳細な説明により明
らかとなる。本発明によれば、６ビット以下のビット分
解能及び少なくとも１０００ｘ９００の空間分解能を有
するＣＭＯＳエリア画像センサが提供される。ＣＭＯＳ
画像センサは特にファクシミリ画像化又はドキュメント
画像化のような低ビット（即ち６ビット以下）分解能及
び高空間分解能応用に適合されている。例えば、ファク
シミリでＵ．Ｓ．レターサイズのドキュメントを送るた
めに、エリア画像センサの要求される空間解像度は少な
くとも１７２８ｘ１０７８であるが、ビット解像度は１
ビット（即ち黒及び白）のみである。
【００１８】図１はファクシミリ応用のための１ビット
分解能及び１７２８ｘ１０７８の空間分解能を有する本
発明の好ましい実施例のＣＭＯＳエリア画像センサ１０
０のアーキテクチャーを示す。画像センサ１００は画像
を検知し、対応する電気信号を発生する１７２８ｘ１０
７８画素を有するセンサー画素の二次元センサ配列１０
５を含む。
【００１９】行選択回路１１０（例えば行デコーダ）は
センサ画素の行のそれぞれに接続され、それは２つの主
な機能をなす：（１）ワードライン及びトランジスタＭ
２を通り、光検出器ＰＤのノードＮ１に記憶された画像
信号を読み取るためにセンサ画素の一以上の行を選択
し；（２）リセットライン及びトランジスタＭ１を通
り、各センサのＮ１で信号レベルをリセットするセンサ
画素の一以上の行を選択する（ビットラインを通し）。
【００２０】センサ画素の各列からの画像信号は本発明
の検知回路１４５を含む列プロセッサ１１５を通して読
み出される。後で詳細に説明するが、信号検知回路１４
５はまたアナログ画像信号をデジタル信号に変換し、そ
のようなデジタル信号をデジタル信号処理器１３０に送
り、これは処理されたデジタル信号をＩ／Ｏインターフ
ェイス１２５に送る前に、望ましいデジタル信号処理を
なす。オンチップメモリ（１２５）はデータ又はソフト
ウエア命令を記憶するために用いられる。
【００２１】好ましい実施例では、画素配列、行選択回
路、列プロセッサ、デジタル信号処理器、Ｉ／Ｏインタ
ーフェイスは全て単一のチップにモノリシックに集積さ
れる。しかしながら、メモリ及びデジタル信号処理器は
センサ配列と同一のチップ上にモノリシックに形成され
ない回路であることは明らかである。図１で、挿入図１
４０は本発明のセンサ画素の概略の回路図であり、これ
はフォトセンサＰＤ、３つのトランジスタＭ１，Ｍ２，
Ｍ３を含む。画素の列を検知する列プロセッサの検知回
路に対する概略回路図が示される。列プロセッサのセン
サ画素と検知回路との間の接続のより詳細な説明は図２
に示される。
【００２２】図１、２を参照するに、各画素センサ１４
０ではトランジスタＭ１のゲートはリセット用の行選択
回路１１０に接続される。トランジスタＭ２のゲートは
ワードラインを通して行デコーダ１１５に接続される。
トランジスタＭ２のドレイン端子はビットラインを通し
て列プロセッサ１１５に接続される。読み出し回路１４
５はｐチャンネルトランジスタＭ４及び検知増幅器を含
む。
【００２３】この１ビットファクシミリ動作用のＣＭＯ
Ｓセンサの動作は以下の通りである。図３をまた参照す
るに、これは全ての関連する信号の波形を示し、フォト
ダイオードＰＤのノードＮ１はトランジスタＭ１を短く
オンするためにリセットラインをパルスすることにより
ビットラインの電圧Ｖresetにまずリセットされる。そ
れから、フォトダイオードＰＤは光信号により発生され
た電荷を収集し始め、ノードＮ１の電圧Ｖ１は電荷が収
集されるほど減少する。露出時間Ｔexpのある量の後に
（その間に電荷が収集される）、電圧Ｖ１＝Ｖreset−
ＩＴexp／ＣdはトランジスタＭ３，Ｍ４で較正される反
転電圧増幅器を介して読み出され、ここでＩはこうしに
誘導された電流であり、ＣdはノードＮ１の寄生容量を
示す。反転電圧増幅器はデジタル反転器として形成され
たトランジスタＭ３，Ｍ４を含む。画像信号は反転電圧
増幅器を通過した後に検知増幅器に送られ、これはそれ
をバイナリー値に変換し、それをデジタル信号処理器１
３０に供給する。
【００２４】本発明により、デジタル信号処理器１３０
は検知増幅器から受けた信号をファクシミリ準備データ
に圧縮及びフォーマットするためのファクシミリコーデ
ィングユニットを含む。一の実施例では、フォーマット
はＣＣＩＴＴファックスグループＩＩＩである。出力さ
れたファクシミリ準備データは最終的にはシステム主メ
モリ（図示せず）又は主記憶（図示せず）に送り出さ
れ、校正、ファクシミリ送信、プリント、又は見直しの
ためにセーブされる。
【００２５】本発明のこの１ビット、１７２８ｘ１０７
８ＣＭＯＳエリア画像センサの大きな利点の一つはその
簡潔性であり、アナログ／デジタル変換器（ＡＤＣ）が
必要とされず、又は画像信号を検知するために用いられ
ない。反転電圧増幅器（デジタル反転器（ｉｎｖｅｒｔ
ｅｒ）もまた）及び検知増幅器は共にバイナリ画像デー
タをデジタル信号処理器に提供する。
【００２６】本発明によればアナログハーフトーン化
（即ちアナログディザリング）は図１に示されるＣＭＯ
Ｓ画像センサにより、フォトダイオードに対するリセッ
ト値を変更することによるデジタル化の前又は反転増幅
器の閾値を変更することによるデジタル化中のいずれか
でなされる。これは以下に詳細に説明される。低ビット
分解能応用に対して、低ビット画像の貧弱な画質を補う
ためにディザリングをなすことがしばしば望ましい。例
えばグレースケールのファックス画像は実際は１ビット
の白黒画像である。そのような画像を形成するために、
従来の方法はまずより高画質（例えば４から５ビット以
上）の画像を得て、それからグレースケール画像を１ビ
ット白黒画像にハーフトーン化するためにディザリング
マトリックスを適用する。
【００２７】アナログディザリングを説明する前に、デ
ジタルディザリングを簡単に説明する。ファクシミリ画
像を考えると、特定の画素はアナログ入力ｘを有し、こ
れは１ビット信号ｘbに変換される（”ｂ”は画素の位
置又は座標を意味する）。ｘは（０、１）に正規化され
ていると仮定する。ディザリングがなされない場合には
ディザリング後にはｘbは単にｘ＜１／２の場合に”
０”であり、１／２＜＝ｘ＜１の場合に”１”である。
換言すれば、ｘは１／２の閾値と比較される。ディザリ
ングがなされる場合にはｘは閾値（例えば７／１６）と
比較され、これは画素の位置に依存する。
【００２８】画素の位置は画素の相対位置を称し、これ
は他の画素と比較されたときの特定の閾値と関連する。
例えば４ｘ４のディザリングマスクは画像に繰り返し適
用され（即ち全他の画像にわたり４ｘ４のマスクで覆う
（タイリングする））、ディザリングマスクの各画素は
閾値に対して以下のようになる：
【００２９】
【数１】
【００３０】故に左上隅の画素（１、１）は０／１６の
閾値を有し、画素（１、２）は１／１６の閾値を有し、
画素（２、４）（即ち、第二行の四番目の画素）は７／
１６の閾値を有する。また画素（１、５）は画素（１、
１）と同様に０／１６の閾値を有し、画素（２、５）は
画素（２、１）と同様に１／１６の閾値を有する。デジ
タルディザリングをなすために、ｘは４ビットのデジタ
ル数ｘdにデジタル化され、次にｘbを得るためにデジタ
ル領域で７／１６と比較される。異なる閾値（例えば７
／１６）と比較することは７／１６の閾値と比較するか
又は値１／１６をｘdに加え次に１／２の固定された閾
値と比較するかのいずれかである。
【００３１】本発明によれば、ディザリングはアナログ
領域の入力信号に印加され、次に簡単な反転器で１ビッ
トデジタルコードを得る。まず、反転増幅器の閾値は以
下の関係により変更される：
【００３２】
【数２】
【００３３】ここでリセット電圧Ｖresはトランジスタ
Ｍ４のソースに供給される電圧である。ＶTPはＰＭＯＳ
トランジスタＭ４の閾値電圧であり、ＶTNはＮＭＯＳト
ランジスタＭ３の閾値電圧である。ｋ３はユニットｋ３
＝μnＣOXＷ３／Ｌ３として表される。μnは電子の移動
度であり、ＣOXはゲート酸化物のユニット容量であり、
Ｗ３．Ｌ３はそれぞれトランジスタＭ３のゲート幅、ゲ
ート長さである。ｋ４はｋ４＝μpＣOXＷ４／Ｌ４で表
され、μpはホールの移動度であり、ＣOXはゲート酸化
物の容量であり、Ｗ４，Ｌ４はそれぞれトランジスタＭ
４のゲート幅、ゲート長さである。
【００３４】上記の式から、反転器の閾値はＶres，Ｖ
invのいずれか（即ち、トランジスタＭ４のゲートに印
加された電圧）及び／又はＫ４／Ｋ３を変更することに
より変更されることがわかる。第二に、光検出器リセッ
ト値は２つの方法の一つで変更又は設定される：１）リ
セット中に、行アクセストランジスタＭ２はオンされ
（ワードラインを介して）、それによりリセット値がト
ランジスタＭ４のゲートに印加されるＶinvにより制御
されるトランジスタＭ４からの電流源により設定され
る。この場合にはＶ resetは反転器閾値と等しい。２）
リセット中に、行アクセストランジスタＭ２はオフに保
たれ（ワードラインを介して）、この場合にはＶreset
はＶresに等しい。 アナログディザリングの利点はそ
れがデジタルディザリングを不要にすることである。更
に、１ビットアプリケーションに対してはアナログ／デ
ジタル変換器をも不要にする。
【００３５】上記の本発明のアナログディザリング（例
えばハーフトーン化）方法のアプリケーションは好まし
い実施例の特定のＣＭＯＳエリア画像センサに限定され
ない。それはまた従来の受動的画素センサ（ＰＰＳ）、
従来の能動画素センサ（ＡＰＳ）又は画素レベルＡＤＣ
センサ配列を有するＣＭＯＳ画像センサを含むが、これ
には限定されないＣＭＯＳセンサの他の型にも用いられ
る。
【００３６】上記の本発明によれば、アナログディザリ
ングはリセット値を変更することにより達成され、これ
は検知する前に画素に信号を加えるか又は比較器の閾値
を変更することのいずれかにより達成される。アナログ
加算は各画素の光検出器のリセット値を変更することに
よりなされ、可変閾値比較器は回路設計で良く知られて
いる種々の方法でなされうる。所望であれば、デジタル
ディザリングはまたアナログディザリングの後になされ
うる。
【００３７】図４に示されるような、本発明の他の好ま
しい実施例では低ビット分解能かつ高空間分解能のＣＭ
ＯＳエリア画像センサ２００は１ビット以上であるが６
ビット以下で動作するよう提供される。図５に画素とカ
ラム（列）プロセッサとの間の接続がより詳細に示され
る。この実施例は図１に示される実施例と、図１デビッ
トラインに接続された検知増幅器がここでは低ビット
（例えば６ビット以下）ＡＤＣに置き換えられ、これは
アナログ画像信号をデジタル画像信号に変換することが
異なる。好ましくは、アナログディザリングが上記のよ
うに画素のリセット値を変更し、低ビットＡＤＣのＡＤ
Ｃ量子化レベルを変更することによりなされる。例え
ば、低ビット信号スロープＡＤＣに対して、ＡＤＣでの
アナログディザリングはまたカウンタの開始時間又はラ
ンプ（ＲＡＭＰ）電圧の開始電圧のオフセットを導入す
ることによりなされる。アナログディザリングはまたフ
ラッシュＡＤＣ、連続比較ＡＤＣ、連続近似ＡＤＣ、ア
ルゴリズム的ＡＤＣのような他の低ビットＡＤＣアーキ
テクチャーによりなされうる。
【００３８】図６を参照するに、本発明の他の好ましい
実施例では、低ビット分解能で、高空間分解能のＣＭＯ
Ｓエリア画像センサが提供される。この画像センサは１
ビット以上であるが６ビット以下の動作用の列プロセッ
サの低ビットＡＤＣと同様に、１ビット動作用の列プロ
セッサの検知増幅器を含みうる。１ビット動作に対し
て、ＡＤＣはまた用いられず、このＣＭＯＳ画像センサ
の動作は図１のものと同様である。１ビットより大きく
６ビット以下の動作に対しては低ビットＡＤＣが用いら
れるが、検知増幅器は用いられず、ＣＭＯＳ画像センサ
は図４のものと同じ方法で動作する。好ましくは、アナ
ログディザリングはまた画素のリセット値を変更するこ
とによりこのＣＭＯＳ画像センサで得られる。
【００３９】反転増幅器（トランジスタＭ３，Ｍ４，Ｍ
５）は共通ソース構成である。それは画素で同一のトラ
ンスコンダクタンストランジスタＭ３を共有する２つの
増幅器からなることがわかる。より詳細にはトランジス
タＭ３及び負荷トランジスタＭ４はデジタル反転器（イ
ンバーター）を形成し、一方でトランジスタＭ３及び負
荷トランジスタＭ５はアナログ反転増幅器を形成する。
【００４０】ファクシミリ画像化のような白黒（１ビッ
ト）アプリケーションに対して、デジタル反転器（トラ
ンジスタＭ３，Ｍ４を含む）が用いられ、一方で、アナ
ログ変転増幅器（トランジスタＭ３，Ｍ５を含む）は用
いられない。デジタル反転器を通して進んだ後で、画像
信号は検知増幅器に送られ、ここでそれはバイナリ値に
変換され、デジタル信号処理器に供給される。
【００４１】逆に、１ビット分解能以上の動作に対し
て、アナログ反転増幅器（トランジスタＭ３，Ｍ５を含
む）が用いられ、一方でデジタル反転増幅器（トランジ
スタＭ３，Ｍ４を含む）は用いられない。画像信号はア
ナログ反転増幅器を通過した後に低ビットＡＤＣに送ら
れ、これはそれをバイナリ値に変換し、それをデジタル
信号処理器に供給する。
【００４２】上記の好ましい実施例では、画素センサの
それぞれは光検出器及び反転電圧増幅器を含む。光検出
器はフォトダイオード、フォトゲート型検出器、、又は
フォトトランジスタである。しかしながら、本発明の低
ビット解像度及び高空間解像度のＣＭＯＳエリアセンサ
は好ましい実施例に記載された特定の画素構造に限定さ
れない。他の知られた画素構造もまたここに記載された
好ましい画素構造の代わりに用いられ得る。例えば、図
７に示される低ビット分解能及び高空間分解能のＭＯＳ
エリア画像センサはＡＰＳ構造として知られている従来
技術の画素構造を有し；低ビットＡＤＣがアナログ画像
信号をデジタル画像信号に変換するために用いられる。
好ましくは、このＣＭＯＳ画像センサはまた上記のよう
なアナログディザリングをなす。
【００４３】図８の（Ａ）、（Ｂ）は従来知られている
ＰＰＳ構造の画素構造を有する１ビット分解能及び高空
間解像度ＣＭＯＳエリア画像センサを示す。反転器（図
８の（Ａ））又は反転増幅器（図８の（Ｂ））はアナロ
グ画像信号をデジタル画像信号に変換する行プロセッサ
の１ビット比較器を共に用いる。好ましくはＡＤＣはこ
のセンサで用いられない。所望ならば、電子的往復がま
たＡＰＳ及び画素レベルＡＤＣセンサ増幅器に設けられ
る。
【００４４】本発明の他の特徴によれば、可変空間及び
ビット分解能ＣＭＯＳエリア画像センサが提供される。
このＣＭＯＳ画像センサはプログラマブル空間解像度及
びビット分解能を有する。高ビット分解能が空間オーバ
ーサンプリングを用いて空間解像度の代わりに得られ
る。本発明により、アナログディザリング及びデジタル
処理がビット解像度をより柔軟かつ効率的に達成するた
めに空間オーバーサンプリングを得るように用いられ
る。好ましい実施例では、上記の高空間分解能及び低ビ
ット分解能ＣＭＯＳエリア画像センサと同じ構造を有す
る可変空間及びビット分解能ＣＭＯＳ画像センサが提供
される。加えて、ＣＭＯＳセンサは本発明の以下のアル
ゴリズムによる空間オーバーサンプリングをなす手段を
含む。
【００４５】画素配列では、ＮｘＭ画素ブロックが超画
素（ｓｕｐｅｒ ｐｉｘｅｌ）を形成するために共にグ
ループ化される。最大電圧スイングが１に正規化され、
各画素がアナログディザリングなしにｍビットに量子化
されていると仮定する（例えば白黒に対してｍ＝１）。
これらの画素値は
【００４６】
【数３】
【００４７】により示される。これはまた一般的なノイ
ズレベル（即ち熱ノイズ、基板ノイズ、グランドバウン
ス、フィードスルーノイズ）が２-nより小さいがほぼそ
れに等しいと仮定される（ｎの値はテストにより決定さ
れる）。それらはｎ，ｍの相対値により２つの場合に分
けられる。ｎ＜＝ｍの場合には、これは総合ノイズレベ
ルが量子化ノイズを越えることを意味する。この場合に
は単一画素がｍビットに量子化されているが、有効ビッ
ト分解能はｎビットのみである。この場合には、超画素
値は
【００４８】
【数４】
【００４９】の平均を計算することにより得られる。各
画素のシステムノイズは相互に独立していると仮定する
ことは合理的であり、それにより
【００５０】
【数５】
【００５１】の全体のノイズは約（ＮｘＭ）0.5であ
り、他方で、信号は約ＮｘＭ倍に増える。これにより信
号対ノイズ比は（ＮｘＭ）0.5増加し、または有効ビッ
ト分解能は０．５ｌｏｇ2（ＮｘＭ）ビット増加する。
一般に、この方法は１ビット分解能を空間オーバーサン
プリングの４倍増加する。例えば１ビット分解能は４画
素を共にプーリングすることにより増加され、１６画素
を共にプーリングすることにより２ビット、６４画素を
共にプーリングすることにより３ビット増加される。
【００５２】ｎ＞ｍの時に、上記のデジタル加算方法は
うまくゆかない。その代わりに、アナログディザリング
がまずｍビット量子化に適用される。ここで、２n-m+1
−１＞＝ＮｘＭの場合にはＬ＝ＮｘＭに設定され、そう
でなければＬ＝２n-m+1−１に設定される。しかしＬ＜
ＮｘＭの場合には更に高いビット分解能を得るために超
超画素を形成するために上記の技術を用いる。説明をわ
かりやすくするために
【００５３】
【数６】
【００５４】再ラベリングすることにより、ｘ1，ｘ2，
ｘ3，．．．ｘLに加算されたディザリング値はそれぞれ
ｉ／（２m-1（Ｌ＋１））であり、ここでｉ＝−（Ｌ−
１）／２，−（Ｌ−１）／２＋１，．．．，（Ｌ−１）
／２である。方法１は以下の手順を含む： １）Ｌが奇数の場合にｓ＝ｘ(L+1)/2に設定し、Ｌが偶
数の場合にｓ＝ｘL/2に設定； ２）ｓ＿ｖ＝ｍａｘ（０，ｓ−１）に設定； ３）ｄｘ＝（Ｌ＋１）＊ｓ＿ｖ／２＋（ｘ０＞ｓ＿ｃ）
＋．．．（ｘＬ＞ｓ＿ｖ）に設定し、ここで（ｘ＞ｙ）
は真の場合には１、その他の場合は０に決定され； ４）最終的な超画素値はｄｘ／（２(m-1)＊（Ｌ＋
１））である。
【００５５】方法２は以下の手順を含む： １）２つの変数上限ＵＢ＝１及び下限ＬＢ＝０を設定； ２）各ｉ＝１，２，．．．Ｌに対してＮＬＢ＝ｆｌｏｏ
ｒ（ｘi＊２m）；ＮＵＢ＝ｆｌｏｏｒ（ｘi−ｉ＊２／
（Ｌ−１）＊２m）、ＮＬＢ＞ＬＢの場合ＬＢ＝ＮＬ
Ｂ、ＮＵＢ＜ＵＢの場合ＵＢ＝ＮＵＢ； ｘ1，．．．ｘLにわたるループの後に、最終画素値はＬ
ＢとＵＢとの間にある（例えば（ＬＢ＋ＵＢ）／２）。
【００５６】好ましくはいずれか一つ又は両方の方法が
ＣＭＯＳ画像センサの列プロセッサブロックで実施さ
れ、これは写真と同様にビデオ画像化に対して用いられ
る。故に可変空間及びビット分解能ＣＭＯＳエリア画像
センサが提供され、これは高ビット分解能を要求するが
空間分解能は低くて良い、光コピー及びファクシミリの
ようなドキュメント画像化と同様にビデオ画像化又は写
真に用いられる。本発明が上記の特定の空間オーバーサ
ンプリング技術又はアルゴリズムに限定されず、他の如
何なる空間オーバーサンプリング技術又はアルゴリズム
に対しても用いられ得ることは明らかである。
【００５７】本発明によれば、本発明の高空間解像度及
び低いビット分解能ＣＭＯＳエリアセンサはファクシミ
リ機能を有する一体化されたセルラー電話機、バーコー
ドリーダー、光コピー機、又は機械ビジョン画像化シス
テムのような種々の画像化能力を有する装置を提供する
ために用いられる。図９を参照するに、本発明の他の実
施例により、好ましい実施例の画像化システム２００は
ドキュメント２１５の画像を検知する本発明の低ビット
分解能及び高空間分解能ＣＭＯＳエリア画像センサ２１
０と、レンズ２３０を通してドキュメント２１５を照明
するフラッシュバルブ２２５を含む光学システムと、Ｃ
ＭＯＳエリア画像センサ上にドキュメントの画像を投影
するレンズ２２０とを含む。本発明のＣＭＯＳエリア画
像センサ２１０は６ビット以下のビット分解能と高空間
分解能を有し、０．３５ミクロン以下の最小ゲート長を
有することを特徴とするＣＭＯＳプロセスにより製造さ
れる。このＣＭＯＳ画像センサは少なくとも１０００ｘ
９００画素を有する画素センサ配列、読み出し用の画素
の一以上の行を選択する行選択回路、読み出し用の画素
の一以上の列を選択する列プロセッサ、該画像センサ用
のタイミング及び制御信号を発生するタイミング及び制
御発生回路、データインターフェイスを提供する入出力
回路を含む。好ましくはＣＭＯＳセンサは更に、デジタ
ル信号処理をなすデジタル信号処理器、オンチップメモ
リデバイスを含む。より好ましくはこのＣＭＯＳ画像セ
ンサは電子シャッターを含む。
【００５８】加えて、画像化システム２００はＣＭＯＳ
センサにより捕捉された画像を記憶するＣＭＯＳセンサ
の外部のメモリデバイスを含む。好ましくは画像化シス
テム２００は更にフラッシュバルブを点灯し、同時にＣ
ＭＯＳセンサの電子シャッターを開く電子的及び／又は
機械的スイッチング手段を含む。好ましい実施例では画
像化システムは紙のシートのような有形な媒体上にプリ
ントされた画像を再生するコピー機である。システムは
更にそのような画像を有形な媒体上に再生するためにＣ
ＭＯＳセンサにより提供されたプリンとされた画像を表
すようなデータを用いる手段を含む。
【００５９】他の好まし実施例では、画像化システムは
バーコードリーディング装置である。このシステムは更
に、本発明のＣＭＯＳエリア画像センサにより検知され
たそのようなバーコード画像に対応する画像データを受
け、対応するコードを発生するためにそのようなバーコ
ード画像をデコーディングするデコーディング手段を含
む。
【００６０】本発明の他の実施例によれば、高空間解像
度及び低ビット分解能エリア画像センサにより提供され
る画像信号と同様に音声信号も伝送可能な通信装置が提
供される。図１０を参照するに、好ましい実施例では、
通信装置はセルラーハンドセット３００であり、これは
筐体３０５、アンテナ３１０、シャッターボタン３１
５、スピーカ３２０、表示器３２５、キーパッドボタン
３３０、マイクロフォン３３５を含む。ハンドセットの
内部（図示せず）は本発明の低ビット分解能及び高空間
分解能ＣＭＯＳエリア画像センサを含む。ハンドセット
の底は伝送され又はＣＭＯＳエリア画像センサに記憶さ
れる画像を映写する画像化レンズ３４０を含む。フラッ
シュライト３４５は画像化用の照明を提供するためにハ
ンドセットの底に設けられる。ハンドセットの前面、側
面、上面、底面は図１１に示される。
【００６１】図１２を参照するに、これは機能ブロック
でハンドセットを示し、このハンドセットはアンテナを
介して信号を送受信するＲＦ受信機及び送信機モジュー
ル４００を含む。電力及び周波数モジュール４０５はハ
ンドセットに対する電力及び周波数制御を提供するよう
設けられる。ハンドセットは更に、ファクシミリ及びベ
ースバンドプロセッサ４１０、スピーカに対する出力用
の出力モジュール４１５、表示及び／又はデータポー
ト、（ＣＭＯＳエリア画像センサ上の）電子シャッター
を制御する画像化制御モジュール４２５、画像データ又
は他の型のデータを記憶するメモリモジュール４３０を
含む。ＣＭＯＳエリア画像センサは画像化レンズを介し
てドキュメントのような画像を検知するよう設けられ
る。好ましくはＣＭＯＳ画像センサはオンチップ電子シ
ャッター、信号圧縮及びファクシミリコーディング用の
デジタル信号処理器を含む。
【００６２】好ましい実施例では、ハンドセットはセル
ラー音声通信に加えてファクシミリ動作用に特に適合さ
れる。図１３は好ましい実施例で、アナログセルラーハ
ンドセット用のプログラムフローチャートを示す。図１
３は好ましい実施例で、デジタルセルラーハンドセット
用のプログラムフローチャートを示す。好ましい実施例
で、ＣＭＯＳ画像センサは６ビットより小さいビット分
解能と高空間分解能を有し、０．３５ミクロン以下の最
小ゲート長を有することを特徴とするＣＭＯＳプロセス
により製造される。ＣＭＯＳ画像センサは少なくとも１
０００ｘ９００画素を有する画素センサ配列、該画像セ
ンサ用のタイミング及び制御信号を発生するタイミング
及び制御発生回路、読み取り用の画素の一意以上の行を
選択するための行選択回路、読み取り用の画素の一意以
上の列を選択するための列プロセッサ、デジタル信号処
理をなすデジタル信号処理器、データインターフェイス
を提供する入出力回路を含む。
【００６３】本発明の他の実施例によれば、ビデオ及び
ファクシミリ性能の両方を有するセルラー電話が提供さ
れる。セルラー電話はドキュメント画像化及びビデオ画
像化の両方のための上記の本発明の可変空間及びビット
分解能ＣＭＯＳエリア画像センサを含む。本発明の他の
実施例によれば、コンピュータ及びインターネット通信
用のプログラム可能なビデオ／写真／ドキュメント画像
化入力装置が提供される。入力装置はビデオ、写真及び
ドキュメント画像化用の上記の本発明の可変空間及びビ
ット分解能ＣＭＯＳエリア画像センサを含む。
【００６４】本発明の他の実施例によれば、ビデオ写真
及び電話ビデオ会議用のプログラム可能なビデオ／写真
／ドキュメント画像化入力装置が提供される。入力装置
は上記の本発明の可変空間及びビット分解能ＣＭＯＳエ
リア画像センサを含む。この装置はインターネット、Ａ
ＤＳＬチャンネル、ケーブル接続、衛星、ファイバー光
ネットワーク、ＡＴＭのような広帯域ネットワークのよ
うな種々の媒体を介して通信可能である。
【００６５】本発明の他の実施例によれば、ＴＶセット
トップボックス又はウェブＴＶ用のプログラム可能な画
像化入力装置が提供される。入力装置は上記の本発明の
可変空間及びビット解像度ＣＭＯＳ画像センサを有す
る。請求項により決定される本発明の範囲内で種々の変
更がなしうることは当業者には明らかである。
【図面の簡単な説明】
【図１】本発明の１ビット分解能及び高空間分解能ＣＭ
ＯＳエリア画像センサのブロック図である。
【図２】図１のＣＭＯＳ画像センサの一部分の回路図を
示す。
【図３】図１のＣＭＯＳ画像センサの信号波形を示す。
【図４】図１の低ビット分解能であるが高空間分解能Ｃ
ＭＯＳエリア画像センサのブロック図である。
【図５】図４のＣＭＯＳ画像センサの一部分の回路図を
示す。
【図６】本発明の低ビット分解能であるが高空間分解能
の他のＣＭＯＳエリア画像センサのブロック図である。
【図７】本発明の低ビット分解能であるが高空間分解能
の他のＣＭＯＳエリア画像センサのブロック図である。
【図８】本発明の低ビット分解能であるが高空間分解能
の他のＣＭＯＳエリア画像センサのブロック図である。
【図９】本発明の画像化装置を示す。
【図１０】本発明の通信装置を示す。
【図１１】本発明の通信装置を示す。
【図１２】本発明の通信装置を示す。
【図１３】本発明の通信装置を示す。
【図１４】本発明の通信装置を示す。
【符号の説明】
１００ 画像センサ １０５ 二次元センサ １１０ 行選択 １１５ 列プロセッサ １２０ タイミング及び制御発生器 １２５ メモリ １３０ デジタル信号処理器 １３５ 入出力インターフェイス １４０ 画素センサ １４５ 信号検知回路 ２００ 画像化システム ２１０ 画像センサ ２１５ ドキュメント ２２０ 画像化レンズ ２２５ フラッシュバルブ ２３０ レンズ ３００ セルラーハンドセット ３０５ 筐体 ３１０ アンテナ ３１５ シャッターボタン ３２０ スピーカ ３２５ 表示器 ３３０ キーパッドボタン ３３５ マイクロフォン ３４０ 画像化レンズ ３４５ フラッシュライト ４００ ＲＦトランシーバ ４０５ 電力及び周波数 ４１０ ファックス及びベースバンドプロセッサ ４１５ 出力 ４２０ 入力 ４２５ 画像化制御器 ４３０ メモリ ＰＤ フォトセンサ Ｍ１，Ｍ２，Ｍ３ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 5/66 Ｈ０１Ｌ 27/14 Ａ (72)発明者 シャオ，ディ ヤン アメリカ合衆国，カリフォルニア州 94306 パロ・アルト スクリップス・ア ヴェニュ 4051番 (72)発明者 ジョンハン，ドン アメリカ合衆国，カリフォルニア州 94706 オールバニー ピアス・ストリー ト 555番 702号

Claims (38)

    【特許請求の範囲】
  1. 【請求項１】二次元配列に構成された複数のセンサ回路
    と；複数の読み出し回路からなる列プロセッサとからな
    り、該センサ回路のそれぞれはセンサ画素及び調整回路
    からなり；該センサ画素は入射光に露出されたときにア
    ナログ信号を発生し；該調整回路は所定のパラメータに
    より該アナログ信号を調整し；該所定のパラメータは該
    センサ画素に隣接するセンサ画素の調整回路のパラメー
    タと異なるように選択的に構成可能であり；該読み出し
    回路のそれぞれは該センサ回路の列に結合され、そこか
    ら該調整されたアナログ信号を受け、該調整されたアナ
    ログ信号をデジタル信号に変換するプロセススケーラブ
    ルで、分解能可変な画像センサ。
  2. 【請求項２】該読み出し回路のそれぞれは所定の閾値を
    有する比較器であり；該比較器は該調整されたアナログ
    信号が該所定の閾値より高い又は低いかのいずれかを示
    す単一ビットフォーマットで該デジタル信号を出力する
    請求項１記載のプロセススケーラブルで、分解能可変な
    画像センサ。
  3. 【請求項３】 該列プロセッサは該ビットフォーマット
    の一群のデジタル信号を該所定のパラメータに関連する
    一組のルールにより高いビット分解能及び減少された空
    間分解能フォーマットで表された単一の結合されたデジ
    タル信号に結合する請求項２記載のプロセススケーラブ
    ルで、分解能可変な画像センサ。
  4. 【請求項４】ＮｘＭの該一群の該デジタル信号が存在
    し；該高いビット分解能は少なくとも［１＋０．５ｌｏ
    ｇ2（ＮｘＭ）］ビット精度であり、該減少された空間
    分解能フォーマットは１／（ＮｘＭ）より大きくない請
    求項３記載のプロセススケーラブルで、分解能可変な画
    像センサ。
  5. 【請求項５】コードインストラクションを記憶するメモ
    リと；該メモリと結合され、所定の要求により該列プロ
    セッサからのデジタル信号を処理するために該コードイ
    ンストラクションを実行するデジタル信号処理機とを更
    に含む請求項１記載のプロセススケーラブルで、分解能
    可変な画像センサ。
  6. 【請求項６】 該所定の要求は該処理されたデジタル信
    号がプリントのためにファクシミリマシンに送信される
    ようファクシミリ通信規格に関係する請求項５記載のプ
    ロセススケーラブルで、分解能可変な画像センサ。
  7. 【請求項７】 該デジタル信号処理機が該センサ回路に
    モノリシックに集積されている請求項６記載のプロセス
    スケーラブルで、分解能可変な画像センサ。
  8. 【請求項８】 該読み出し回路のそれぞれは該調整され
    たアナログ信号を該デジタル信号にデジタル化するアナ
    ログ／デジタル変換器である請求項１記載のプロセスス
    ケーラブルで、分解能可変な画像センサ。
  9. 【請求項９】コードインストラクションを記憶するメモ
    リと；該メモリと結合され、該所定のパラメータに関連
    する一組のルールにより高いビット分解能及び減少され
    た空間分解能フォーマットで表された単一のデジタル信
    号を形成するよう該センサ回路のブロックから発生する
    多数のデジタル信号を結合するよう該コードインストラ
    クションを実行するデジタル信号処理機とを更に含む請
    求項８記載のプロセススケーラブルで、分解能可変な画
    像センサ。
  10. 【請求項１０】該単一ビットフォーマットはバイナリフ
    ォーマットであり；ＮｘＭの該一群の該デジタル信号が
    存在し；該高いビット分解能は少なくとも［１＋０．５
    ｌｏｇ2（ＮｘＭ）］ビット精度であり、該減少された
    空間分解能フォーマットは１／（ＮｘＭ）より大きくな
    い請求項９記載のプロセススケーラブルで、分解能可変
    な画像センサ。
  11. 【請求項１１】 該列プロセッサは該ビットフォーマッ
    トの一群のデジタル信号を該所定のパラメータに関連す
    る一組のルールにより高いビット分解能及び減少された
    空間分解能フォーマットで表された単一の結合されたデ
    ジタル信号に結合する請求項８記載のプロセススケーラ
    ブルで、分解能可変な画像センサ。
  12. 【請求項１２】 該所定のパラメータは該アナログ信号
    がそれにより増幅されるよう該センサ回路のそれぞれに
    印加された電圧である請求項１記載のプロセススケーラ
    ブルで、分解能可変な画像センサ。
  13. 【請求項１３】 該調整回路は該アナログ信号がそれに
    より変動されるようにそれからの所定の電圧を加えるこ
    とにより該アナログ信号を調整する請求項１記載のプロ
    セススケーラブルで、分解能可変な画像センサ。
  14. 【請求項１４】二次元配列に配置された複数のセンサ画
    素と；複数の読み出し回路からなる列プロセッサとから
    なり、該センサ画素のそれぞれは該センサ画素が入射光
    に露出されたときにアナログ信号を発生し；該読み出し
    回路のそれぞれはアナログ信号を出力する該センサ画素
    の列に結合され、該それぞれのアナログ信号をデジタル
    信号に変換する前又はその間に該読み出し回路のそれぞ
    れに対して設計された所定のパラメータにより該アナロ
    グ信号をそれぞれ調整し；該所定のパラメータは隣接す
    る読み出し回路のそれぞれのパラメータと異なるプロセ
    ススケーラブルで、分解能可変な画像センサ。
  15. 【請求項１５】該読み出し回路のそれぞれは所定の閾値
    を有する比較器を更に含み；該比較器は該調整回路から
    該調整されたアナログ信号を受け；該比較器は該調整さ
    れたアナログ信号から単一ビットフォーマットでそれぞ
    れデジタル信号を出力し；該デジタル信号は該調整され
    たアナログ信号が該所定の閾値より高い又は低いかのい
    ずれかを示す請求項１４記載のプロセススケーラブル
    で、分解能可変な画像センサ。
  16. 【請求項１６】コードインストラクションを記憶するメ
    モリと；該メモリに結合され；所定のアプリケーション
    により該列プロセッサから該単一ビットフォーマットで
    該デジタル信号を処理するために該コードインストラク
    ションをなすデジタル信号処理機とを更に含む請求項１
    ５記載のプロセススケーラブルで、分解能可変な画像セ
    ンサ。
  17. 【請求項１７】 該所定のアプリケーションは該処理さ
    れたデジタル信号がプリントのためにファクシミリマシ
    ンに通信されるようファクシミリ通信規格に関係する請
    求項１６記載のプロセススケーラブルで、分解能可変な
    画像センサ。
  18. 【請求項１８】 該所定のアプリケーションは該所定の
    パラメータに関連する一組のルールにより高いビット分
    解能及び減少された空間分解能フォーマットで表された
    単一のデジタル信号を形成するために該センサ回路のブ
    ロックから出力する多数のデジタル信号を結合する請求
    項１６記載のプロセススケーラブルで、分解能可変な画
    像センサ。
  19. 【請求項１９】ＮｘＭの該一群の該デジタル信号が存在
    し；該高いビット分解能は少なくとも［１＋０．５ｌｏ
    ｇ2（ＮｘＭ）］ビット精度であり、該減少された空間
    分解能フォーマットは１／（ＮｘＭ）より大きくない請
    求項１８記載のプロセススケーラブルで、分解能可変な
    画像センサ。
  20. 【請求項２０】 該デジタル信号処理機が該センサ回路
    にモノリシックに集積されている請求項１９記載のプロ
    セススケーラブルで、分解能可変な画像センサ。
  21. 【請求項２１】 該読み出し回路のそれぞれは該調整回
    路から該調整されたアナログ信号を受け、該調整された
    アナログ信号を該デジタル信号にシーケンシャルに変換
    するアナログ／デジタル変換器を更に含む請求項１４記
    載のプロセススケーラブルで、分解能可変な画像セン
    サ。
  22. 【請求項２２】コードインストラクションを記憶するメ
    モリと；該メモリと結合され、該所定のパラメータに関
    連する一組のルールにより高いビット分解能及び減少さ
    れた空間分解能フォーマットで表された単一のデジタル
    信号を形成するよう該センサ回路のブロックから発生す
    る多数のデジタル信号を結合するよう該コードインスト
    ラクションを実行するデジタル信号処理機とを更に含む
    請求項２１記載のプロセススケーラブルで、分解能可変
    な画像センサ。
  23. 【請求項２３】ＮｘＭの該一群の該デジタル信号が存在
    し；該高いビット分解能は少なくとも［１＋０．５ｌｏ
    ｇ2（ＮｘＭ）］ビット精度であり、該減少された空間
    分解能フォーマットは１／（ＮｘＭ）より大きくない請
    求項２２記載のプロセススケーラブルで、分解能可変な
    画像センサ。
  24. 【請求項２４】二次元配列に配置されたセンサ回路から
    画像信号を発生し；パラメータの配列により該画像信号
    を調整し；該調整された画像信号をデジタル画像に変換
    する各段階からなり、該センサ回路のそれぞれは入射光
    に露出されたときに該画像信号の一つを発生するセンサ
    画素からなり；該パラメータの少なくとも一つはすぐに
    隣接するパラメータの少なくとも２つと異なる画像セン
    サからプロセススケーラブルで、分解能可変なデジタル
    画像信号を提供する方法。
  25. 【請求項２５】 該センサ回路のそれぞれは該画像信号
    の一つが該パラメータの一つにより調整される調整回路
    を更に含む請求項２４記載の方法。
  26. 【請求項２６】 該調整回路は該画像信号の一つがそれ
    により変動されるように該画像信号の該一つに対して該
    パラメータの該一つに適切な電圧信号を加える請求項２
    ５記載の方法。
  27. 【請求項２７】 該調整回路は該画像信号の一つがそれ
    により増幅されるよう該パラメータの一つによる電圧を
    印加された増幅器である請求項２５記載の方法。
  28. 【請求項２８】 該調整された画像信号の該変換は：所
    定の閾値に対して該調整された画像信号を比較し；該デ
    ジタル画像を発生する各段階を含む請求項２４記載の方
    法。
  29. 【請求項２９】 該調整された画像信号の該変換は：該
    調整された画像信号の列を受け；所定の閾値に対して該
    調整された画像信号の該列を並列してそれぞれ比較し；
    該デジタル画像の列を発生する各段階を含む請求項２４
    記載の方法。
  30. 【請求項３０】 該調整された画像信号の該変換は：該
    調整された画像信号の列を受け；該調整された画像信号
    の該列を並列してそれぞれ該デジタル画像の列にデジタ
    ル化する各段階を含む請求項２４記載の方法。
  31. 【請求項３１】該パラメータの配列に関して該デジタル
    画像のブロックを新たなデジタル信号の配列に結合し；
    該新たなデジタル信号のそれぞれは該デジタル画像の該
    ブロックの一つと対応し、該所定のパラメータに関連す
    る一組のルールにより高いビット分解能及び減少された
    空間分解能フォーマットで表される請求項３０記載の方
    法。
  32. 【請求項３２】 ＮｘＭの該一群の該デジタル信号が存
    在し；該高いビット分解能は少なくとも［１＋０．５ｌ
    ｏｇ2（ＮｘＭ）］ビット精度であり、該減少された空
    間分解能フォーマットは１／（ＮｘＭ）より大きくない
    請求項３１記載の方法。
  33. 【請求項３３】 該パラメータの該配列は、数値を画像
    信号のディザへのマトリックスによる請求項２４記載の
    方法。
  34. 【請求項３４】二次元配列に配置されたセンサ回路の配
    列からセンサ信号を発生し；パラメータの配列により該
    センサ信号を調整し；該調整されたセンサ信号のそれぞ
    れを該調整されたセンサ信号が比較器を用いることによ
    り所定の閾値より高いか又は低いかのいずれかを表す画
    像信号の一つに変換する各段階からなり、該センサ回路
    のそれぞれは入射光に露出されたときに該センサ信号の
    一つを発生するセンサ画素と、調整回路と、比較器から
    なり；該パラメータの少なくとも一つはすぐに隣接する
    パラメータの少なくとも２つと異なる画像センサからプ
    ロセススケーラブルで、分解能可変なデジタル画像信号
    を提供する方法。
  35. 【請求項３５】 該パラメータの配列はファクシミリ規
    格により該センサ信号をディザする請求項３４記載の方
    法。
  36. 【請求項３６】 該画像信号はファクシミリ機械に出力
    される請求項３５記載の方法。
  37. 【請求項３７】 該パラメータの配列は該画素回路の一
    つでそれぞれの調整回路に印加された電圧により提供さ
    れる請求項３４記載の方法。
  38. 【請求項３８】 該パラメータの配列は二次元マトリッ
    クスとして構成され、該画像センサ全体にまで繰り返し
    覆われる請求項３４記載の方法。
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