JP2008276864A - ２次元デジタルデータ取得素子およびホログラフィックストレージ装置 - Google Patents

Abstract

【課題】小型化かつ低価格化が可能でかつ超高速な２次元デジタルデータ取得素子を得ることを可能にする。
【解決手段】それぞれが符号化された１つのデータからなる複数の単位データ領域を有する２次元デジタル画像情報が記録された光情報記録媒体に光を照射し前記光情報記録媒体からの再生光に基づいて、前記２次元デジタル画像情報の再生された２次元デジタルデータを取得する２次元デジタルデータ取得素子において、前記２次元デジタル画像情報の前記単位データ領域のピッチＰ１と前記画素領域の前記画素のピッチＰ２とのピッチ比ＮをＮ＝Ｐ１／Ｐ２により定義し、前記２次元デジタルデータの１バイトの１次元方向のデジタルデータ数をＡ、２以上の自然数をｎとしたとき、前記ピッチ比Ｎが Ａ・ｎ^２／（Ａ・ｎ＋１）＜Ｎ＜Ａ・ｎ^２／（Ａ・ｎ−１）を満たす。
【選択図】図１

Description

本発明は、２次元デジタルデータ取得素子およびホログラフィックストレージ装置に関する。

次々世代ＤＶＤ（Digital Versatile Disc）として、ホログラフィックストレージ（Holographic Storage）という新しい光ディスクシステムが提案され、その製品化計画を公表するメーカーも現れつつある（例えば、非特許文献１参照）。

ホログラフィックストレージは、４００ｎｍ程度の短波長レーザーを用い、干渉縞としてホログラフィック層に高密度にエンコードされた２次元デジタルデータを高速で読み取るため、高データ密度化および高速読み出しが可能であるという特長がある。

２次元デジタル画像のデータの高速読出しのために、例えば１０００［ｆｐｓ］以上の極めて高いフレームレートが２次元画像データ取得素子に要求される。

２次元デジタル画像データを正確に取得するためには、ＣＭＯＳセンサ等の２次元画像データ取得素子の画素と、２次元デジタル画像情報を構成する単位データ領域とが１対１で対応することが理想である。

しかし、ミクロンオーダーでの光学系の位置調整には調整のためのコストが必要である上、２次元デジタル画像情報がエンコードされた光ディスクはドライブに設置するたびにその位置が変化してしまうので、厳密な光学系の位置調整は極めて困難と言える。

さらに、光学系を構成するレンズ系は小型で低コストであることが要求されるために、２次元デジタルデータにおいて光学的な収差が発生することは避けられず、単位データ領域と画素とを厳密に１対１で対応させることを実現することは困難である。

その対策として、２次元デジタル画像を構成する単位データ領域のピッチに対して、２次元画像データ取得素子の画素ピッチを１／Ｎに縮小し、単位データ領域の情報をＮ^２個の画素で取得する「オーバーサンプリング」という手法が用いられる（例えば、非特許文献２参照）。
H.J. Coufal, Holographic Data Storage (Sprihger, Berlin, 2000) Mark Ayres, Alan Hoskins, and Kevin Curtis, "Image oversampling for page-oriented optical data storage", Applied Optics, Vol. 45, Issue 11, pp. 2459-2464

このオーバーサンプリング手法においても、上記の正確なデジタルデータを取得した画素以外では、画素出力が１（ハイレベル）と、０（ローレベル）との中間の値となってしまう。この中間階調の画素出力データを取得し出力するために、２次元画像データ取得素子は単位データ領域のデータ量が１ビットであるにもかかわらず、Ｍ（≧２）ビットの出力が必要であった。

さらに、ホログラフィック画像を得るために参照光として光ディスクに照射する短波長レーザーの出力変動や、光ディスクを含む光学系での光学的損失の影響により、単位データ領域の光強度は変動し、正確にデジタルデータを取得できた画素の出力においても１（ハイレベル）の値が変動する。この変動を吸収するためにも、２次元画像データ取得素子は単位データ領域のデータ量が１ビットであるにもかかわらず、Ｍ（≧２）ビットの出力が必要であった。

このＭビット出力と、前述の高速読出しとを両立するためには、２次元画像データ取得素子として特殊なＣＭＯＳイメージセンサを使用することが必要であった。

例えば、全画素で並列にＡ／Ｄ変換を行うことで高速動作を可能にする画素内ＡＤＣ(Analog−Digital Converter)搭載型ＣＭＯＳセンサを使用する、あるいは、行単位で動作するカラムＣＤＳ（相関二重サンプリング）／ＡＤＣを複数行並列で動作させることで高速化した多線カラムＣＤＳ／ＡＤＣ搭載型ＣＭＯＳセンサを使用することが必要になる。

さらに、ＭビットＡＤＣからの出力をＫ画素分並列で出力する多線デジタルデータ並列出力構造により高速化することが必要であり、その出力ピン数はＭ×Ｋ本になる。例えば、ＡＤＣ分解能が１０ビットで、１０画素並列読出しのデバイスでは、Ｍ×Ｋ＝１０×１０＝１００本のピン数が必要になる。

このため、ＣＭＯＳセンサチップはその特殊性ゆえに小型化、低価格化が困難であり、また多線出力構造のためにＣＭＯＳセンサパッケージは多ピン化が必要であり同様に小型化、低価格化が困難であった。またＣＭＯＳセンサからの出力を受け画像信号処理を行い取得した２次元デジタルデータを再構築する外部回路は、多線入力のＩ／Ｏが必要であり、さらに２次元のＭビット情報を高速で処理することが必要であり、その回路への要求仕様は厳しく、同様に小型化、低価格化が困難であった。

本発明は上記の事情を考慮してなされたものであって、小型化かつ低価格化が可能でかつ超高速な２次元デジタルデータ取得素子およびホログラフィックストレージ装置を提供することを目的とする。

本発明の第１の態様による２次元デジタルデータ取得素子は、それぞれが符号化された１つのデータからなる複数の単位データ領域を有する２次元デジタル画像情報が記録された光情報記録媒体に光を照射し前記光情報記録媒体からの再生光に基づいて、前記２次元デジタル画像情報の再生された２次元デジタルデータを取得する２次元デジタルデータ取得素子において、前記光情報記録媒体からの再生光を電気信号に変換する光電変換素子をそれぞれ含みマトリクス状に配置された複数の画素を有する画素領域と、前記画素を選択する選択回路と、前記選択回路により選択された画素の電気信号を読み出す読出し回路と、前記読出し回路の出力を１ビットデジタルデータに変換する１ビットＡＤ変換器と、を備え、前記２次元デジタル画像情報の前記単位データ領域のピッチＰ１と前記画素領域の前記画素のピッチＰ２とのピッチ比ＮをＮ＝Ｐ１／Ｐ２により定義し、前記２次元デジタルデータの１バイトの１次元方向のデジタルデータ数をＡ、２以上の自然数をｎとしたとき、前記ピッチ比Ｎが
Ａ・ｎ^２／（Ａ・ｎ＋１）＜Ｎ＜Ａ・ｎ^２／（Ａ・ｎ−１）
を満たすことを特徴とする。

また、本発明の第２の態様によるホログラフィックストレージ装置は、上記記載の２次元デジタルデータ取得素子をピックアップ素子として備えたことを特徴とする。

本発明によれば、小型化かつ低価格化が可能で超高速な２次元デジタルデータ取得素子およびホログラフィックストレージ装置を提供することができる。

本発明の実施形態を説明する前に、各実施形態で用いられる「オーバーサンプリング」について説明する。「オーバーサンプリング」とは、２次元デジタル画像を構成する単位データ領域のピッチに対して、２次元画像データ取得素子の画素ピッチを１／Ｎに縮小し、単位データ領域の情報をＮ^２個の画素で取得することである。例えば、Ｎ＝２であればＮ^２＝４画素中の１画素は正確なデジタルデータを得ることが可能であり、Ｎ＝３であれば９画素中の４画素が正確なデジタルデータを得ることが可能となる。

ここで、Ｎは自然数ｎとなるように設計されるが、厳密には、Ｎは自然数ｎに近い値となる。これは、理想的な設計値としてＮが自然数ｎとなるよう設計しても、実際の素子または装置では、従来技術で説明した光学的収差等の原因により厳密にはＮは自然数ｎに近い値（Ｎ≒ｎ）となってしまうからである。

具体的な例として、例１、例２の二つの例について説明する。

（例１）
ｎ＝３として、２次元デジタルデータにおいて、１バイトが１行８列の８ビットにより構成された場合を図２４（ａ）乃至図２４（ｆ）に示す。このとき理想的な設計としてＮ＝ｎ＝３としても、前述の理由でＮ≒ｎとなってしまう。

図２４（ａ）乃至図２４（ｆ）には２次元デジタルデータ中の１バイト区間と、それに対応する２次元デジタルデータ取得素子の画素との位置関係を５種類示した。

図２４（ａ）に示す１バイト８ビットのデジタルデータに対して、Ｎ＝ｎ＝３という理想的なケースでは、８×３＝２４画素が完全に対応する（図２４（ｄ））。しかし、光学収差等の影響によりＮ≒ｎ＝３となってしまい、図２４（ｂ）、２４（ｃ）、２４（ｅ）、２４（ｆ）ではＮ＝２．８８、２．９４、３．０６、３．１３のようにデジタルデータと画素とがミスマッチした場合を示している。このとき、２次元デジタルデータ取得素子のオーバーサンプリング量ズレに起因する、１バイト区間での画素数変動として１画素未満までを許容するように調整することが可能である。本例においては、２．８８＜Ｎ＜３．１３という条件が成立する実数Ｎが許容できることになる。

（例２）
ｎ＝３として、２次元デジタルデータにおいて、１バイトが４行４列の１６ビットにより構成された場合を図２５（ａ）乃至図２５（ｆ）に示す。このとき理想的な設計としてＮ＝ｎ＝３としても、前述の理由でＮ≒ｎとなってしまう。

図２５（ａ）乃至図２５（ｆ）には２次元デジタルデータ中の１バイト＝４×４ビットの一部を構成する１行４列のデータ区間と、それに対応する２次元デジタルデータ取得素子の画素との位置関係を、図２４（ａ）乃至図２４（ｆ）と同様に５種類示した。

１行４列のデジタルデータに対して、Ｎ＝ｎ＝３という理想的なケースでは、４×３＝１２画素が完全に対応する（図２５（ｄ））。しかし、光学収差等の影響によりＮ≒ｎ＝３となってしまい、図２５（ｂ）、２５（ｃ）、２５（ｅ）、２５（ｆ）ではＮ＝２．７７、２．８８、３．０６、３．２３のようにデジタルデータと画素とがミスマッチした場合を示している。このとき、２次元デジタルデータ取得素子のオーバーサンプリング量ズレに起因する、１行４列区間での画素数変動として１画素未満までを許容するように調整することが可能である。本例においては、２．７７＜Ｎ＜３．２３という条件が成立する実数Ｎが許容できることになる。

以下、本明細書では、設計上のｎ（自然数）と、１バイトを構成する１軸方向（１次元方向）のデジタルデータ数Ａが与えられた場合、下記式を満たすＮは「実質的に自然数ｎ」であるという。
Ａ・ｎ^２／（Ａ・ｎ＋１）＜Ｎ＜Ａ・ｎ^２／（Ａ・ｎ−１）
（ただし、ｎは２以上の自然数）

次に、本発明の各実施形態を説明する。なお、各実施形態においては、オーバーサンプリングにおけるＮは「実質的に自然数ｎ」であるとする。

（第１実施形態）
以下、本発明の実施形態について図面を参照して詳細に説明する。以下の図面の記載において、同一の部分には同一の符号を付し、重複する記載は省略する。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものと異なる。更に、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。

本発明の第１実施形態による２次元デジタルデータ取得素子の概略構成を図１に示す。本実施形態の２次元デジタルデータ取得素子１００は、画素領域１０１と、負荷トランジスタ部１０２と、Ｖ選択回路（垂直選択回路）１０３と、Ｈ選択回路（水平選択回路）１０４と、読出し回路１０５と、１ビットＡ／Ｄ変換器（以下、１ビットＡＤＣとも云う）１０６と、タイミングジェネレータ（以下、ＴＧ回路とも云う）１０７とを備えている。読出し回路１０５は１行分のアナログ信号を保持する１Ｈメモリ回路を具備している。負荷トランジスタ部１０２と、Ｖ選択回路１０３と、Ｈ選択回路１０４と、読出し回路１０５と、１ビットＡＤＣ１０６と、ＴＧ（タイミングジェネレータ）回路１０７とは、画素領域１０１の周囲に設けられる。なお、画素領域１０１と読出し回路１０５との間に画素固有の雑音を除去するためのＣＤＳ（相関二重サンプリング）回路を配置することも可能であるが、図１のようにＣＤＳ回路を配置しなくともかまわない。ＴＧ回路１０７は、別チップにしても構わないし、図１には記載されない信号処理回路に搭載してもよい。

画素領域１０１は、光電変換により入射光信号を電気信号に変換する光電変換素子を有する画素が二次元マトリクス状に配列されている。これらマトリクス状に配列された画素において発生した信号はＶ選択回路１０３およびＨ選択回路１０４によって以下のように時系列で出力される。

Ｖ選択回路１０３により選択された行に配置された画素において光電変換された信号は、信号線２０７（図２参照）を介して読出し回路１０５によって読み出され保持される。読出し回路１０５内部の１Ｈメモリ回路に保持された信号は、Ｈ選択回路１０４により順次選択され、時系列で出力される。この時系列で出力される信号は１ビットＡＤＣを介して外部に１ビットデジタル信号として出力される。Ｖ選択回路１０３、Ｈ選択回路１０４、読出し回路１０５、および１ビットＡＤＣ１０６のそれぞれの動作は、ＴＧ回路１０７から出力されるタイミングパルスによって制御される。

図２は、本実施形態に係る画素領域１０１を構成する画素２と、負荷トランジスタ部１０２との回路図を示す。画素２は、いわゆるｎチャネルＭＯＳトランジスタからなる４トランジスタ構造であり、光電変換素子であるフォトダイオード２０１と、このフォトダイオード２０１に蓄積された信号電荷を検出ノード２０３に転送する転送トランジスタ２０２と、検出ノード２０３の電位をリセットするリセットトランジスタ２０４と、検出ノード２０３にゲートが接続された増幅トランジスタ２０５と、光電変換された信号を出力する画素を選択するための選択トランジスタ２０６とを有している。転送トランジスタ２０２、リセットトランジスタ２０４、および選択トランジスタ２０６のそれぞれのゲートに接続される転送トランジスタ制御線、リセットトランジスタ制御線、および選択トランジスタ制御線はＶ選択回路１０３によって所定のタイミングで制御される。

画素領域１０１の垂直方向に設けられる信号線２０７は、画素の選択トランジスタ２０６のソースに接続されている。負荷トランジスタ部１０２内の負荷トランジスタ２０８と、画素２の増幅トランジスタ２０５でソースフォロア回路を構成する。同一の信号線２０７に接続されている複数の画素のうち選択トランジスタ２０６がオン状態となった画素、すなわちＶ選択回路１０３によって選択された画素のみが上記のソースフォロア回路を構成し、選択された画素の検出ノード２０３の電位に応じた電位が、各列の信号線２０７に発生し、読出し回路１０５に読み出され保持される。

図３は、２次元デジタルデータ画像においてＬｏｗ−Ｄａｔａ単位データ領域に囲まれたＨｉｇｈ−Ｄａｔａ単位データ領域１Ｈと、画素領域１０１の一部の相対的な位置関係を説明するための模式図であり、オーバーサンプリングとしてＮ＝３の場合を示している。図３では、画素２として、５行×５列の２５画素が配置された部分に、３行×３列の画素サイズのＨｉｇｈ−Ｄａｔａ単位データ領域１Ｈが照射された様子を示しており、Ｈｉｇｈ−Ｄａｔａ単位データ領域１Ｈの端部と画素２の境界とが一致していない。この状態で、超高速２次元デジタルデータ取得素子１００の位置調整を行わない場合の一般的な状態を示している。

図３の５行５列の２５画素から得られる画素出力を図４に示す。

各画素２を（ｎ行、ｍ列）として表現すると、図３からもわかるように、（２，２）、（２，３）、（３，２）、（３，３）の４画素は画素全体がＨｉｇｈ−Ｄａｔａ単位データ領域１Ｈに含まれており、その出力ＳはＨｉｇｈ−Ｄａｔａ：ＳＨに対応する。一方、上記４画素に接する１２画素は、画素の一部がＨｉｇｈ−Ｄａｔａ単位データ領域１Ｈに含まれており、その出力ＳはＨｉｇｈ−Ｄａｔａより低い中間階調となっている。また、Ｈｉｇｈ−Ｄａｔａ単位データ領域１Ｈに画素が含まれない９画素においては、その出力ＳはＬｏｗ−Ｄａｔａ：ＳＬとなる。

一方、２次元デジタルデータ画像においてＨｉｇｈ−Ｄａｔａ単位データ領域に囲まれたＬｏｗ−Ｄａｔａ単位データ領域１Ｌと、画素領域１０１の一部の相対的な位置関係を説明するための模式図と、このときに得られる画素出力を、各々、図５、図６に示す。

画素２について、（ｎ行、ｍ列）として表現すると、図５からもわかるように、（２，２）、（２，３）、（３，２）、（３，３）の４画素は画素全体がＬｏｗ−Ｄａｔａ単位データ領域１Ｌに含まれており、その出力ＳはＬｏｗ−Ｄａｔａ：ＳＬに対応する。一方、上記４画素に接する１２画素は、画素の一部がＬｏｗ−Ｄａｔａ単位データ領域１Ｌに含まれており、その出力ＳはＬｏｗ−Ｄａｔａより高い中間階調となっている。また、Ｌｏｗ−Ｄａｔａ単位データ領域１Ｌに画素が含まれない９画素においては、その出力ＳはＨｉｇｈ−Ｄａｔａ：ＳＨとなる。

通常のＣＭＯＳセンサであれば、図４または図６に示したアナログ出力をそのまま出力するか、あるいはＮビットＡＤＣによりデジタル化しＮビットデジタルデータとして出力する。

しかし、本実施形態では、図１の１ビットＡＤＣ１０６により、図４、図６のアナログ出力を１ビットデジタル出力に変換し、出力する。１ビットＡＤＣ１０６のしきい値電圧Ｖｔｈは、ＳＬ＜Ｖｔｈ＜ＳＨになるように設定され、ＳＬとＳＨとを各々０、１に変換する。しかし、ＳＬ＜ＳＭ＜ＳＨとなるような中間階調出力ＳＭに対してはＶｔｈとＳＭとの関係により０、１いずれの出力が得られるかは確定しない。この不確定な出力を「？」として、図４、図６の各出力が１ビットＡＤＣ１０６により変換された結果を図７，８に各々示す。図７、図８からわかるように、不確定な出力が１，０いずれであっても、１ビットデジタル出力が２個以上連続して同一の値であれば、その値により単位データ領域のＨｉｇｈ／Ｌｏｗを認識することが可能である。

図３〜図８では、同一の情報を示す単位データ領域が隣接する場合について説明していないが、その場合にはＨｉｇｈ−Ｄａｔａ領域とＬｏｗ−Ｄａｔａ領域の境界部に発生する中間階調出力が無いので、同一のデジタルデータが２＋３＝５個以上連続して出力される。したがって、同一のデジタルデータが連続出力される画素数を外部回路に設けたカウンタによりカウントすることにより同一データが隣接した場合にもＨｉｇｈ／Ｌｏｗを認識することが可能である。例えば、同一データが連続出力される画素数をｎとすれば、ｎ≦１はノイズであり無視し、２≦ｎ≦４でＳＨあるいはＳＬに相当するデータ領域が１個、５≦ｎ≦７でＳＨあるいはＳＬに相当するデータ領域が２個連続、（３ｍ−１）≦ｎ≦（３ｍ＋１）のときにＳＨあるいはＳＬに相当するデータ領域がｍ個連続、として認識することができる。

外部回路では、１行分の１ビットメモリを利用して、上下に隣接する１ビットデジタルデータ間でデータが変化するかどうかを判定し、同様の方法で単位データ領域を認識することができる。なお、本実施形態においては、上記カウンタは外部回路に設けたが、後述する第２実施形態のように、２次元デジタルデータ取得素子１００に内蔵させたカウンタ１２０であってもよい。

１ビットＡＤＣ１０６としては、図９（ａ）に示すように直列に接続された２段のインバータ回路すなわち、図９（ｂ）に示すように直列に接続された２段のＣＭＯＳインバータ回路を用いることができる。図９（ｂ）は一般的なＣＭＯＳインバータ回路を２段直列に接続したものであるが、出力の極性や動作マージンを考慮しなければ１段のインバータ回路でも構わないし、あるいは３段以上の直列接続構成にしてもよい。

図９（ａ）、９（ｂ）の１ビットＡＤＣの電源電圧ＶＤＬは、他の電源電圧Ｖｄｄと異なる電圧を与えるように独立制御可能とすることが可能であり、このようにすることがより好ましい。その理由は、電源電圧ＶＤＬを制御することにより１ビットＡＤＣのしきい値電圧Ｖｔｈを制御可能であることにある。その詳細は他の実施形態で説明する。

また、超高速読出しのためには、読出し回路１０５を多線出力にすることが一般的に行われる。例えば１０線出力とすることで、同一のクロック周波数のまま、出力のデータレートを１０倍に増加することができる。読出し回路１０５が３線出力の場合の例を図１０に示す。図の簡略化のために３線出力で信号線は６列としているが、実際には１０線以上の出力と数百本あるいは千本以上の信号線により構成される。図１０においては、Ｈ選択回路１０４からのＨ選択パルスは３列の選択トランジスタに同時に印加され、選択された３列の信号線に発生した画素出力情報を各々の選択トランジスタに接続された出力線に伝える。３本の出力線の各々には独立した１ビットＡＤＣ１０６が接続され、１ビットデジタル出力に変換され、３本の出力端子から出力される。

このとき、３個の１ビットＡＤＣ１０６の特性、すなわち、１ビットＡＤ変換におけるしきい値電圧Ｖｔｈが揃っていることが重要である。１ビットＡＤＣ１０６として、図９に示したＣＭＯＳインバータ回路を用いた場合、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのそれぞれのしきい値電圧Ｖｔｈｐ、Ｖｔｈｎが一定であることが重要である。同一基板内でのトランジスタのしきい値電圧Ｖｔｈのばらつきの主原因はチャネル領域の不純物数の統計的な揺らぎであることが知られている。そして、１ビットＡＤＣ１０６のトランジスタは、画素内部の微細トランジスタと異なり、周辺回路のトランジスタであるので、チャネル面積を十分に確保することでＶｔｈｐ，Ｖｔｈｎを一定に保つことが可能である。また、基板が異なる場合には、電子・正孔の移動度、ゲート酸化膜厚によりＣＭＯＳインバータのしきい値電圧Ｖｔｈは変化するが、本実施形態においては同一基板上のトランジスタ特性が揃っていれば良いので、基板が異なる場合は関係ない。

このような多線読出し構造の場合、画素出力をＭビットＡＤＣによりＭビットのデジタルデータに変換・出力しようとすると、極めて多数の出力ピンが必要となる。たとえば、１０線読出し、１０ビット出力というＣＭＯＳセンサが製品化されているが、この場合、出力ピンだけで１０×１０＝１００本にもなり、パッケージコストを下げることが困難である。

それに対して、本実施形態では、高速読出しのために１０線読出し構造としても、出力データは１ビットデジタル信号であるので出力ピンはわずか１０本にとどまる。この出力ピン数は、１線読出・１０ビット出力の標準ＣＭＯＳセンサと同一であり、低価格のパッケージを使用することが可能であり、また、外部回路とのＩ／Ｆ（インターフェース）も簡略化でき、システム全体を小型化・低コスト化することが可能となる。

以上説明したように、本実施形態によれば、標準的な画素構成を持つＣＭＯＳセンサ素子をベースにした、簡単なデバイス構成により超高速な２次元デジタルデータ取得素子を得ることができ、小型化、低コスト化が可能である。

さらに、高速動作のために多線読出しを行う場合、読み出し線数をＫとした場合、従来のＭビット出力素子ではＭ×Ｋ本の出力ピンが必要なのに対して、Ｋ本の出力ピンで十分でありチップコストのみならずパッケージコストも大幅にコストダウンすることが可能である。その上、出力が１ビットデジタル出力であるので、外部回路による２次元デジタルデータ再構築プロセスは大幅に単純化され、超高速な２次元デジタルデータ取得装置としての大幅な小型化、低コスト化が可能となる。

（第２実施形態）
本発明の第２実施形態による２次元デジタルデータ取得素子の概略構成を図１１に示す。本実施形態の２次元デジタルデータ取得素子１００Ａは、図１に示す第１実施形態の２次元デジタルデータ取得素子１００において、１ビットＡＤＣ１０６と出力端子との間に、論理演算処理回路１０８と、カウンタ１２０とを設けた構成となっている。

第１実施形態において説明したように、１ビットデジタル出力を外部回路により処理することで、２次元デジタルデータを再構築可能である。本実施形態においては、外部回路における処理をより簡略化するために、上記１ビットデジタル出力を、オンチップ化した論理演算処理回路１０８により演算処理し、その演算結果を１ビットデジタルデータとして出力し、この出力をカウンタ１２０によりカウントし、このカウント値により単位データを認識する。

論理演算処理回路１０８の一具体例を図１２に示す。１ビットＡＤＣ１０６の出力を分岐し、一方をＡＮＤ回路１０８ｂに直接入力し、もう一方を遅延回路１０８ａを介してＡＮＤ回路１０８ｂに入力する。そしてＡＮＤ回路１０８ｂによる演算結果を出力する。遅延回路１０８ａでは、１画素分の遅延を行う。図１２に示す画素データ間演算処理回路１０８によって、連続的に読み出される隣接画素データ間のＡＮＤ演算が行われ、２画素連続でＨｉｇｈ−Ｄａｔａデジタル出力：ＳＨが入力された場合にのみＳＨを出力する。

図３、図５に示す２次元デジタルデータが入射し、図４、図６に示す画素出力が得られ、１ビットＡＤＣ１０６の出力として図７、図８に示す１ビットデジタルデータが論理演算処理回路１０８に入力した場合の演算処理結果を図１３、図１４に示す。中間階調出力が存在するために不確定な１ビットデジタルデータ「？」が存在するが、Ｈｉｇｈ−Ｄａｔａ領域が存在する場合にはＳＨが最低でも１画素分出力され、逆にＬｏｗ−Ｄａｔａ領域が存在する場合にはＳＬが最低でも３画素連続で出力される。このため、例えば、Ｈｉｇｈ−Ｄａｔａに注目すれば、ＳＨが出現した場合をＨｉｇｈ−Ｄａｔａとして認識することができる。また、二つのＨｉｇｈ−Ｄａｔａ領域が隣接した場合には、ＳＨが最低でも４画素連続して出力されるので、第１実施形態と同様に、ＳＨが出力された場合にはＳＨが連続で出力される画素数をカウンタ１２０によりカウントすればよい。このカウント数によりＨｉｇｈ−Ｄａｔａ領域の連続数が判定できる。ＳＨが連続出力される画素数をｎとすれば、１≦ｎ≦３でＨｉｇｈ−Ｄａｔａ領域が１個、４≦ｎ≦６でＨｉｇｈ−Ｄａｔａ領域が２個連続、（３ｍ−２）≦ｎ≦３ｍのときにＨｉｇｈ−Ｄａｔａ領域がｍ個連続、として認識することができる。なお、外部回路においても、１行分の１ビットメモリを利用して、上下に隣接する１ビットデジタルデータ間でＡＮＤ演算を行い、同様の方法でＨｉｇｈ−Ｄａｔａ領域を認識することができる。

本実施形態のように、オンチップで画素データ間の論理演算処理を行うことは外部回路における処理プロセスへの負荷を軽減するという他にも重要な効果がある。それは、白傷画像欠陥による誤出力をオンチップで防止することができるという効果である。

白傷画像欠陥とは、画素内部のフォトダイオードや検出ノードの部分に結晶欠陥や重金属汚染等に起因する発生中心が形成されてしまい、画素出力が入射光量によらず、常にＨｉｇｈ−Ｄａｔａを出力してしまうものである。一般に、良くコントロールされた基板や製造プロセスにより、白傷画像欠陥の発生率は低減されており、白傷画像欠陥が隣接画素に連続的に発生することは極めて稀である。したがって、白傷画像欠陥は１画素単独の点欠陥である。白傷画像欠陥が問題となるのは、Ｌｏｗ−Ｄａｔａ領域においてであり、本来ＳＬが出力される画素においてＳＨが出力されてしまう。しかし、本実施形態のように画素データ間に演算処理回路１０８による論理演算を行えば、白傷画像欠陥による画素出力はオンチップで除去される。

逆に、入射光量によらず常にＬｏｗ−Ｄａｔａを出力するという黒傷画像欠陥がＨｉｇｈ−Ｄａｔａ領域に存在した場合、本実施形態の画素データ間演算処理回路１０８においてＨｉｇｈ−Ｄａｔａ領域が失われることが懸念されるが、出力が常にＬｏｗ−Ｄａｔａとなるような黒傷画像欠陥は、良くコントロールされた製造プロセスにより、ほぼ完全に排除されている。

また、第１実施形態において説明したように、超高速読出しのためには、読出し回路１０５を多線出力にすることが一般的に行われる。例えば１０線出力とすることで、同一のクロック周波数のまま、出力のデータレートを１０倍に増加することができる。読出し回路１０５が３線出力の場合の構成例を図１５に示す。図の簡略化のために３線出力で信号線は６列としているが、実際には１０線以上の出力と数百本あるいは千本以上の信号線により構成される。図１５においては、Ｈ選択回路１０４からのＨ選択パルスは３列の選択トランジスタに同時に印加され、選択された３列の信号線に発生した画素出力情報を各々の選択トランジスタに接続された出力線に伝える。３本の出力線の各々には独立した１ビットＡＤＣ１０６が接続され、１ビットデジタル出力に変換され、その１ビットデジタル出力に対して演算処理を行い、演算結果を３本の出力端子から出力する。

第１実施形態において説明したように、３個の１ビットＡＤＣ１０６の特性、すなわち、１ビットＡＤ変換におけるＶｔｈを揃えることは可能であり、問題ない。図１５では、多線読出しにおける画素データ間演算処理回路１０８が図１２に示した画素データ間演算処理回路１０８と異なっている。

多線読出しにおいては、隣接列が同時に選択・出力されるので、各読出し線から１ビットＡＤＣを介して出力されたデジタルデータをＡＮＤ回路１０８ｂに直接に入力することが可能である。そして、隣接列が異なるタイミングで選択・出力される列に関してのみ、遅延回路１０８ａを介してＡＮＤ回路１０８ｂに入力している。したがって、遅延回路１０８ｂは読出し線の本数によらず１個のみでよい。

このような多線読出し構造の場合、従来のように、画素出力をＭビットＡＤＣによりＭビットのデジタルデータに変換・出力しようとすると、極めて多数の出力ピンが必要となる。例えば、１０線読出し、１０ビット出力というＣＭＯＳセンサが製品化されているが、この場合、出力ピンだけで１０×１０＝１００本にもなり、パッケージコストを下げることが困難である。

それに対して、本実施形態では、高速読出しのために１０線読出し構造としても、出力データは１ビットデジタル信号であるので出力ピンはわずか１０本にとどまる。この出力ピン数は、１線読出・１０ビット出力の標準ＣＭＯＳセンサと同一であり、低価格のパッケージを使用することが可能であり、また、外部回路とのＩ／Ｆも簡略化でき、システム全体を小型化・低コスト化することが可能となる。

以上説明したように、本実施形態によれば、標準的な画素構成を持つＣＭＯＳセンサ素子をベースにした、簡単なデバイス構成により超高速な２次元デジタルデータ取得素子を得ることができ、小型化、低コスト化が可能であり、また白傷画像欠陥の影響をオンチップで排除することで素子の製造歩留りを向上し、さらに低コスト化できる。

さらに、高速動作のために多線読出しを行う場合、読み出し線数をＫとした場合、従来のＭビット出力素子ではＭ×Ｋ本の出力ピンが必要なのに対して、Ｋ本の出力ピンで十分でありチップコストのみならずパッケージコストも大幅にコストダウンすることが可能である。

その上、出力が画素データ間で演算された１ビットデジタル出力であるので、外部回路による２次元デジタルデータ再構築プロセスは大幅に単純化され、超高速な２次元デジタルデータ取得装置としての大幅な小型化、低コスト化が可能となる。

なお、本実施形態においては、カウンタ１２０を２次元デジタルデータ取得素子１００Ａに内蔵させたが、外部に設けてもよい。

（第３実施形態）
本発明の第３実施形態による２次元デジタルデータ取得素子の概略構成を図１６に示す。本実施形態の２次元デジタルデータ取得素子１００Ｂは、図１に示す第１実施形態の２次元デジタルデータ取得素子１００において、アナログバッファ回路１０９を新たに設け、読出し回路１０５の出力が１ビットＡＤＣ１０６に入力されるだけでなく、アナログバッファ回路１０９にも入力されるようにした構成となっている。

本実施形態の２次元デジタルデータ取得素子１００Ｂによれば、１ビットデジタル出力だけでなく、画素からのアナログ出力を得ることが可能であり、このアナログ出力を用いて１ビットＡＤＣ１０６の動作を最適化することが可能でかつ超高速な２次元デジタルデータ取得素子を得ることができる。なお、アナログバッファ回路１０９としては、入力インピーダンスが高いバッファ回路として、例えば図１７に示すソースフォロア回路を用いることが可能である。

本実施形態の２次元デジタルデータ取得素子１００Ｂにおける、１ビットＡＤＣ１０６の動作の最適化について、以下に説明する。

２次元デジタルデータのＨｉｇｈ−Ｄａｔａ領域の抽出については、第１実施形態および第２実施形態において説明したが、Ｈｉｇｈ−Ｄａｔａ領域において発生する画素出力は、２次元デジタルデータを形成するための光源の光強度により変化する。例えば、ホログラフィックストレージ装置においては、２次元デジタルデータであるホログラフィック像を得るために４００ｎｍ程度の短波長レーザー光源からの参照光を媒体である光ディスクに照射するが、このレーザー光源の光強度が経時変化することで、２次元デジタルデータのＨｉｇｈ−Ｄａｔａ領域の照度が変化し、その結果、Ｈｉｇｈ−Ｄａｔａ領域において発生する画素出力が変化することが考えられる。あるいは、媒体である光ディスクの状態により光経路における光学的損失が変化することでも、同様に２次元デジタルデータのＨｉｇｈ−Ｄａｔａ領域の照度が変化し、その結果、Ｈｉｇｈ−Ｄａｔａ領域において発生する画素出力が変化することが考えられる。これらの場合には、１ビットＡＤＣ１０６のしきい値電圧Ｖｔｈを調整することで、１ビットＡＤＣ１０６の動作を最適化することが可能である。

本実施形態の２次元デジタルデータ取得素子１００Ｂでは、アナログバッファ回路１０９を介してアナログ出力を得ることができるので、このアナログ出力を利用することで、１ビットＡＤＣ１０６のしきい値電圧Ｖｔｈを調整し、その動作を最適化することができる。

２次元デジタルデータを取得する際には、媒体である光ディスクを装置にセットする。その光ディスクをセットするたびに、少なくとも１フレーム分のＨｉｇｈ−Ｄａｔａアナログ出力を外部回路に読出し、その１フレーム分のＨｉｇｈ−Ｄａｔａアナログ出力データから、Ｈｉｇｈ−Ｄａｔａ領域において発生する画素出力を知り、その値を元に１ビットＡＤＣ１０６のしきい値電圧Ｖｔｈを調整することで、１ビットＡＤＣ１０６の動作を最適化することが可能である。例えば、最も単純な方法としては、１フレーム分のアナログ出力データから最大となるアナログ出力：Ｖｍａｘを抽出し、１ビットＡＤＣ１０６のしきい値電圧ＶｔｈがＶｍａｘ／２になるように設定する方法がある。特に、１ビットＡＤＣ１０６として、図９に示すように、ＣＭＯＳインバータ回路を用いた場合には、このＶｍａｘと同じ電圧をＶＤＬに与えることで、１ビットＡＤＣ１０６のしきい値電圧ＶｔｈをＶｍａｘ／２に設定することが可能である。それは、ＣＭＯＳインバータ回路のしきい値電圧Ｖｔｈは、ＣＭＯＳインバータ回路を構成するｎＭＯＳ、ｐＭＯＳの各トランジスタについて、以下の条件があれば、Ｖｔｈ＝ＶＤＬ／２となるからである。
βｎ＝βｐ
Ｖｔｈｎ＝−Ｖｔｈｐ
ただし、
βｎ＝μｎ・Ｃｏｘ・（Ｗｅｆｆｎ／Ｌｅｆｆｎ）
βｐ＝μｐ・Ｃｏｘ・（Ｗｅｆｆｐ／Ｌｅｆｆｐ）
ここで、μｎは電子の移動度、μｐは正孔の移動度、Ｃｏｘは単位面積あたりのゲート酸化膜容量、Ｗｅｆｆｎは、ｎＭＯＳトランジスタの有効チャネル幅、ＷｅｆｆｐはｐＭＯＳトランジスタの有効チャネル幅、ＬｅｆｆｎはｎＭＯＳトランジスタの有効チャネル長、ＬｅｆｆｐはｐＭＯＳトランジスタの有効チャネル長である。

この条件は、チャネル不純物濃度、チャネルサイズ等の設計により実現可能である。

また、この条件が満たされなくとも、ＣＭＯＳインバータのしきい値電圧ＶｔｈをＶＤＬで表現することは可能であるので、その場合には、Ｖｔｈ＝Ｖｍａｘ／２となるようにＶＤＬを設定すればよい。

以上説明したように、アナログ出力情報を元に、１ビットＡＤＣの動作を最適化することができる。

なお、１フレーム分のＨｉｇｈ−Ｄａｔａアナログ出力データから、Ｈｉｇｈ−Ｄａｔａ領域において発生する画素出力を知り、その値を元に１ビットＡＤＣのＶｔｈを画素ごとに調整することで、１ビットＡＤＣの動作を画素ごとに最適化することも可能である。この場合、図１８に示すように、外部フレームメモリ３０１に１フレーム分のＨｉｇｈ−Ｄａｔａアナログ出力データを保持し、該当画素のＡＤＣ動作と同期するように、外部フレームメモリ３０１に保持されたＨｉｇｈ−Ｄａｔａアナログ出力データをＡＤＣのＶＤＬとして供給すればよい。

前述したように、Ｖｔｈ＝ＶＤＬ／２が満たされない場合においては、Ｈｉｇｈ−Ｄａｔａアナログ出力データＶＨＤ_ｉに対して適当な変換処理を行うことで、Ｖｔｈ_ｉ＝ＶＨＤ_ｉ／２となるようなＶＤＬ_ｉを与えることが可能である。ここで、添え字のｉは、画素ごとのデータという意味である。

１ビットＡＤＣ１０６のしきい値電圧Ｖｔｈを画素ごとに調整する場合の装置構成と、その動作フローを図１９に示す。まず、媒体をセットする（図１９のステップＳ１）。その後、本実施形態のデータ取得素子１００Ｂを用いて１フレームＨｉｇｈ−Ｄａｔａを取得する（図１９のステップＳ２）。続いて、アナログバッファ回路１０９の出力を１フレーム分、フレームメモリ３０１に記憶させる（図１９のステップＳ３）。そして、フレームメモリ３０１からの画素ごとのＨｉｇｈ−Ｄａｔａ出力に応じた電圧を１ビットＡＤＣ１０６に与えながらデータ取得動作を行う（図１９のステップＳ４）。このとき、必要に応じて外部の変換回路３０２で電圧変換を行う（図１９のステップＳ５）。

また、前述の最も単純な方法である、１フレーム分のアナログ出力データから最大となるアナログ出力Ｖｍａｘを抽出し、１ビットＡＤＣ１０６のしきい値電圧ＶｔｈがＶｍａｘ／２になるように設定する方法においても、その動作フロー等は図１９と同じであり、その場合、図１８に示す変換回路３０２においてＶｍａｘの抽出を行うことが可能である。また、Ｖｍａｘを変換回路３０２の内部に保持・記憶することで、それ以降のフレームメモリ動作を終了させることもできる。

このアナログ出力は、１ビットＡＤＣの動作を最適化するためにのみ使用するので、図１７に示すソースフォロア回路の電源電圧Ｖ_Ｄをパルス駆動する、あるいは負荷トランジスタのゲート電圧ＶＧＬをパルス駆動することで、デジタル出力時にアナログバッファ回路１０９の動作を停止することも可能であり、消費電力を抑制するためには好ましいといえる。

また、第１実施形態および第２実施形態において説明したように、超高速読出しのためには、読出し回路１０５を多線出力にすることが一般的に行われる。例えば、１０線出力とすることで、同一のクロック周波数のまま、出力のデータレートを１０倍に増加することができる。その場合には、多線読出しのための読出し線と同数のアナログバッファ回路を配置することで対応でき、その場合にはデジタル出力のピン数と同数のアナログ出力ピンが必要となる。

あるいは、アナログ出力と１ビットデジタル出力を同時に得る必要が無ければ、出力ピンをアナログ・デジタルで共用し、スイッチで切り替えて使用することも可能であり、その場合には出力ピンが増加することもなく、より好ましいといえる。

さらに、本実施形態を図１１に示した第２実施形態と組み合わせて実施することも可能である。

以上説明したように、本実施形態によれば、アナログ出力データを演算して得た結果から、１ビットＡＤＣのしきい値電圧Ｖｔｈを調整し、その動作を最適化することができ、光源の変動・媒体の状態の変化等による２次元デジタルデータの照度変化が発生しても、安定なデータ読み取りが可能でかつ超高速な２次元デジタルデータ取得素子および２次元デジタルデータ取得装置を得ることができる。

また、第１実施形態、または第２実施形態と同様の効果も得ることができる。

（第４実施形態）
本発明の第４実施形態による２次元デジタルデータ取得素子の概略構成を図２０に示す。本実施形態の２次元デジタルデータ取得素子１００Ｃは、図１に示す第１実施形態の２次元デジタルデータ取得素子１００において、１Ｈメモリ回路１１０および論理演算回路１１１を新たに設けた構成となっている。

この１Ｈメモリ回路１１０は、２個の第１および第２の１Ｈメモリ（図示せず）と、これら第１および第２の１Ｈメモリ間でデータをコピーするコピー部（図示せず）とを備えている。そして、これら第１および第２の１ＨメモリはＨ選択回路１０４により同一列が選択される。

次に、この１Ｈメモリ回路１１０および論理演算回路１１１の動作を説明する。
ステップ１：先頭行データである１ビットＡＤＣ１０６の出力を第１の１Ｈメモリに記憶する。
ステップ２：第１の１Ｈメモリに記憶されたデータをコピー部によって第２の１Ｈメモリにコピーし、記憶させる。
ステップ３：次行データである１ビットＡＤＣ１０６の出力を第１の１Ｈメモリに記憶する。
ステップ４：ステップ３の記憶動作と並行して１ビットＡＤＣ１０６の出力と同期して第２の１Ｈメモリから出力される前行の出力と、１ビットＡＤＣ１０６との出力とを、論理演算回路１１１において順次、論理演算を行いながら、「列内」の演算結果を時系列で出力する。
ステップ５：第１の１Ｈメモリから第２の１Ｈメモリにデータをコピーする。
ステップ６：ステップ３乃至ステップ５をデータが無くなるまで繰り返す。

このように構成された本実施形態の２次元デジタルデータ取得素子は、水平方向に隣接する画素間の論理演算処理に加えて、垂直方向に隣接する画素間の論理演算処理機能をオンチップで実現しており、第１実施形態に比べて、外部回路における演算処理を大幅に軽減可能であり、第１実施形態以上に、外部回路の大幅な小型化および大幅な低コスト化が可能となる。

なお、本実施形態においては、１ビットＡＤＣ１０６が１個しか設けられていなかったが、例えば、図１０に示すように多線読出し構造として、１ビットＡＤＣ１０６が複数個設けられていてもよい。この場合、１Ｈメモリ回路１１０および論理演算回路１１１も１ビットＡＤＣ１０６の個数に応じて設ける必要がある。

（第５実施形態）
本発明の第５実施形態による２次元デジタルデータ取得素子の概略構成を図２１に示す。本実施形態の２次元デジタルデータ取得素子１００Ｄは、図１１に示す第２実施形態の２次元デジタルデータ取得素子１００Ａにおいて、１Ｈメモリ回路１１０および論理演算回路１１１を新たに設けた構成となっている。

この１Ｈメモリ回路１１０は、２個の第１および第２の１Ｈメモリ（図示せず）と、これら第１および第２の１Ｈメモリ間でデータをコピーするコピー部（図示せず）とを備えている。そして、これら第１および第２の１ＨメモリはＨ選択回路１０４により同一列が選択される。

次に、この１Ｈメモリ回路１１０および論理演算回路１１１の動作を説明する。
ステップ１：先頭行データである画素データ間演算処理回路１０８の出力を第１の１Ｈメモリに記憶する。
ステップ２：第１の１Ｈメモリに記憶されたデータをコピー部によって第２の１Ｈメモリにコピーし、記憶させる。
ステップ３：次行データである画素データ間演算処理回路１０８の出力を第１の１Ｈメモリに記憶する。
ステップ４：ステップ３の記憶動作と並行して画素データ間演算処理回路１０８の出力と同期して第２の１Ｈメモリから出力される前行の出力と、画素データ間演算処理回路１０８の出力とを、論理演算回路１１１において順次、論理演算を行いながら、「列内」の演算結果を時系列で出力する。
ステップ５：第１の１Ｈメモリから第２の１Ｈメモリにデータをコピーする。
ステップ６：ステップ３乃至ステップ５をデータが無くなるまで繰り返す。

このように構成された本実施形態の２次元デジタルデータ取得素子は、水平方向に隣接する画素間の論理演算処理に加えて、垂直方向に隣接する画素間の論理演算処理機能をオンチップで実現しており、外部回路における演算処理を大幅に軽減可能であり、第２実施形態以上に、外部回路の大幅な小型化および大幅な低コスト化が可能となる。

なお、本実施形態においては、１ビットＡＤＣ１０６が１個しか設けられていなかったが、例えば、図１０に示すように複数個設けられていてもよい。この場合、画素データ間演算処理回路１０８、１Ｈメモリ回路１１０、および論理演算回路１１１も１ビットＡＤＣ１０６の個数に応じて設ける必要がある。

（第６実施形態）
次に、本発明の第６実施形態による２次元デジタルデータ取得素子の駆動方法を説明する。本実施形態の駆動方法は、上記第１乃至第５実施形態のいずれかによる２次元デジタルデータ取得素子の駆動に用いられ、その駆動タイミングチャートを図２２に示す。

図２２に示したタイミングチャートの特徴は、転送トランジスタ２０２を全画素で同時に制御していることにあり、その目的とするところは、全画素で同時に２次元デジタルデータを取得することにある。

一般的に、ＣＭＯＳセンサの読出し動作は行単位で実行され、その際にはＣＤＳ回路による画素固有雑音除去を目的に、検出ノードをリセットした状態での暗時信号読出しと、信号電荷をフォトダイオードから検出ノードに転送した状態での明時信号読出しを行う。その結果、フォトダイオードにおいて信号電荷が蓄積する時間帯、言い換えれば、時刻は、行ごとに異なってしまう。

また、ホログラフィックストレージ装置等の超高速２次元デジタルデータ取得装置では、２次元デジタルデータを全画素で同時に読み取り、その後のデータ読出し期間を利用して、光ディスク等の媒体を移動し、次の２次元デジタルデータを形成することにより、効率的に高速読出しを実現することが可能である。

また、図２２に示すように、転送トランジスタ２０２を全画素同時にオン動作させ、フォトダイオード２０１に蓄積した信号電荷を全画素同時に検出ノード２０３に転送しており、上記の効率的な高速読出し動作に対応している。図２２を参照して、素子動作を説明する。

まず、媒体が固定された状態で、転送トランジスタ２０２とリセットトランジスタ２０４を全画素同時にオンし、全画素のフォトダイオード２０１、検出ノード２０３をリセットする（時刻Ｔ１）。

次に、一定時間経過後、全画素の転送トランジスタ２０２を同時にオンし、全画素同時に、フォトダイオード２０１に蓄積した信号電荷を検出ノード２０３に転送する（時刻Ｔ２）。期間（Ｔ２−Ｔ１）が、いわゆる蓄積期間となり、この期間は光ディスク等の媒体を固定し、２次元デジタルデータが変化しないようにする。

信号電荷の転送が完了した後、光ディスク等の媒体を移動し、次の２次元デジタルデータを発生させる準備を行う。

検出ノード２０３に転送された信号電荷は、行選択パルスＶ１、Ｖ２、・・・、Ｖｎにより信号線２０７の電圧に変換される。行選択パルスＶ１により発生した信号線電圧は、Ｈ選択パルスがＨ選択回路１０４から出力されることにより読出し回路１０５に読み出される。

Ｈ選択パルスの終了に続き、次の行選択パルスＶ２で新たな信号線電圧が発生し、Ｈ選択パルスがＨ選択回路１０４から出力されることにより読出し回路に読み出され、以降、最後の行の信号読出しが完了するまで繰り返される。

全ての信号読出しが完了した後、全画素同時に転送トランジスタ２０２とリセットトランジスタ２０４をオンにし、全画素のフォトダイオード２０１、検出ノード２０３をリセットする。

このリセット動作が行われるまでに、光ディスク等の媒体の移動は完了し、次の２次元デジタルデータが発生している。

本実施形態の駆動方法によれば、全画素同時の積分動作を行うことにより、２次元デジタルデータを形成する光ディスク等の媒体を固定する期間を短縮することが可能であり、また、検出ノードに転送した信号電荷を順次読み出す動作を行っている期間に、光ディスク等の媒体を移動し、次の２次元デジタルデータを形成する準備を行うことができるので、効率的に超高速２次元デジタルデータ読出しを行うことが可能となる。

さらに、必要に応じて、画素領域１０１と読出し回路１０５との間にＣＤＳ回路を設けて、各行の検出ノード情報を信号線に読出した後に、該当行の検出ノードをリセットし、検出ノード情報を含む信号線出力と、検出ノードをリセットした状態での信号線出力との差分を取ることも可能である。この場合、検出ノードのリセットに起因するｋＴＣ雑音の除去はできないが、画素内の増幅トランジスタの閾値ばらつきに起因する画素固有の雑音を除去することが可能である。

（第７実施形態）
本発明の第７実施形態によるホログラフィックストレージ装置を図２３に示す。図２３は、空間光変調器ＳＬＭから２次元デジタルデータ取得素子までの光学系を示す模式図である。

本実施形態のホログラフィックストレージ装置は、ピックアップ素子（撮像素子）として、第１実施形態の２次元デジタルデータ取得素子１００が用いられている。なお、ピックアップ素子として第２乃至第６実施形態のいずれかの２次元デジタルデータ取得素子を用いてもよい。

本実施形態によるホログラフィックストレージ装置の光学系は、６個のレンズＬ_１〜Ｌ_６と、レンズＬ_１とレンズＬ_２との間の光路に設けられたアイリスＩｒとを有しており、各レンズＬ_ｉ（ｉ＝１，・・・，６）の焦点距離はｆ_ｉである。

空間光変調器ＳＬＭ上に表示された２次元データは、結像位置ＩＰ_１、ＩＰ_２を経て結像位置ＩＰ_３に設けられた２次元デジタルデータ取得素子１００に結像される。アイリスＩｒは空間光変調器ＳＬＭから生じる高次回折光を除くために設けられている。結像位置ＩＰ_１に結像される像の、空間光変調器ＳＬＭ上に表示された像に対する拡大率はｆ_２／ｆ_１で与えられる。同様に、結像位置ＩＰ_１、ＩＰ_２、およびＩＰ_３における拡大率を順に考えると、最終的に２次元デジタルデータ取得素子１００上に結像される像の、空間光変調器ＳＬＭ上に表示された像に対する拡大率は（ｆ_２／ｆ_１）・（ｆ_４／ｆ_３）・（ｆ_６／ｆ_５）で与えられる。本実施形態においては、ｆ_１＝ｆ_２＝５０ｍｍ、ｆ_３＝ｆ_４＝４０ｍｍ、ｆ_５＝７０ｍｍ、ｆ_６＝１２０ｍｍのレンズＬ_１〜Ｌ_６を用いたため、拡大率は、１２０／７０＝１．７１となっている。また、空間光変調器ＳＬＭの画素ピッチは１３．６８μｍであることから、空間光変調器ＳＬＭの１画素は２次元デジタルデータ取得素子１００上では、１３．６８×１２０／７０＝２３．４５μｍとなる。一方、２次元デジタルデータ取得素子１００の画素領域１０１の画素ピッチはＣＭＯＳセンサ素子の画素ピッチ８μｍであるので、オーバーサンプリングレート（画素のピッチと２次元デジタル画像の単位データ領域ピッチとの比：ｎ）は、約３（＝２３．４５／８）となっている。

図２３に示したホログラフィックストレージ装置は、いわゆる透過型ホログラム方式であり、レンズＬ_３とＬ_４の間に設けられたサンプル（透過型ホログラム）を２次元デジタルデータ光が透過する構造となっている。本実施形態は図２３に示す構造に限定されるものではなく、いわゆる反射型ホログラム方式のホログラフィックストレージ装置であっても構わない。すなわち、図２３に示すように２次元デジタルデータ光がサンプルを透過する構造ではなく、２次元デジタルデータ光がサンプル（反射型ホログラム）で反射する構造となっても構わない。

本実施形態のホログラフィックストレージ装置は、ピックアップ素子として、第１実施形態の２次元デジタルデータ取得素子を用いているので、超高速で小型化かつ低価格化が可能となる。

以上説明したように、本発明の一実施形態による２次元デジタルデータ取得素子は、出力部において１ビットＡＤ変換を行い、１ビットデジタル信号を出力する。また、上記１ビットデジタル信号を隣接画素間で演算処理した結果を出力する。さらに、アナログ信号をアナログバッファを介して出力することも可能であり、このアナログ出力に基づき、前記１ビットＡＤＣの閾値を調整することが可能である。そして、全画素同時にフォトダイオードのリセット、フォトダイオードからの信号電荷転送を行うことで、２次元デジタルデータを含む媒体を固定する時間を大幅に短縮でき、効率的な高速読出しが可能となる。

したがって、標準的な画素構成を持つＣＭＯＳセンサ素子をベースにした、簡単なデバイス構成により超高速２次元デジタルデータ取得素子を得ることができ、小型化、低コスト化が可能である。さらに、高速動作のために多線読出しを行う場合、読み出し線数をＫ本とした場合、従来のＭビット出力素子ではＭ×Ｋ本の出力ピンが必要なのに対して、Ｋ本の出力ピンで十分でありチップコストのみならずパッケージコストも大幅にコストダウンすることが可能である。その上、出力が１ビットデジタル出力であるので、外部回路による２次元デジタルデータ再構築プロセスは大幅に単純化され、超高速２次元デジタルデータ取得装置としての大幅な小型化、低コスト化が可能となる。また、レーザー光源の出力変動があった場合にも、１ビットＡＤＣの閾値を調整することで正確なデータ取得が可能である。

第１実施形態による２次元デジタルデータ取得素子を示すブロック図。 第１実施形態による２次元デジタルデータ取得素子の画素を示す回路図。 ２次元デジタルデータのＨｉｇｈ−Ｄａｔａブロックと画素の相対的な位置関係を説明するための模式図。 図３に示す２次元デジタルデータを読み出したときの出力を示す模式図。 ２次元デジタルデータのＬｏｗ−Ｄａｔａブロックと画素の相対的な位置関係を説明するための模式図。 図５に示す２次元デジタルデータを読み出したときの出力を示す模式図。 図４に示す出力を１ビットＡＤ変換した１ビットデジタル出力を示す模式図。 図６に示す出力を１ビットＡＤ変換した１ビットデジタル出力を示す模式図。 第１実施形態による２次元デジタルデータ取得素子の１ビットＡＤＣを示す回路図。 第１実施形態による２次元デジタルデータ取得素子の多線読出し構造を説明するブロック図。 第２実施形態による２次元デジタルデータ取得素子を示すブロック図。 第２実施形態による２次元デジタルデータ取得素子における演算回路を示すブロック図。 図７の出力を図１２に示した演算回路により演算した結果の出力を示す模式図。 図８の出力を図１２に示した演算回路により演算した結果の出力を示す模式図。 第２実施形態による２次元デジタルデータ取得素子の多線読出し構造を説明するブロック図。 第３実施形態による２次元デジタルデータ取得素子を示すブロック図。 第３実施形態に係るアナログバッファ回路を示すブロック図。 画素ごとに１ビットＡＤＣのＶｔｈを制御する場合の構成を示すブロック図。 画素ごとに１ビットＡＤＣのＶｔｈを制御する場合の動作フローを示す図。 第４実施形態による２次元デジタルデータ取得素子を示すブロック図。 第５実施形態による２次元デジタルデータ取得素子を示すブロック図。 第６実施形態による２次元デジタルデータ取得素子の駆動方法を説明するタイミングチャート。 第７実施形態によるホログラフィックストレージを示す図。 オーバーサンプリングにおいて実数Ｎが実質的に自然数ｎである例１を説明する図。 オーバーサンプリングにおいて実数Ｎが実質的に自然数ｎである例２を説明する図。

符号の説明

１Ｈ Ｈｉｇｈ−Ｄａｔａ単位データ領域
１Ｌ Ｌｏｗ−Ｄａｔａ単位データ領域
２ 画素
１００ ２次元デジタルデータ取得素子
１００Ａ ２次元デジタルデータ取得素子
１００Ｂ ２次元デジタルデータ取得素子
１０１ 画素領域
１０２ 負荷トランジスタ部
１０３ Ｖ選択回路
１０４ Ｈ選択回路
１０５ 読出し回路
１０６ １ビットＡＤＣ
１０７ タイミングジェネレータ（ＴＧ回路）
１０８ 画素データ間演算処理回路
１０９ アナログバッファ回路
１２０ カウンタ
２０１ フォトダイオード
２０２ 転送トランジスタ
２０３ 検出ノード
２０４ リセットトランジスタ
２０５ 増幅トランジスタ
２０６ 選択トランジスタ
２０７ 信号線
２０８ 負荷トランジスタ

Claims (14)

1. それぞれが符号化された１つのデータからなる複数の単位データ領域を有する２次元デジタル画像情報が記録された光情報記録媒体に光を照射し前記光情報記録媒体からの再生光に基づいて、前記２次元デジタル画像情報の再生された２次元デジタルデータを取得する２次元デジタルデータ取得素子において、
   前記光情報記録媒体からの再生光を電気信号に変換する光電変換素子をそれぞれ含みマトリクス状に配置された複数の画素を有する画素領域と、
   前記画素を選択する選択回路と、
   前記選択回路により選択された画素の電気信号を読み出す読出し回路と、
   前記読出し回路の出力を１ビットデジタルデータに変換する１ビットＡＤ変換器と、
   を備え、
   前記２次元デジタル画像情報の前記単位データ領域のピッチＰ１と前記画素領域の前記画素のピッチＰ２とのピッチ比ＮをＮ＝Ｐ１／Ｐ２により定義し、
   前記２次元デジタルデータの１バイトの１次元方向のデジタルデータ数をＡ、２以上の自然数をｎとしたとき、前記ピッチ比Ｎが
   Ａ・ｎ^２／（Ａ・ｎ＋１）＜Ｎ＜Ａ・ｎ^２／（Ａ・ｎ−１）
   を満たすことを特徴とする２次元デジタルデータ取得素子。
2. 前記１ビットデジタルデータは、マトリクス状に配置された前記画素の１行方向の画素に対応する行単位のデジタルデータであって、前記行単位のデジタルデータを一定期間保持する行メモリと、同一列方向に隣接する２行の行単位のデジタルデータ間で、同一列ごとの論理演算を行う第１論理演算回路と、を備え、前記第１論理演算回路の出力を外部に出力することを特徴とする請求項１記載の２次元デジタルデータ取得素子。
3. 前記１ビットＡＤ変換器の出力を遅延させる遅延回路と、前記１ビットＡＤ変換器の出力と前記遅延回路の出力とに基づいて論理演算する第２論理演算回路とを含む演算処理回路を更に備えていることを特徴とする請求項１または２記載の２次元デジタルデータ取得素子。
4. 前記ｎの値が３以上であり、前記演算処理回路に含まれる第２論理演算回路がＡＮＤ回路であることを特徴とする請求項３記載の２次元デジタルデータ取得素子。
5. 前記１ビットＡＤ変換器の閾値電圧が制御可能であることを特徴とする請求項１乃至４のいずれかに記載の２次元デジタルデータ取得素子。
6. 前記読出し回路の出力を受けアナログデータを出力するアナログバッファ回路を更に備えていることを特徴とする請求項１乃至５のいずれかに記載の２次元デジタルデータ取得素子。
7. 前記アナログデータを少なくとも１フレーム分記憶し、記憶されたアナログデータ群に基づき、前記１ビットＡＤ変換器の閾値電圧を画素ごとに制御することを特徴とする請求項６記載の２次元デジタルデータ取得素子。
8. 前記アナログデータを少なくとも１フレーム分記憶し、記憶されたアナログデータ群を演算処理して得られる値に基づき、前記１ビットＡＤ変換器の閾値電圧を制御することを特徴とする請求項６記載の２次元デジタルデータ取得素子。
9. 記憶された前記アナログデータ群から、最大アナログ出力を抽出し、前記１ビットＡＤ変換器の閾値電圧が前記最大アナログ出力の１／２となるように制御することを特徴とする請求項８記載の２次元デジタルデータ取得素子。
10. 前記１ビットＡＤ変換器の閾値電圧の制御に必要な、前記１フレーム分のアナログデータの記憶を、前記２次元デジタル画像情報が記録された前記光情報記録媒体がセットされるたびに実行することを特徴とする請求項７乃至９のいずれかに記載の２次元デジタルデータ取得素子。
11. 前記アナログバッファ回路は、ソースフォロア回路であることを特徴とする請求項６乃至１０のいずれかに記載の２次元デジタルデータ取得素子。
12. 前記１ビットＡＤ変換器は、１つ以上のＣＭＯＳインバータ回路により構成されていることを特徴とする請求項１乃至１１のいずれかに記載の２次元デジタルデータ取得素子。
13. 前記画素領域の各画素は、
    前記光電変換素子に蓄積した信号電荷を検出ノードに転送するための転送トランジスタと、
    前記検出ノードの電位をリセットするためのリセットトランジスタと、
    前記検出ノードがゲートに接続された増幅トランジスタと、
    前記選択回路からの信号により前記画素を選択するための選択トランジスタと、
    を含み、
    前記転送トランジスタは、前記画素領域の全ての画素において同時に制御されることを特徴とする請求項１乃至１２のいずれかに記載の２次元デジタルデータ取得素子。
14. 請求項１乃至１３のいずれかに記載の２次元デジタルデータ取得素子をピックアップ素子として備えたことを特徴とするホログラフィックストレージ装置。

Images