WO2022024645A1 - 固体撮像装置、撮像装置及び距離測定装置 - Google Patents

固体撮像装置、撮像装置及び距離測定装置 Download PDF

Info

Publication number
WO2022024645A1
WO2022024645A1 PCT/JP2021/024716 JP2021024716W WO2022024645A1 WO 2022024645 A1 WO2022024645 A1 WO 2022024645A1 JP 2021024716 W JP2021024716 W JP 2021024716W WO 2022024645 A1 WO2022024645 A1 WO 2022024645A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
circuit
solid
signal
pixel
Prior art date
Application number
PCT/JP2021/024716
Other languages
English (en)
French (fr)
Inventor
繁孝 春日
雅規 田丸
悠吾 能勢
Original Assignee
パナソニックＩｐマネジメント株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニックＩｐマネジメント株式会社 filed Critical パナソニックＩｐマネジメント株式会社
Priority to CN202180048516.1A priority Critical patent/CN116057952A/zh
Priority to JP2022540093A priority patent/JPWO2022024645A1/ja
Publication of WO2022024645A1 publication Critical patent/WO2022024645A1/ja
Priority to US18/069,683 priority patent/US20230131491A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S17/00—Systems using the reflection or reradiation of electromagnetic waves other than radio waves, e.g. lidar systems
    • G01S17/88—Lidar systems specially adapted for specific applications
    • G01S17/89—Lidar systems specially adapted for specific applications for mapping or imaging
    • G01S17/894—3D imaging with simultaneous measurement of time-of-flight at a 2D array of receiver pixels, e.g. time-of-flight cameras or flash lidar
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01S—RADIO DIRECTION-FINDING; RADIO NAVIGATION; DETERMINING DISTANCE OR VELOCITY BY USE OF RADIO WAVES; LOCATING OR PRESENCE-DETECTING BY USE OF THE REFLECTION OR RERADIATION OF RADIO WAVES; ANALOGOUS ARRANGEMENTS USING OTHER WAVES
    • G01S7/00—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00
    • G01S7/48—Details of systems according to groups G01S13/00, G01S15/00, G01S17/00 of systems according to group G01S17/00
    • G01S7/483—Details of pulse systems
    • G01S7/486—Receivers
    • G01S7/4861—Circuits for detection, sampling, integration or read-out
    • G01S7/4863—Detector arrays, e.g. charge-transfer gates
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N13/00—Stereoscopic video systems; Multi-view video systems; Details thereof
    • H04N13/20—Image signal generators
    • H04N13/204—Image signal generators using stereoscopic image cameras
    • H04N13/254—Image signal generators using stereoscopic image cameras in combination with electromagnetic radiation sources for illuminating objects
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/40—Extracting pixel data from image sensors by controlling scanning circuits, e.g. by modifying the number of pixels sampled or to be sampled
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/703—SSIS architectures incorporating pixels for producing signals other than image signals

Definitions

  • the present disclosure relates to a solid-state image sensor, an image pickup device, and a distance measurement device.
  • Solid-state image sensors that convert light into electrical signals are used in various devices such as smartphones, surveillance cameras, in-vehicle cameras, medical cameras, digital video cameras, and digital still cameras.
  • a correlated double sampling (CDS) process for calculating the difference voltage between the reset voltage and the signal voltage and an analog-to-digital conversion process are performed (see, for example, Patent Document 1 and Patent Document 2).
  • CDS correlated double sampling
  • the solid-state imaging device is arranged in a matrix, has a plurality of pixels for photoelectric conversion of incident light, and is provided for each row, and is arranged in the corresponding row among the plurality of pixels.
  • a first sample hold circuit that generates a first differential voltage, which is the difference between the first reset voltage and the first signal voltage output from one pixel, and a corresponding column among the plurality of pixels provided for each column.
  • a second sample hold circuit that generates a second differential voltage, which is the difference between the second reset voltage and the second signal voltage output from the second pixel different from the first pixel, and a second sample hold circuit arranged in each column.
  • the present disclosure can provide a solid-state imaging device, an imaging device, or a distance measuring device that can reduce power consumption.
  • FIG. 1 is a block diagram of the image pickup apparatus according to the first embodiment.
  • FIG. 2 is a circuit diagram of pixels and the like according to the first embodiment.
  • FIG. 3 is a circuit diagram of the CDS circuit according to the first embodiment.
  • FIG. 4 is a circuit diagram of the AD conversion circuit according to the first embodiment.
  • FIG. 5 is a circuit diagram of the comparator according to the first embodiment.
  • FIG. 6 is a diagram schematically showing the flow of the CDS process and the AD conversion process according to the first embodiment.
  • FIG. 7 is a diagram showing an example of a signal waveform of the solid-state image sensor according to the first embodiment.
  • FIG. 8 is a diagram showing an example of a pixel output signal according to the first embodiment.
  • FIG. 1 is a block diagram of the image pickup apparatus according to the first embodiment.
  • FIG. 2 is a circuit diagram of pixels and the like according to the first embodiment.
  • FIG. 3 is a circuit diagram of the CDS circuit according to the first embodiment.
  • FIG. 9 is a diagram showing a voltage example of the node N1 according to the first embodiment.
  • FIG. 10 is a diagram showing a voltage example of the node N3 according to the first embodiment.
  • FIG. 11 is a diagram showing a voltage example of CDSOUT according to the first embodiment.
  • FIG. 12 is a diagram showing an example of the reference voltage RAMP according to the first embodiment.
  • FIG. 13 is a diagram showing a voltage example of the node N4 according to the first embodiment.
  • FIG. 14 is a diagram showing a voltage example of the node N5 according to the first embodiment.
  • FIG. 15 is a diagram showing a voltage example of the nodes N4 and N5 according to the first embodiment.
  • FIG. 16 is a diagram showing a voltage example of the nodes N4 and N5 according to the first embodiment.
  • FIG. 17 is a block diagram of the distance measuring device according to the second embodiment.
  • FIG. 1 is a block diagram of the image pickup apparatus 100 according to the first embodiment.
  • the image pickup device 100 is, for example, a camera system, and includes a solid-state image pickup device 200 and a signal processing circuit 300.
  • the solid-state image sensor 200 is a CMOS image sensor.
  • the solid-state imaging device 200 has a pixel array 210, a vertical scanning circuit 212, a reference voltage generation circuit 213, a CDS unit 214, a reference voltage generation circuit 216, an AD conversion unit 217, a horizontal scanning circuit 219, and an output.
  • the circuit 220 and the control circuit 221 are provided.
  • the pixel array 210 includes a plurality of pixels 211 arranged in a matrix (array). Each pixel 211 generates a pixel output signal, which is an electric signal, by photoelectrically converting incident light.
  • the vertical scan circuit 212 controls the row address and the row scan.
  • the reference voltage generation circuit 213 generates the first reference voltage VREF1 and the second reference voltage VREF2, and supplies the generated first reference voltage VREF1 and the second reference voltage VREF2 to the CDS unit 214.
  • the CDS unit 214 performs a correlated double sampling (CDS) process on the pixel output signal to generate a differential voltage corresponding to the difference between the reset voltage and the signal voltage.
  • the CDS unit 214 includes a plurality of CDS circuits 215 provided for each row. Each CDS circuit 215 performs CDS processing on the pixel output signal from the pixel 211 of the corresponding column.
  • the reference voltage generation circuit 216 generates the reference voltage RAMP.
  • the AD conversion unit 217 performs an AD conversion process of converting a difference signal, which is an analog signal, into a digital signal by using the reference voltage RAMP.
  • the AD conversion unit 217 includes a plurality of AD conversion circuits 218 provided for each column. Each AD conversion circuit 218 performs AD conversion processing on the difference voltage from the CDS circuit 215 in the corresponding column.
  • the horizontal scanning circuit 219 controls the column address and the column scanning.
  • the output circuit 220 outputs the digital signal output from the horizontal scanning circuit 219 to the signal processing circuit 300 as video data.
  • the control circuit 221 generates various control signals and controls the operations of the vertical scanning circuit 212, the CDS unit 214, the reference voltage generation circuit 216, the AD conversion unit 217, the horizontal scanning circuit 219, and the like.
  • FIG. 2 is a circuit diagram of pixels 211 and the like.
  • the pixel 211 includes a photodiode 231, a transfer transistor 232, a reset transistor 233, an amplification transistor 234, and a selection transistor 235.
  • the photodiode 231 is a photoelectric conversion unit that photoelectrically converts incident light into an electric signal (signal charge).
  • the transfer transistor 232 is connected between the photodiode 231 and the FD (floating diffusion), and its on and off are controlled by the signal TX.
  • the reset transistor 233 is connected between the voltage line to which the reset voltage RSD is applied and the FD, and is controlled on and off by the signal RT.
  • the amplification transistor 234 constitutes a load transistor 237 and a source follower circuit, and outputs a pixel output signal corresponding to the voltage of the FD to the pixel signal line 236.
  • the selection transistor 235 is connected between the amplification transistor 234 and the pixel signal line 236, and its on and off are controlled by the signal SL.
  • the pixel signal line 236 is provided for each row and is connected to a plurality of pixels 211 arranged in the corresponding row.
  • the load transistor 237 is provided for each row and is connected to the pixel signal line 236 of the corresponding row.
  • FIG. 3 is a circuit diagram of the CDS circuit 215.
  • the CDS circuit 215 includes a first sample hold circuit 241, a second sample hold circuit 242, an output circuit 243, and a capacitance CS.
  • the first sample hold circuit 241 has a first differential voltage corresponding to the difference between the first reset voltage and the first signal voltage output from the plurality of first pixels included in the plurality of pixels 211 arranged in the corresponding column.
  • the second sample hold circuit 242 includes a second reset voltage and a second signal voltage included in a plurality of pixels 211 arranged in the corresponding column and output from a plurality of second pixels different from the plurality of first pixels. The second difference voltage corresponding to the difference of is generated.
  • the first pixel is one pixel 211 of the odd-numbered row and the even-numbered row
  • the second pixel is the other pixel 211 of the odd-numbered row and the even-numbered row.
  • the odd-numbered line and the even-numbered line may be the odd-numbered or even-numbered line at the physical position, or may be the odd-numbered or even-numbered line in the read order (row scanning order). May be good.
  • the output circuit 243 generates the first voltage and the second voltage by offsetting the first differential voltage and the second differential voltage using the second reference voltage VREF2.
  • the capacitance CS is connected between the pixel signal line 236 and the node N0.
  • the first sample hold circuit 241 includes transistors 251 and 252 and 253 and a capacitance CS1.
  • the transistor 251 is connected between the node N0 and the node N1, and its on and off are controlled by the signal SH1.
  • the transistor 252 is connected between the voltage line to which the first reference voltage VREF1 is supplied and the node N1, and is controlled on and off by the signal CLP1.
  • the transistor 253 is connected between the node N1 and the node N3, and is controlled on and off by the signal CDSSL1.
  • the capacity CS1 is connected to the node N1.
  • the second sample hold circuit 242 includes transistors 254, 255 and 256, and a capacitance CS2.
  • the transistor 254 is connected between the node N0 and the node N2, and its on and off are controlled by the signal SH2.
  • the transistor 255 is connected between the voltage line to which the first reference voltage VREF1 is supplied and the node N2, and is controlled on and off by the signal CLP2.
  • the transistor 256 is connected between the node N2 and the node N3, and is controlled on and off by the signal CDSSL2.
  • the capacity CS2 is connected to the node N2.
  • the transistor 251 and the transistor 254 form a first selection circuit that selectively outputs a pixel output signal to one of the first sample hold circuit 241 and the second sample hold circuit 242. Further, the transistor 253 and the transistor 256 form a second selection circuit that selectively outputs one of the first difference voltage and the second difference voltage to the node N3.
  • the output circuit 243 includes a transistor 257 and a buffer circuit 258.
  • the transistor 257 is connected between the voltage line to which the second reference voltage VREF2 is supplied and the node N3, and is controlled on and off by the signal CLP_RS.
  • the input terminal is connected to the node N3, and the output terminal is connected to the AD conversion circuit 218.
  • the buffer circuit 258 amplifies the voltage of the node N3 and outputs the amplified voltage as the voltage CDSOUT.
  • FIG. 4 is a circuit diagram of the AD conversion circuit 218.
  • the AD conversion circuit includes a comparator 261, an AND circuit 262, and a counter 263.
  • the comparator 261 compares the voltage CDSOUT with the reference voltage RAMP, and outputs a signal CMPOUT indicating the comparison result.
  • the AND circuit 262 outputs the logical product of the signal CMPOUT and the clock TCK1 to the counter 263.
  • the counter 263 generates a digital signal by performing a count based on the logical product.
  • FIG. 5 is a circuit diagram showing a configuration example of the comparator 261.
  • the signal processing circuit 300 processes the digital signal output by the solid-state image sensor 200.
  • FIG. 6 is a diagram schematically showing the flow of CDS processing and AD conversion processing in the solid-state image sensor 200.
  • the processing of four rows of pixels is described for the sake of simplification of the explanation.
  • the horizontal scanning period shown in the figure is a period during which one line is selected (reading of a pixel signal).
  • the signal output (output of the reset voltage and the signal voltage) of the pixel 211 of the Nth row is performed, and the first sample hold circuit 241 is the pixel of the Nth row.
  • a differential voltage is generated by performing CDS processing.
  • the first sample hold circuit 241 outputs the differential voltage of the pixel in the Nth row, and the AD conversion circuit 218 performs AD conversion processing on the differential voltage. Further, in this N + 1 horizontal scanning period, the signal output of the pixel 211 in the N + 1 row is performed, and the second sample hold circuit 242 generates the differential voltage by performing the CDS processing of the pixel in the N + 1 row.
  • the second sample hold circuit 242 outputs the differential voltage of the pixels in the N + 1 row, and the AD conversion circuit 218 performs AD conversion processing on the differential voltage. Further, in this N + 2 horizontal scanning period, the signal output of the pixel 211 of the N + 2nd row is performed, and the first sample hold circuit 241 generates the differential voltage by performing the CDS processing of the pixel of the N + 2nd row.
  • the AD conversion process of one line and the CDS process of the next line can be performed in parallel by the two sample hold circuits.
  • the time for the CDS processing and the AD conversion processing can be lengthened as compared with the case where the CDS processing and the AD conversion processing are processed in time series in one horizontal scanning period.
  • the clock frequency of the AD conversion process can be lowered, so that the power consumption can be reduced.
  • FIG. 7 is a diagram showing an example of a signal waveform of the solid-state image sensor 200.
  • the AD conversion processing period (for example, the period in which the reference voltage RAMP monotonically increases (or monotonically decreases)) occupies a large proportion in one horizontal scanning period. can.
  • the period in which the reference voltage RAMP monotonically increases occupies more than half of one horizontal scanning period.
  • FIG. 8 is a diagram showing an example of a pixel output signal.
  • the signal RT is turned on (high level)
  • the reset voltage VPIXRST of the pixel on the Nth row is output as a pixel output signal at time T1.
  • the pixel output signal drops according to the pixel signal (charge read) at time T2. That is, the signal voltage VPIXSIG by signal charge transfer is output as the pixel output signal.
  • FIG. 9 is a diagram showing a voltage example of the node N1 shown in FIG.
  • the reset voltage VPIXRST and the first reference voltage VREF1 are initialized via the capacitance CS.
  • the voltage of the node N1 becomes the voltage VB by dropping the voltage by the analog CDS differential voltage VCDS.
  • the differential voltage VCDS which is the difference between the reset voltage and the signal voltage, is stored in the first sample hold circuit 241.
  • CS2 is equal to CS1.
  • FIG. 10 is a diagram showing a voltage example of the node N3 shown in FIG. At time T3, node N3 is charged to voltage VB. At time T4, the node N3 is charged to the second reference voltage VREF2.
  • VOF is a positive voltage. That is, the second reference voltage VREF2 is larger than the first reference voltage VREF1.
  • the differential voltage VCDS1 is a voltage corresponding to the differential voltage VCDS, and is substantially equal to the differential voltage VCDS.
  • FIG. 11 is a diagram showing a voltage example of CDSOUT.
  • the buffer circuit 258 generates the voltage of CDSOUT by impedance-converting the voltage of the node N3.
  • CDSOUT is charged to voltage VB1.
  • the voltage VB1 is the voltage after passing through the buffer circuit 258 of the voltage VB.
  • CDSOUT is charged to the voltage VREF2_1.
  • the voltage VREF2_1 is the voltage after passing through the buffer circuit 258 of the voltage VREF2.
  • the differential voltage VCDS2 is a voltage corresponding to the differential voltage VCDS1 and is substantially equal to the differential voltage VCDS1.
  • the offset voltage VOF1 is a voltage corresponding to the offset voltage VOF, and is substantially equal to the offset voltage VOF.
  • the second reference voltage VREF2 for setting the offset voltage and the signal voltage VB are both input to the comparator 261 in the subsequent stage via the buffer circuit 258.
  • the influence of the temperature characteristics and the like can be reduced as compared with the case where the second reference voltage VREF2 is supplied to the comparator 261 by another path.
  • the capacitance element other than the parasitic capacitance is not connected to the node N3 (common node).
  • FIG. 12 is a diagram showing an example of a reference voltage RAMP.
  • the reference voltage RAMP is set to the initial level.
  • the reference voltage RAMP starts sweeping (monotonically increasing) and increases to the full sweep level.
  • the reference voltage RAMP may be a voltage that decreases monotonically.
  • FIG. 13 is a diagram showing a voltage example of the node N4 shown in FIG. At time T3, the node N4 is charged into the voltage CMPINITBIAS, which is the initialization voltage of the input terminal of the comparator 261.
  • the DC component of the CDSOUT voltage is cut via the capacitance CM1 and supplied to the node N4.
  • the voltage at node N4 is charged to voltage VREF2_2.
  • the voltage VREF2_2 is a voltage corresponding to the voltage VREF2_1.
  • VREF2_2-CMPINITBIAS VCDS3 + VOF2 holds.
  • the differential voltage VCDS3 is a voltage corresponding to the differential voltage VCDS2, and is substantially equal to the differential voltage VCDS2.
  • the offset voltage VOF2 is a voltage corresponding to the offset voltage VOF1 and is substantially equal to the offset voltage VOF1. That is, VREF2_2-CMPINITBIAS corresponds to VREF2-1-1-VB1 and is substantially equal to VREF2-1-1-VB1.
  • FIG. 14 is a diagram showing a voltage example of the node N5 shown in FIG. At time T3, the node N5 is charged into the voltage CMPINITBIAS, which is the initialization voltage of the input terminal of the comparator 261.
  • the DC component of the reference voltage RAMP is cut via the capacitance CM2 and supplied to the node N5.
  • the voltage at node N5 begins to change from voltage CMPINITBIAS in response to a sweep of reference voltage RAMP.
  • FIG. 15 is a diagram showing a voltage example of the nodes N4 and N5.
  • the counter 263 performs a counting operation until the voltage VREF2_2 and the voltage of the node N5 match.
  • the counter 263 that performs the counting operation in synchronization with the reference voltage RAMP is stopped, and the count value at that time is a digital signal corresponding to the differential voltage.
  • the offset voltage is applied to the differential voltage by the second reference voltage VREF2.
  • This offset voltage is set so that the voltage VREF2_2 is included in the most linear range (RAMP linear region shown in FIG. 15 and the like) with less waveform distortion in the reference voltage RAMP (voltage of the node N5). That is, the voltage VREF2_2 is included in the RAMP linear region for any value that the differential voltage can take.
  • the quantization error in the AD conversion process can be reduced.
  • horizontal shading and FPN (fixed pattern noise) generated in the AD conversion circuit 218 can be suppressed.
  • the plurality of pixels 211 may include light-shielded optical black pixels (OB pixels).
  • the offset voltage is the difference voltage between the first reference voltage VREF1 and the second reference voltage VREF2. If the differential voltage is 0, the offset voltage is output as a digital signal. That is, the solid-state image sensor 200 generates a digital signal indicating an offset voltage by performing CDS processing and AD conversion processing on the pixel output signal from the OB pixel in the same manner as described above.
  • the signal processing circuit 300 in the subsequent stage can obtain the digital signal corresponding to the true signal component by subtracting the digital signal indicating the offset voltage from the digital signal of each pixel. That is, the signal processing circuit 300 is a digital signal based on the signal obtained by the OB pixel from the digital signal output from the solid-state image sensor 200 and obtained by the pixel other than the OB pixel among the plurality of pixels 211. May be subtracted. Thereby, when the quantization error is reduced by using the offset voltage as described above, the digital signal corresponding to the true signal component can be obtained.
  • FIG. 16 is a diagram showing another voltage example of the nodes N4 and N5.
  • the signal voltage (VCDS3) is smaller than that shown in FIG.
  • the voltage VREF2_2 matches the voltage of N5 at an early timing, so that the upcount stops at an early timing.
  • a small value is output as a digital signal.
  • the obtained digital signal is output in the horizontal scanning period following the horizontal scanning period in which the AD conversion process is performed.
  • the AD conversion process of the N-1 line is performed in the Nth horizontal scanning period, and the digital signal of the N-1 line is output in the N + 1 horizontal scanning period.
  • the signal COUNTER_RS shown in FIG. 7 is a signal for resetting the counter 263, and the signal DATA_TRN is a signal for controlling the transfer of a digital signal from the AD conversion unit 217 to the horizontal scanning circuit 219.
  • the solid-state imaging device 200 has a first differential voltage corresponding to the difference between the first reset voltage and the first signal voltage output from the first pixel of the plurality of pixels 211.
  • the first sample hold circuit 241 to be generated and the second differential voltage corresponding to the difference between the second reset voltage and the second signal voltage output from the second pixel different from the first pixel among the plurality of pixels 211 are generated.
  • a second sample hold circuit 242 is provided.
  • the process of comparing the voltage CDSOUT and the reference voltage RAMP in the comparator 261 may be performed in one step. Therefore, the speed of the reference voltage generation circuit 216 that generates the reference voltage RAMP can be reduced, and the power consumption can be reduced. Further, since the slope of the reference voltage RAMP is relaxed, the required performance of the reference voltage generation circuit 216 is also relaxed. Therefore, the design of the reference voltage generation circuit 216 can be facilitated, and the circuit scale can be reduced.
  • the counter 263 may perform one direction of down counting and up counting, the circuit design of the counter 263 can be facilitated and the circuit scale can be reduced. In addition, these can improve the yield.
  • FIG. 17 is a block diagram of the distance measuring device 400 according to the second embodiment.
  • the distance measuring device 400 is a distance measuring device using a TOF (Time Of Flyght) method for measuring the time from the irradiation of light to the reflection of the light by an object and the return to the distance measuring device.
  • TOF Time Of Flyght
  • the distance measuring device 400 includes a solid-state imaging device 200, a light emitting unit 401, a control unit 402, and a signal processing circuit 403.
  • the light emitting unit 401 irradiates light.
  • the solid-state image sensor 200 is, for example, the solid-state image sensor described in the first embodiment.
  • the solid-state image sensor 200 receives the reflected light of the light emitted from the light emitting unit 401 and generates a digital signal (image). That is, the solid-state image sensor 200 receives the light reflected by the object from the light emitted from the light emitting unit 401.
  • the control unit 402 controls the light emitting unit 401 and the solid-state image sensor 200.
  • the signal processing circuit 403 processes the digital signal output by the solid-state image sensor 200. Specifically, the signal processing circuit 403 generates a three-dimensional image including information in the depth direction by synthesizing a plurality of images output from the solid-state image sensor 200.
  • the plurality of photodiodes 231 included in the solid-state image sensor 200 may be avalanche photodiodes.
  • the pixel 211 includes a pixel circuit capable of photon counting. Since weak light can be detected by using an avalanche photodiode, it is suitable for a distance measuring device using a TOF.
  • the solid-state imaging device 200 is arranged in a matrix as shown in FIGS. 1 and 3, and is provided with a plurality of pixels 211 for photoelectric conversion of incident light and each row.
  • a first sample hold circuit 241 that generates a first differential voltage that is a difference between the first reset voltage and the first signal voltage output from the first pixels arranged in the corresponding columns among the plurality of pixels 211.
  • a second differential voltage which is a second reset voltage and a second signal voltage, which are provided for each row and are output from a second pixel different from the first pixel, which is arranged in the corresponding row among the plurality of pixels 211.
  • a second sample hold circuit 242 that generates the It is provided with an analog-digital conversion circuit (AD conversion circuit 218) that converts a second voltage based on the second difference voltage output from the second sample hold circuit to a digital signal.
  • the solid-state imaging device 200 corresponds to the first reset voltage and the second reset voltage, and is input to the first sample hold circuit 241 and the second sample hold circuit 242.
  • the first voltage and the second voltage are offset by offsetting the first differential voltage and the second differential voltage by using the reference voltage generation circuit 213 that generates the reference voltage VREF1 and the second reference voltage VREF2 and the second reference voltage VREF2. Is provided with an output circuit 243 to generate.
  • the output circuit 243 includes a common node N3 to which the first differential voltage and the second differential voltage are selectively output, and a second reference voltage line to which the second reference voltage VREF2 is supplied. It includes a first switching element (transistor 257) connected between the two, and a buffer circuit 258 in which an input terminal is connected to a common node N3 and an output terminal is connected to an analog-to-digital conversion circuit (AD conversion circuit 218).
  • AD conversion circuit 218 analog-to-digital conversion circuit
  • a capacitive element other than the parasitic capacitance is not connected to the common node N3.
  • the solid-state image sensor 200 includes a pixel signal line 236 provided for each row and connected to a plurality of pixels 211 arranged in the corresponding row.
  • a second switching element (transistor 251) connected between the pixel signal line 236 of the corresponding row and the first node N1 and a first reference voltage VREF1 are supplied.
  • a third switching element (transistor 252) connected between the reference voltage line and the first node N1, and a fourth switching element (transistor 253) connected between the first node N1 and the common node N3. including.
  • the second sample hold circuit 242 includes a fifth switching element (transistor 254) connected between the pixel signal line 236 of the corresponding row and the second node N2, the first reference voltage line, and the second node N2. It includes a sixth switching element (transistor 255) connected between the second switching element (transistor 255) and a seventh switching element (transistor 256) connected between the second node N2 and the common node N3.
  • the first sample hold circuit 241 in the first period (for example, the Nth horizontal scanning period), the first sample hold circuit 241 generates the first differential voltage.
  • the second period for example, the N + 1 horizontal scanning period
  • the first sample hold circuit 241 outputs the first difference voltage
  • the analog-digital conversion circuit (AD conversion circuit 218) causes the first difference.
  • the first voltage based on the voltage is converted into a digital signal
  • the second sample hold circuit generates the second differential voltage.
  • the second sample hold circuit 242 In the third period (for example, the N + 2 horizontal scanning period) after the second period, the second sample hold circuit 242 outputs the second difference voltage, and the analog-digital conversion circuit (AD conversion circuit 218) receives the second difference.
  • the second voltage based on the voltage is converted into a digital signal.
  • the solid-state image sensor 200 includes a reference voltage generation circuit 216 that generates a reference voltage RAMP that monotonically increases or decreases.
  • the analog-to-digital conversion circuit (AD conversion circuit 218) counts the reference voltage RAMP, the comparator 261 that compares the first voltage or the second voltage, and the period until the comparison result of the comparator 261 changes.
  • the image pickup device 100 includes the solid-state image pickup device 200 and a signal processing circuit 300 that processes a digital signal output by the solid-state image pickup device 200.
  • the plurality of pixels 211 include light-shielded optical black pixels
  • the signal processing circuit 300 is a digital based on a signal obtained from a pixel other than the optical black pixels among the plurality of pixels 211 output from the solid-state imaging device 200. The digital signal based on the signal obtained by the optical black pixel is subtracted from the signal.
  • the distance measuring device 400 processes a light emitting unit 401 that irradiates light, a solid-state image sensor 200 that receives reflected light of light, and a digital signal output by the solid-state image sensor 200. It is provided with a signal processing circuit 403.
  • the signal processing circuit 403 generates a three-dimensional image including information in the depth direction by synthesizing a plurality of images output from the solid-state image sensor 200.
  • each of the plurality of pixels 211 includes an avalanche photodiode and includes a pixel circuit capable of photon counting.
  • the solid-state image sensor according to the present disclosure is not limited to the above embodiment. Another embodiment realized by combining arbitrary components in each embodiment, or modifications obtained by subjecting each embodiment to various modifications that can be conceived by those skilled in the art without departing from the spirit of the present disclosure. Examples and various devices incorporating the solid-state imaging device according to the present disclosure are also included in the present disclosure.
  • each processing unit included in each device according to the above embodiment is typically realized as an LSI which is an integrated circuit. These may be individually integrated into one chip, or may be integrated into one chip so as to include a part or all of them.
  • the integrated circuit is not limited to the LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • a reconfigurable processor that can reconfigure the connection and settings of the circuit cells inside the LSI may be used.
  • each component may be realized by executing a software program suitable for the component.
  • the components may be realized by a program execution unit such as a CPU or a processor reading and executing a software program recorded on a recording medium such as a hard disk or a semiconductor memory.
  • the present disclosure is applicable to a solid-state image sensor, an image pickup device, and a distance measurement device.
  • Imaging device 200 Solid-state imaging device 210 pixel array 211 pixels 212 Vertical scanning circuit 213 Reference voltage generation circuit 214 CDS unit 215 CDS circuit 216 Reference voltage generation circuit 217 AD conversion unit 218 AD conversion circuit 219 Horizontal scanning circuit 220 Output circuit 221 Control circuit 231 Photoconductor 232 Transfer transistor 233 Reset transistor 234 Amplification transistor 235 Select transistor 236 Pixel signal line 237 Load transistor 241 First sample hold circuit 242 Second sample hold circuit 243 Output circuit 251, 252, 253, 254, 255, 256, 257 Transistor 258 Buffer circuit 261 Comparator 262 And circuit 263 Counter 300 Signal processing circuit 400 Distance measuring device 401 Light emitting unit 402 Control unit 403 Signal processing circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Remote Sensing (AREA)
  • Electromagnetism (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

固体撮像装置（２００）は、複数の画素（２１１）と、列毎に設けられ、複数の画素（２１１）のうち、対応する列に配置された第１画素から出力される第１リセット電圧と第１信号電圧との差分である第１差分電圧を生成する第１サンプルホールド回路（２４１）と、列毎に設けられ、複数の画素（２１１）のうち、対応する列に配置された、第１画素とは異なる第２画素から出力される第２リセット電圧と第２信号電圧との差分である第２差分電圧を生成する第２サンプルホールド回路（２４２）と、列毎に設けられ、対応する列に配置された第１サンプルホールド回路（２４１）から出力される第１差分電圧に基づく第１電圧、及び、対応する列に配置された第２サンプルホールド回路（２４２）から出力される第２差分電圧に基づく第２電圧を、デジタル信号に変換するＡＤ変換回路（２１８）とを備える。

Description

固体撮像装置、撮像装置及び距離測定装置
　本開示は、固体撮像装置、撮像装置及び距離測定装置に関する。
　光を電気信号に変換する固体撮像装置（イメージセンサ）は、スマートフォン、監視用カメラ、車載用カメラ、医療用カメラ、デジタルビデオカメラ、デジタルスチルカメラ等の種々の機器に使用されている。
　固体撮像装置では、リセット電圧と信号電圧との差分電圧を算出する相関二重サンプリング（ＣＤＳ）処理と、アナログデジタル変換処理とが行われる（例えば、特許文献１及び特許文献２を参照）。
特許第５９５３０７４号公報 特許第４４４２５１５号公報
　このような固体撮像装置では、消費電力を低減することが望まれている。
　本開示の一態様に係る固体撮像装置は、行列状に配置され、入射光を光電変換する複数の画素と、列毎に設けられ、前記複数の画素のうち、対応する列に配置された第１画素から出力される第１リセット電圧と第１信号電圧との差分である第１差分電圧を生成する第１サンプルホールド回路と、列毎に設けられ、前記複数の画素のうち、対応する列に配置された、前記第１画素とは異なる第２画素から出力される第２リセット電圧と第２信号電圧との差分である第２差分電圧を生成する第２サンプルホールド回路と、列毎に設けられ、対応する列に配置された前記第１サンプルホールド回路から出力される前記第１差分電圧に基づく第１電圧、及び、対応する列に配置された前記第２サンプルホールド回路から出力される前記第２差分電圧に基づく第２電圧を、デジタル信号に変換するアナログデジタル変換回路とを備える。
　本開示は、消費電力を低減できる固体撮像装置、撮像装置又は距離測定装置を提供できる。
図１は、実施の形態１に係る撮像装置のブロック図である。 図２は、実施の形態１に係る画素等の回路図である。 図３は、実施の形態１に係るＣＤＳ回路の回路図である。 図４は、実施の形態１に係るＡＤ変換回路の回路図である。 図５は、実施の形態１に係るコンパレータの回路図である。 図６は、実施の形態１に係るＣＤＳ処理及びＡＤ変換処理の流れを模式的に示す図である。 図７は、実施の形態１に係る固体撮像装置の信号波形の例を示す図である。 図８は、実施の形態１に係る画素出力信号の例を示す図である。 図９は、実施の形態１に係るノードＮ１の電圧例を示す図である。 図１０は、実施の形態１に係るノードＮ３の電圧例を示す図である。 図１１は、実施の形態１に係るＣＤＳＯＵＴの電圧例を示す図である。 図１２は、実施の形態１に係る参照電圧ＲＡＭＰの例を示す図である。 図１３は、実施の形態１に係るノードＮ４の電圧例を示す図である。 図１４は、実施の形態１に係るノードＮ５の電圧例を示す図である。 図１５は、実施の形態１に係るノードＮ４及びＮ５の電圧例を示す図である。 図１６は、実施の形態１に係るノードＮ４及びＮ５の電圧例を示す図である。 図１７は、実施の形態２に係る距離測定装置のブロック図である。
　以下、本実施形態に係る固体撮像装置等を、図面を参照しながら説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、添付図面及び以下の説明は当業者が本開示を十分に理解するためのものであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
　（実施の形態１）
　まず、本実施の形態に係る撮像装置及び固体撮像装置の構成を説明する。図１は、実施の形態１に係る撮像装置１００のブロック図である。撮像装置１００は、例えば、カメラシステムであり、固体撮像装置２００と、信号処理回路３００とを備える。例えば、固体撮像装置２００は、ＣＭＯＳイメージセンサである。この固体撮像装置２００は、画素アレイ２１０と、垂直走査回路２１２と、基準電圧生成回路２１３と、ＣＤＳ部２１４と、参照電圧生成回路２１６と、ＡＤ変換部２１７と、水平走査回路２１９と、出力回路２２０と、制御回路２２１とを備える。
　画素アレイ２１０は、行列状（アレイ状）に配置されている複数の画素２１１を含む。各画素２１１は、入射光を光電変換することで電気信号である画素出力信号を生成する。垂直走査回路２１２は、行アドレス及び行走査を制御する。
　基準電圧生成回路２１３は、第１基準電圧ＶＲＥＦ１及び第２基準電圧ＶＲＥＦ２を生成し、生成した第１基準電圧ＶＲＥＦ１及び第２基準電圧ＶＲＥＦ２をＣＤＳ部２１４に供給する。
　ＣＤＳ部２１４は、画素出力信号に対して、リセット電圧と信号電圧との差分に対応する差分電圧を生成する相関二重サンプリング（ＣＤＳ）処理を行う。このＣＤＳ部２１４は、列毎に設けられた複数のＣＤＳ回路２１５を備える。各ＣＤＳ回路２１５は、対応する列の画素２１１からの画素出力信号に対してＣＤＳ処理を行う。
　参照電圧生成回路２１６は、参照電圧ＲＡＭＰを生成する。ＡＤ変換部２１７は、参照電圧ＲＡＭＰを用いて、アナログ信号である差分信号をデジタル信号に変換するＡＤ変換処理を行う。このＡＤ変換部２１７は、列毎に設けられた複数のＡＤ変換回路２１８を備える。各ＡＤ変換回路２１８は、対応する列のＣＤＳ回路２１５からの差分電圧に対してＡＤ変換処理を行う。
　水平走査回路２１９は、列アドレス及び列走査を制御する。出力回路２２０は、水平走査回路２１９から出力されるデジタル信号を映像データとして信号処理回路３００に出力する。
　制御回路２２１は、各種制御信号を生成し、垂直走査回路２１２、ＣＤＳ部２１４、参照電圧生成回路２１６、ＡＤ変換部２１７、及び水平走査回路２１９等の動作を制御する。
　図２は、画素２１１等の回路図である。図２に示すように、画素２１１は、フォトダイオード２３１と、転送トランジスタ２３２と、リセットトランジスタ２３３と、増幅トランジスタ２３４と、選択トランジスタ２３５とを備える。フォトダイオード２３１は、入射光を電気信号（信号電荷）に光電変換する光電変換部である。
　転送トランジスタ２３２は、フォトダイオード２３１と、ＦＤ（フローティングディフュージョン）との間に接続され、信号ＴＸによりオン及びオフが制御される。リセットトランジスタ２３３は、リセット電圧ＲＳＤが印加される電圧線と、ＦＤとの間に接続され、信号ＲＴによりオン及びオフが制御される。
　増幅トランジスタ２３４は、負荷トランジスタ２３７とソースフォロア回路を構成し、ＦＤの電圧に応じた画素出力信号を画素信号線２３６に出力する。選択トランジスタ２３５は、増幅トランジスタ２３４と、画素信号線２３６との間に接続され、信号ＳＬによりオン及びオフが制御される。
　画素信号線２３６は、列毎に設けられており、対応する列に配置された複数の画素２１１に接続される。負荷トランジスタ２３７は、列毎に設けられており、対応する列の画素信号線２３６に接続される。
　図３は、ＣＤＳ回路２１５の回路図である。ＣＤＳ回路２１５は、第１サンプルホールド回路２４１と、第２サンプルホールド回路２４２と、出力回路２４３と、容量ＣＳとを備える。第１サンプルホールド回路２４１は、対応する列に配置された複数の画素２１１に含まれる複数の第１画素から出力される第１リセット電圧と第１信号電圧との差分に対応する第１差分電圧を生成する。第２サンプルホールド回路２４２は、対応する列に配置された複数の画素２１１に含まれる、複数の第１画素とは異なる複数の第２画素から出力される第２リセット電圧と第２信号電圧との差分に対応する第２差分電圧を生成する。例えば、第１画素は奇数行及び偶数行の一方の画素２１１であり、第２画素は奇数行及び偶数行の他方の画素２１１である。なお、ここで、奇数行及び偶数行とは、物理的な位置における奇数番目又は偶数番目の行であってもよいし、読み出し順（行走査順）における奇数番目又は偶数番目の行であってもよい。
　出力回路２４３は、第２基準電圧ＶＲＥＦ２を用いて第１差分電圧及び第２差分電圧をオフセットすることで第１電圧及び第２電圧を生成する。
　容量ＣＳは画素信号線２３６とノードＮ０との間に接続される。第１サンプルホールド回路２４１は、トランジスタ２５１、２５２及び２５３と、容量ＣＳ１とを備える。トランジスタ２５１は、ノードＮ０とノードＮ１との間に接続され、信号ＳＨ１によりオン及びオフが制御される。トランジスタ２５２は、第１基準電圧ＶＲＥＦ１が供給される電圧線とノードＮ１との間に接続され、信号ＣＬＰ１によりオン及びオフが制御される。トランジスタ２５３は、ノードＮ１とノードＮ３との間に接続され、信号ＣＤＳＳＬ１によりオン及びオフが制御される。容量ＣＳ１はノードＮ１に接続される。
　第２サンプルホールド回路２４２は、トランジスタ２５４、２５５及び２５６と、容量ＣＳ２とを備える。トランジスタ２５４は、ノードＮ０とノードＮ２との間に接続され、信号ＳＨ２によりオン及びオフが制御される。トランジスタ２５５は、第１基準電圧ＶＲＥＦ１が供給される電圧線とノードＮ２との間に接続され、信号ＣＬＰ２によりオン及びオフが制御される。トランジスタ２５６は、ノードＮ２とノードＮ３との間に接続され、信号ＣＤＳＳＬ２によりオン及びオフが制御される。容量ＣＳ２はノードＮ２に接続される。
　ここで、トランジスタ２５１とトランジスタ２５４とにより、画素出力信号を第１サンプルホールド回路２４１と、第２サンプルホールド回路２４２との一方に選択的に出力する第１選択回路が構成される。また、トランジスタ２５３とトランジスタ２５６とにより、第１差分電圧及び第２差分電圧の一方を選択的にノードＮ３に出力する第２選択回路が構成される。
　出力回路２４３は、トランジスタ２５７と、バッファ回路２５８とを備える。トランジスタ２５７は、第２基準電圧ＶＲＥＦ２が供給される電圧線とノードＮ３との間に接続され、信号ＣＬＰ＿ＲＳによりオン及びオフが制御される。
　バッファ回路２５８は、ノードＮ３に入力端子が接続され、出力端子がＡＤ変換回路２１８に接続される。バッファ回路２５８は、ノードＮ３の電圧を増幅し、増幅した電圧を電圧ＣＤＳＯＵＴとして出力する。
　図４は、ＡＤ変換回路２１８の回路図である。ＡＤ変換回路は、コンパレータ２６１と、アンド回路２６２と、カウンタ２６３とを備える。コンパレータ２６１は、電圧ＣＤＳＯＵＴと、参照電圧ＲＡＭＰとを比較し、比較結果を示す信号ＣＭＰＯＵＴを出力する。アンド回路２６２は、信号ＣＭＰＯＵＴとクロックＴＣＫ１との論理積をカウンタ２６３に出力する。カウンタ２６３は、当該論理積に基づきカウントを行うことでデジタル信号を生成する。図５は、コンパレータ２６１の構成例を示す回路図である。
　信号処理回路３００は、固体撮像装置２００により出力されるデジタル信号を処理する。
　次に、本実施の形態に係る固体撮像装置２００の動作を説明する。図６は、固体撮像装置２００におけるＣＤＳ処理及びＡＤ変換処理の流れを模式的に示す図である。なお、同図では、説明の簡略化のため４行の画素の処理を記載している。また、同図に示す水平走査期間とは、１行の選択（画素信号の読み出し）が行われる期間である。
　図６に示すように、第Ｎ水平走査期間において、Ｎ行目の画素２１１の信号出力（リセット電圧及び信号電圧の出力）が行われ、第１サンプルホールド回路２４１は、Ｎ行目の画素のＣＤＳ処理を行うことで差分電圧を生成する。
　次の第Ｎ＋１水平走査期間において、第１サンプルホールド回路２４１は、Ｎ行目の画素の差分電圧の出力を行い、ＡＤ変換回路２１８は、当該差分電圧に対してＡＤ変換処理を行う。また、この第Ｎ＋１水平走査期間において、Ｎ＋１行目の画素２１１の信号出力が行われ、第２サンプルホールド回路２４２は、Ｎ＋１行目の画素のＣＤＳ処理を行うことで差分電圧を生成する。
　次の第Ｎ＋２水平走査期間において、第２サンプルホールド回路２４２は、Ｎ＋１行目の画素の差分電圧の出力を行い、ＡＤ変換回路２１８は、当該差分電圧に対してＡＤ変換処理を行う。また、この第Ｎ＋２水平走査期間において、Ｎ＋２行目の画素２１１の信号出力が行われ、第１サンプルホールド回路２４１は、Ｎ＋２行目の画素のＣＤＳ処理を行うことで差分電圧を生成する。
　このように、本実施の形態では、２つのサンプルホールド回路により、ある行のＡＤ変換処理と、次の行のＣＤＳ処理とを並列に行うことができる。これにより、１水平走査期間においてＣＤＳ処理とＡＤ変換処理とを時系列に処理する場合に比べ、ＣＤＳ処理及びＡＤ変換処理の時間を長くすることができる。これにより、例えば、ＡＤ変換処理のクロック周波数を下げることができるので消費電力を低減できる。
　一般にデジタル回路の消費電力Ｐは、デジタル回路の総容量Ｃｔｏｔ、電源電圧Ｖｄｄ、駆動周波数Ｔｃｌｋとすると、Ｐ＝Ｃｔｏｔ×Ｖｄｄ２×Ｔｃｌｋで表される。よって、周波数を下げることで消費電力も削減できる。また、周辺回路全体の駆動周波数も低くなるので、レイアウト上の遅延マージンの設計の難易度も低くなり、歩留まり向上も図れる。
　図７は、固体撮像装置２００の信号波形の例を示す図である。本実施の形態では、ＣＤＳ処理とＡＤ変換処理とを並列に行うことで、１水平走査期間においてＡＤ変換処理期間（例えば参照電圧ＲＡＭＰが単調増加（又は単調減少）する期間）が占める割合を多くできる。例えば、図７に示すように、参照電圧ＲＡＭＰが単調増加する期間は、１水平走査期間の半分以上を占める。
　以下、図７及び図８～図１６を用いて各動作を詳細に説明する。図８は、画素出力信号の例を示す図である。まず、図７及び図８に示すように、信号ＲＴがオン（ハイレベル）になることで、時刻Ｔ１において、画素出力信号として、Ｎ行目の画素のリセット電圧ＶＰＩＸＲＳＴが出力される。
　次に、信号ＴＸがオンになることで、時刻Ｔ２において、画素出力信号は、画素信号（電荷読出し）に応じて降下する。つまり、画素出力信号として、信号電荷転送による信号電圧ＶＰＩＸＳＩＧが出力される。ここで、画素信号ＶＳＩＧは、ＶＳＩＧ＝ＶＰＩＸＲＳＴ－ＶＰＩＸＳＩＧで表される。また、画素出力信号は、容量ＣＳを介してＤＣ成分がカットされ、ノードＮ０に供給される。
　図９は、図３に示すノードＮ１の電圧例を示す図である。時刻Ｔ１において、リセット電圧ＶＰＩＸＲＳＴと第１基準電圧ＶＲＥＦ１とが容量ＣＳを介してイニシャライズされる。時刻Ｔ２において、ノードＮ１の電圧は、アナログＣＤＳされた差分電圧ＶＣＤＳ分電圧降下することで電圧ＶＢになる。ここで、差分電圧ＶＣＤＳは、ＶＣＤＳ＝ＶＳＩＧ×ＣＳ÷（ＣＳ＋ＣＳ１）で表され、信号電圧ＶＢは、ＶＢ＝ＶＲＥＦ１－ＶＣＤＳで表される。
　このリセット電圧と信号電圧との差分である差分電圧ＶＣＤＳが、第１サンプルホールド回路２４１に記憶される。
　なお、ここでは、第１サンプルホールド回路２４１の動作を説明したが、第２サンプルホールド回路２４２の動作も同様である。この場合、差分電圧ＶＣＤＳは、ＶＣＤＳ＝ＶＳＩＧ×ＣＳ÷（ＣＳ＋ＣＳ２）で表される。また、信号電圧ＶＢに対応するノードＮ２の電圧である信号電圧ＶＣは、ＶＣ＝ＶＲＥＦ１－ＶＣＤＳで表される。例えば、ＣＳ２はＣＳ１と等しい。
　図１０は、図３に示すノードＮ３の電圧例を示す図である。時刻Ｔ３において、ノードＮ３は、電圧ＶＢに充電される。時刻Ｔ４において、ノードＮ３は、第２基準電圧ＶＲＥＦ２に充電される。
　ここで、ＶＲＥＦ２－ＶＢ＝ＶＣＤＳ１＋ＶＯＦが成り立つ。また、オフセット電圧ＶＯＦは、ＶＯＦ＝ＶＲＥＦ２－ＶＲＥＦ１で表される。また、例えば、ＶＯＦは正の電圧である。つまり、第２基準電圧ＶＲＥＦ２は第１基準電圧ＶＲＥＦ１より大きい。また、差分電圧ＶＣＤＳ１は、差分電圧ＶＣＤＳに対応する電圧であり、差分電圧ＶＣＤＳとほぼ等しい。
　図１１は、ＣＤＳＯＵＴの電圧例を示す図である。バッファ回路２５８は、ノードＮ３の電圧をインピーダンス変換することでＣＤＳＯＵＴの電圧を生成する。時刻Ｔ３において、ＣＤＳＯＵＴは、電圧ＶＢ１に充電される。ここで、電圧ＶＢ１は、電圧ＶＢのバッファ回路２５８通過後の電圧である。
　時刻Ｔ４において、ＣＤＳＯＵＴは、電圧ＶＲＥＦ２＿１に充電される。ここで、電圧ＶＲＥＦ２＿１は、電圧ＶＲＥＦ２のバッファ回路２５８通過後の電圧である。
　ここで、ＶＲＥＦ２＿１－ＶＢ１＝ＶＣＤＳ２＋ＶＯＦ１が成り立つ。なお、差分電圧ＶＣＤＳ２は、差分電圧ＶＣＤＳ１に対応する電圧であり、差分電圧ＶＣＤＳ１とほぼ等しい。また、オフセット電圧ＶＯＦ１は、オフセット電圧ＶＯＦに対応する電圧であり、オフセット電圧ＶＯＦとほぼ等しい。
　また、本実施の形態では、オフセット電圧を設定するための第２基準電圧ＶＲＥＦ２と、信号電圧ＶＢとが共にバッファ回路２５８を経由して、後段のコンパレータ２６１に入力される。これにより、例えば、第２基準電圧ＶＲＥＦ２を別経路でコンパレータ２６１に供給する場合に比べて、温度特性等の影響を低減できる。
　また、本実施の形態では、ノードＮ３（共通ノード）には、寄生容量を除く容量素子が接続されていない。これにより、第１サンプルホールド回路２４１の出力信号と第２サンプルホールド回路２４２の出力信号との切り替えを高速に行うことができる。よって、ＡＤ変換処理の開始までの待ち時間を低減できる。
　図１２は、参照電圧ＲＡＭＰの例を示す図である。時刻Ｔ３において、参照電圧ＲＡＭＰは初期レベルに設定される。時刻Ｔ４において、参照電圧ＲＡＭＰのスイープ（単調増加）を開始し、フルスイープレベルまで増加する。なお、参照電圧ＲＡＭＰは、単調減少する電圧であってもよい。
　図１３は、図５に示すノードＮ４の電圧例を示す図である。時刻Ｔ３において、ノードＮ４は、コンパレータ２６１の入力端子の初期化電圧である電圧ＣＭＰＩＮＩＴＢＩＡＳに充電される。
　ＣＤＳＯＵＴの電圧は、容量ＣＭ１を介してＤＣ成分がカットされ、ノードＮ４に供給される。時刻Ｔ４において、ノードＮ４の電圧は、電圧ＶＲＥＦ２＿２に充電される。ここで、電圧ＶＲＥＦ２＿２は、電圧ＶＲＥＦ２＿１に対応する電圧である。また、ＶＲＥＦ２＿２－ＣＭＰＩＮＩＴＢＩＡＳ＝ＶＣＤＳ３＋ＶＯＦ２が成り立つ。なお、差分電圧ＶＣＤＳ３は、差分電圧ＶＣＤＳ２に対応する電圧であり、差分電圧ＶＣＤＳ２とほぼ等しい。また、オフセット電圧ＶＯＦ２は、オフセット電圧ＶＯＦ１に対応する電圧であり、オフセット電圧ＶＯＦ１とほぼ等しい。つまり、ＶＲＥＦ２＿２－ＣＭＰＩＮＩＴＢＩＡＳは、ＶＲＥＦ２＿１－ＶＢ１に対応し、ＶＲＥＦ２＿１－ＶＢ１とほぼ等しい。
　図１４は、図５に示すノードＮ５の電圧例を示す図である。時刻Ｔ３において、ノードＮ５は、コンパレータ２６１の入力端子の初期化電圧である電圧ＣＭＰＩＮＩＴＢＩＡＳに充電される。
　参照電圧ＲＡＭＰは、容量ＣＭ２を介してＤＣ成分がカットされ、ノードＮ５に供給される。時刻Ｔ４において、ノードＮ５の電圧は、電圧ＣＭＰＩＮＩＴＢＩＡＳから参照電圧ＲＡＭＰのスイープに応じて変化を開始する。
　図１５は、ノードＮ４及びＮ５の電圧例を示す図である。図１５に示すように、電圧ＶＲＥＦ２＿２と、ノードＮ５の電圧とが一致するまで、カウンタ２６３は、カウント動作を行う。電圧ＶＲＥＦ２＿２と、ノードＮ５の電圧とが一致した段階で、参照電圧ＲＡＭＰと同期してカウント動作を行っているカウンタ２６３は停止し、その時のカウント値が、差分電圧に対応するデジタル信号である。
　ここで、本実施の形態では、第２基準電圧ＶＲＥＦ２により、差分電圧にオフセット電圧が加えられる。このオフセット電圧は、電圧ＶＲＥＦ２＿２が、参照電圧ＲＡＭＰ（ノードＮ５の電圧）において波形歪みの少ない最も直線性の良い範囲（図１５等に示すＲＡＭＰリニア領域）に含まれるように設定されている。つまり、差分電圧が取りうるいずれの値に対しても電圧ＶＲＥＦ２＿２は、ＲＡＭＰリニア領域に含まれる。これにより、ＡＤ変換処理における量子化誤差を低減できる。また、ＡＤ変換回路２１８で発生する水平シェーディング及びＦＰＮ（固定パターンノイズ）を抑制できる。
　また、複数の画素２１１は遮光されたオプティカルブラック画素（ＯＢ画素）を含んでもよい。オフセット電圧は、第１基準電圧ＶＲＥＦ１と第２基準電圧ＶＲＥＦ２との差電圧である。また、差分電圧が０であれば、オフセット電圧がデジタル信号として出力される。つまり、固体撮像装置２００は、ＯＢ画素から画素出力信号を、上記と同じようにＣＤＳ処理及びＡＤ変換処理することにより、オフセット電圧を示すデジタル信号を生成する。
　後段の信号処理回路３００は、各画素のデジタル信号から、オフセット電圧を示すデジタル信号を減算することで、真の信号成分に対応するデジタル信号を求めることができる。つまり、信号処理回路３００は、固体撮像装置２００から出力される、複数の画素２１１のうちＯＢ画素以外の画素で得られた信号に基づくデジタル信号から、ＯＢ画素で得られた信号に基づくデジタル信号を減算してもよい。これにより、上記のようにオフセット電圧を用いて量子化誤差を低減した場合において、真の信号成分に対応するデジタル信号を求めることができる。
　図１６は、ノードＮ４及びＮ５の別の電圧例を示す図である。図１６に示す例では、図１５に示す例に対して信号電圧（ＶＣＤＳ３）が小さい。これにより、電圧ＶＲＥＦ２＿２は、Ｎ５の電圧に早いタイミングで一致するため、アップカウントが早いタイミングで停止する。これにより、デジタル信号として小さい値が出力される。
　また、図７に示すように、得られたデジタル信号は、ＡＤ変換処理が行われた水平走査期間の次の水平走査期間において出力される。例えば、第Ｎ水平走査期間においてＮ－１行のＡＤ変換処理が行われ、第Ｎ＋１水平走査期間においてＮ－１行のデジタル信号が出力される。なお、図７に示す信号ＣＯＵＮＴＥＲ＿ＲＳはカウンタ２６３をリセットする信号であり、信号ＤＡＴＡ＿ＴＲＮは、ＡＤ変換部２１７から水平走査回路２１９へのデジタル信号の転送を制御する信号である。
　以上のように、本実施の形態に係る固体撮像装置２００は、複数の画素２１１のうち第１画素から出力される第１リセット電圧と第１信号電圧との差分に対応する第１差分電圧を生成する第１サンプルホールド回路２４１と、複数の画素２１１のうち第１画素とは異なる第２画素から出力される第２リセット電圧と第２信号電圧との差分に対応する第２差分電圧を生成する第２サンプルホールド回路２４２とを備える。これにより、ＣＤＳ処理とＡＤ変換処理とを並列に行うことができるので、ＣＤＳ処理及びＡＤ変換処理の期間を長くできる。よって、例えば、同一ビット数の変換であれば、カウンタ２６３等の周波数を低くできる。これにより、消費電力を低減できる。さらに、クロック信号及びパルス信号の制御信号の配線のレイアウトにおける遅延マージンの設計を容易化できる。
　また、本実施の形態では、アナログＣＤＳ回路（ＣＤＳ回路２１５）を用いることで、コンパレータ２６１における電圧ＣＤＳＯＵＴと参照電圧ＲＡＭＰとを比較する処理が１ステップで良い。よって、参照電圧ＲＡＭＰを生成する参照電圧生成回路２１６の低速化が可能となり、消費電力を削減できる。また、参照電圧ＲＡＭＰの傾きが緩和されるので、参照電圧生成回路２１６の要求性能も緩和される。よって、参照電圧生成回路２１６の設計が容易になり、回路規模も縮小できる。
　また、カウンタ２６３はダウンカウント及びアップカウントの一方向を行えばよいので、カウンタ２６３の回路設計の容易化と回路規模の縮小化とを実現できる。また、これらにより、歩留まり向上を実現できる。
　（実施の形態２）
　本実施の形態では、上述した固体撮像装置２００を用いた距離測定装置について説明する。図１７は、実施の形態２に係る距離測定装置４００のブロック図である。距離測定装置４００は、光を照射されてから、当該光が物体により反射し距離測定装置に帰還するまでの時間を測定するＴＯＦ（Ｔｉｍｅ　Ｏｆ　Ｆｌｉｇｈｔ）法を用いた距離測定装置である。
　図１７に示すように距離測定装置４００は、固体撮像装置２００と、発光部４０１と、制御部４０２と、信号処理回路４０３とを備える。
　発光部４０１は、光を照射する。固体撮像装置２００は、例えば、実施の形態１で説明した固体撮像装置である。固体撮像装置２００は、発光部４０１から照射された光の反射光を受光し、デジタル信号（画像）を生成する。つまり、固体撮像装置２００は、発光部４０１から照射された光が対象物で反射した光を受光する。
　制御部４０２は、発光部４０１及び固体撮像装置２００を制御する。信号処理回路４０３は、固体撮像装置２００により出力されるデジタル信号を処理する。具体的には、信号処理回路４０３は、固体撮像装置２００から出力される複数の画像を合成することで、奥行方向の情報を含む三次元画像を生成する。
　なお、固体撮像装置２００に含まれる複数のフォトダイオード２３１は、アバランシェフォトダイオードであってもよい。この場合、画素２１１は、フォトンカウント可能な画素回路を備える。アバランシェフォトダイオードを用いることで微弱な光を検出できるので、ＴＯＦを用いた距離測定装置に好適である。
　以上のように、実施の形態に係る固体撮像装置２００は、図１及び図３に示すように、行列状に配置され、入射光を光電変換する複数の画素２１１と、列毎に設けられ、複数の画素２１１のうち、対応する列に配置された第１画素から出力される第１リセット電圧と第１信号電圧との差分である第１差分電圧を生成する第１サンプルホールド回路２４１と、列毎に設けられ、複数の画素２１１のうち、対応する列に配置された、第１画素とは異なる第２画素から出力される第２リセット電圧と第２信号電圧とのである第２差分電圧を生成する第２サンプルホールド回路２４２と、列毎に設けられ、対応する列に配置された第１サンプルホールド回路から出力される第１差分電圧に基づく第１電圧、及び、対応する列に配置された第２サンプルホールド回路から出力される第２差分電圧に基づく第２電圧を、デジタル信号に変換するアナログデジタル変換回路（ＡＤ変換回路２１８）とを備える。
　例えば、図１及び図３に示すように、固体撮像装置２００は、第１リセット電圧及び第２リセット電圧に対応し、第１サンプルホールド回路２４１及び第２サンプルホールド回路２４２に入力される第１基準電圧ＶＲＥＦ１と、第２基準電圧ＶＲＥＦ２とを生成する基準電圧生成回路２１３と、第２基準電圧ＶＲＥＦ２を用いて第１差分電圧及び第２差分電圧をオフセットすることで第１電圧及び第２電圧を生成する出力回路２４３とを備える。
　例えば、図３に示すように、出力回路２４３は、第１差分電圧及び第２差分電圧が選択的に出力される共通ノードＮ３と、第２基準電圧ＶＲＥＦ２が供給される第２基準電圧線との間に接続された第１スイッチング素子（トランジスタ２５７）と、共通ノードＮ３に入力端子が接続され、出力端子がアナログデジタル変換回路（ＡＤ変換回路２１８）に接続されたバッファ回路２５８とを備える。
　例えば、図３に示すように、共通ノードＮ３には、寄生容量を除く容量素子が接続されていない。
　例えば、図３に示すように、固体撮像装置２００は、列毎に設けられ、対応する列に配置された複数の画素２１１に接続された画素信号線２３６を備える。第１サンプルホールド回路２４１は、対応する列の画素信号線２３６と、第１ノードＮ１との間に接続された第２スイッチング素子（トランジスタ２５１）と、第１基準電圧ＶＲＥＦ１が供給される第１基準電圧線と、第１ノードＮ１との間に接続された第３スイッチング素子（トランジスタ２５２）と、第１ノードＮ１と共通ノードＮ３との間に接続された第４スイッチング素子（トランジスタ２５３）とを含む。第２サンプルホールド回路２４２は、対応する列の画素信号線２３６と、第２ノードＮ２との間に接続された第５スイッチング素子（トランジスタ２５４）と、第１基準電圧線と、第２ノードＮ２との間に接続された第６スイッチング素子（トランジスタ２５５）と、第２ノードＮ２と共通ノードＮ３との間に接続された第７スイッチング素子（トランジスタ２５６）とを含む。
　例えば、図６及び図７に示すように、第１期間（例えば第Ｎ水平走査期間）において、第１サンプルホールド回路２４１は、第１差分電圧を生成する。第１期間の後の第２期間（例えば第Ｎ＋１水平走査期間）において、第１サンプルホールド回路２４１は、第１差分電圧を出力し、アナログデジタル変換回路（ＡＤ変換回路２１８）は、第１差分電圧に基づく第１電圧をデジタル信号に変換し、第２サンプルホールド回路は、第２差分電圧を生成する。第２期間の後の第３期間（例えば第Ｎ＋２水平走査期間）において、第２サンプルホールド回路２４２は、第２差分電圧を出力し、アナログデジタル変換回路（ＡＤ変換回路２１８）は、第２差分電圧に基づく第２電圧をデジタル信号に変換する。
　例えば、図１、図４及び図７に示すように、固体撮像装置２００は、単調増加又は単調減少する参照電圧ＲＡＭＰを生成する参照電圧生成回路２１６を備える。アナログデジタル変換回路（ＡＤ変換回路２１８）は、参照電圧ＲＡＭＰと、第１電圧又は第２電圧とを比較するコンパレータ２６１と、コンパレータ２６１の比較結果が変化するまでの期間をカウントすることでデジタル信号を生成するカウンタ２６３とを備え、参照電圧ＲＡＭＰが単調増加又は単調減少する期間が、１水平走査期間の半分以上を占める。
　例えば、図１に示すように、撮像装置１００は、上記固体撮像装置２００と、固体撮像装置２００により出力されるデジタル信号を処理する信号処理回路３００とを備える。複数の画素２１１は、遮光されたオプティカルブラック画素を含み、信号処理回路３００は、固体撮像装置２００から出力される、複数の画素２１１のうちオプティカルブラック画素以外の画素で得られた信号に基づくデジタル信号から、オプティカルブラック画素で得られた信号に基づくデジタル信号を減算する。
　例えば、図１７に示すように、距離測定装置４００は、光を照射する発光部４０１と、光の反射光を受光する固体撮像装置２００と、固体撮像装置２００により出力されるデジタル信号を処理する信号処理回路４０３とを備える。信号処理回路４０３は、固体撮像装置２００から出力される複数の画像を合成することで、奥行方向の情報を含む三次元画像を生成する。
　例えば、複数の画素２１１の各々は、アバランシェフォトダイオードを含み、フォトンカウント可能な画素回路を備える。
　（その他）
　なお、本開示に係る固体撮像装置は、上記実施の形態に限定されるものではない。各実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、各実施の形態に対して本開示の趣旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本開示に係る固体撮像装置を内蔵した各種機器も本開示に含まれる。
　また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。
　また、上記実施の形態に係る各装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、上記各実施の形態において、各構成要素の一部は、当該構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。構成要素は、ＣＰＵまたはプロセッサなどのプログラム実行部が、ハードディスクまたは半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。
　本開示は、固体撮像装置、撮像装置及び距離測定装置に適用できる。
　１００　撮像装置
　２００　固体撮像装置
　２１０　画素アレイ
　２１１　画素
　２１２　垂直走査回路
　２１３　基準電圧生成回路
　２１４　ＣＤＳ部
　２１５　ＣＤＳ回路
　２１６　参照電圧生成回路
　２１７　ＡＤ変換部
　２１８　ＡＤ変換回路
　２１９　水平走査回路
　２２０　出力回路
　２２１　制御回路
　２３１　フォトダイオード
　２３２　転送トランジスタ
　２３３　リセットトランジスタ
　２３４　増幅トランジスタ
　２３５　選択トランジスタ
　２３６　画素信号線
　２３７　負荷トランジスタ
　２４１　第１サンプルホールド回路
　２４２　第２サンプルホールド回路
　２４３　出力回路
　２５１、２５２、２５３、２５４、２５５、２５６、２５７　トランジスタ
　２５８　バッファ回路
　２６１　コンパレータ
　２６２　アンド回路
　２６３　カウンタ
　３００　信号処理回路
　４００　距離測定装置
　４０１　発光部
　４０２　制御部
　４０３　信号処理回路

Claims (10)

  1. 　行列状に配置され、入射光を光電変換する複数の画素と、
    　列毎に設けられ、前記複数の画素のうち、対応する列に配置された第１画素から出力される第１リセット電圧と第１信号電圧との差分である第１差分電圧を生成する第１サンプルホールド回路と、
    　列毎に設けられ、前記複数の画素のうち、対応する列に配置された、前記第１画素とは異なる第２画素から出力される第２リセット電圧と第２信号電圧との差分である第２差分電圧を生成する第２サンプルホールド回路と、
    　列毎に設けられ、対応する列に配置された前記第１サンプルホールド回路から出力される前記第１差分電圧に基づく第１電圧、及び、対応する列に配置された前記第２サンプルホールド回路から出力される前記第２差分電圧に基づく第２電圧を、デジタル信号に変換するアナログデジタル変換回路とを備える
    　固体撮像装置。
  2. 　前記固体撮像装置は、
    　前記第１リセット電圧及び前記第２リセット電圧に対応し、前記第１サンプルホールド回路及び前記第２サンプルホールド回路に入力される第１基準電圧と、第２基準電圧とを生成する基準電圧生成回路と、
    　前記第２基準電圧を用いて前記第１差分電圧及び前記第２差分電圧をオフセットすることで前記第１電圧及び前記第２電圧を生成する出力回路とを備える
    　請求項１記載の固体撮像装置。
  3. 　前記出力回路は、
    　前記第１差分電圧及び前記第２差分電圧が選択的に出力される共通ノードと、前記第２基準電圧が供給される第２基準電圧線との間に接続された第１スイッチング素子と、
    　前記共通ノードに入力端子が接続され、出力端子が前記アナログデジタル変換回路に接続されたバッファ回路とを備える
    　請求項２記載の固体撮像装置。
  4. 　前記共通ノードには、寄生容量を除く容量素子が接続されていない
    　請求項３記載の固体撮像装置。
  5. 　前記固体撮像装置は、
    　列毎に設けられ、対応する列に配置された複数の画素に接続された画素信号線を備え、
    　前記第１サンプルホールド回路は、
    　対応する列の前記画素信号線と、第１ノードとの間に接続された第２スイッチング素子と、
    　前記第１基準電圧が供給される第１基準電圧線と、前記第１ノードとの間に接続された第３スイッチング素子と、
    　前記第１ノードと前記共通ノードとの間に接続された第４スイッチング素子とを含み、
    　前記第２サンプルホールド回路は、
    　対応する列の前記画素信号線と、第２ノードとの間に接続された第５スイッチング素子と、
    　前記第１基準電圧線と、前記第２ノードとの間に接続された第６スイッチング素子と、
    　前記第２ノードと前記共通ノードとの間に接続された第７スイッチング素子とを含む
    　請求項３又は４記載の固体撮像装置。
  6. 　第１期間において、
    　　前記第１サンプルホールド回路は、前記第１差分電圧を生成し、
    　前記第１期間の後の第２期間において、
    　　前記第１サンプルホールド回路は、前記第１差分電圧を出力し、
    　　前記アナログデジタル変換回路は、前記第１差分電圧に基づく前記第１電圧をデジタル信号に変換し、
    　　前記第２サンプルホールド回路は、前記第２差分電圧を生成し、
    　前記第２期間の後の第３期間において、
    　　前記第２サンプルホールド回路は、前記第２差分電圧を出力し、
    　　前記アナログデジタル変換回路は、前記第２差分電圧に基づく前記第２電圧をデジタル信号に変換する
    　請求項１～５のいずれか１項に記載の固体撮像装置。
  7. 　前記固体撮像装置は、
    　単調増加又は単調減少する参照電圧を生成する参照電圧生成回路を備え、
    　前記アナログデジタル変換回路は、
    　前記参照電圧と、前記第１電圧又は前記第２電圧とを比較するコンパレータと、
    　前記コンパレータの比較結果が変化するまでの期間をカウントすることで前記デジタル信号を生成するカウンタとを備え、
    　前記参照電圧が単調増加又は単調減少する期間が、１水平走査期間の半分以上を占める
    　請求項１～６のいずれか１項に記載の固体撮像装置。
  8. 　請求項１～７のいずれか１項に記載の固体撮像装置と、
    　前記固体撮像装置により出力されるデジタル信号を処理する信号処理回路とを備え、
    　前記複数の画素は、遮光されたオプティカルブラック画素を含み、
    　前記信号処理回路は、前記固体撮像装置から出力される、前記複数の画素のうち前記オプティカルブラック画素以外の画素で得られた信号に基づくデジタル信号から、前記オプティカルブラック画素で得られた信号に基づくデジタル信号を減算する
    　撮像装置。
  9. 　光を照射する発光部と、
    　前記光の反射光を受光する、請求項１～７のいずれか１項に記載の固体撮像装置と、
    　前記固体撮像装置により出力されるデジタル信号を処理する信号処理回路とを備え、
    　前記信号処理回路は、前記固体撮像装置から出力される複数の画像を合成することで、奥行方向の情報を含む三次元画像を生成する
    　距離測定装置。
  10. 　前記複数の画素の各々は、アバランシェフォトダイオードを含み、フォトンカウント可能な画素回路を備える
    　請求項９に記載の距離測定装置。
PCT/JP2021/024716 2020-07-30 2021-06-30 固体撮像装置、撮像装置及び距離測定装置 WO2022024645A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202180048516.1A CN116057952A (zh) 2020-07-30 2021-06-30 固体摄像装置、摄像装置以及距离测量装置
JP2022540093A JPWO2022024645A1 (ja) 2020-07-30 2021-06-30
US18/069,683 US20230131491A1 (en) 2020-07-30 2022-12-21 Solid-state imaging device, imaging device, and distance measurement device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020128845 2020-07-30
JP2020-128845 2020-07-30

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/069,683 Continuation US20230131491A1 (en) 2020-07-30 2022-12-21 Solid-state imaging device, imaging device, and distance measurement device

Publications (1)

Publication Number Publication Date
WO2022024645A1 true WO2022024645A1 (ja) 2022-02-03

Family

ID=80035437

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/024716 WO2022024645A1 (ja) 2020-07-30 2021-06-30 固体撮像装置、撮像装置及び距離測定装置

Country Status (4)

Country Link
US (1) US20230131491A1 (ja)
JP (1) JPWO2022024645A1 (ja)
CN (1) CN116057952A (ja)
WO (1) WO2022024645A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008103992A (ja) * 2006-10-19 2008-05-01 Matsushita Electric Ind Co Ltd 固体撮像装置
WO2019186837A1 (ja) * 2018-03-28 2019-10-03 パナソニックＩｐマネジメント株式会社 固体撮像装置、固体撮像システム、固体撮像装置の駆動方法
JP2020048608A (ja) * 2018-09-21 2020-04-02 キヤノン株式会社 眼科装置およびその制御方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008103992A (ja) * 2006-10-19 2008-05-01 Matsushita Electric Ind Co Ltd 固体撮像装置
WO2019186837A1 (ja) * 2018-03-28 2019-10-03 パナソニックＩｐマネジメント株式会社 固体撮像装置、固体撮像システム、固体撮像装置の駆動方法
JP2020048608A (ja) * 2018-09-21 2020-04-02 キヤノン株式会社 眼科装置およびその制御方法

Also Published As

Publication number Publication date
US20230131491A1 (en) 2023-04-27
CN116057952A (zh) 2023-05-02
JPWO2022024645A1 (ja) 2022-02-03

Similar Documents

Publication Publication Date Title
US7471230B2 (en) Analog-to-digital converter and semiconductor device
US9509927B2 (en) Solid-state imaging device, method of driving the same, signal processing method for the same, and imaging apparatus
JP5858695B2 (ja) 固体撮像装置及び固体撮像装置の駆動方法
JP4529834B2 (ja) 固体撮像装置、固体撮像装置の駆動方法および撮像装置
US9332202B2 (en) Solid-state imaging apparatus and imaging system
JP5066996B2 (ja) 固体撮像装置、固体撮像装置の信号処理方法および撮像装置
US20110221931A1 (en) Temperature information output apparatus, imaging apparatus, method of outputting temperature information
JP6459025B2 (ja) 固体撮像装置
JP5806539B2 (ja) 固体撮像装置
JP6650779B2 (ja) 撮像装置、撮像システム、撮像装置の駆動方法
JP6245882B2 (ja) 光電変換装置および撮像システム
WO2016027572A1 (ja) 半導体光検出装置、放射線計数装置、および、半導体光検出装置の制御方法
EP3439287B1 (en) Image pickup element and image pickup device
JP2012165044A (ja) 固体撮像装置
WO2022024645A1 (ja) 固体撮像装置、撮像装置及び距離測定装置
JP4996323B2 (ja) ２次元デジタルデータ取得素子およびホログラフィックストレージ装置
US11381772B2 (en) Image pickup element, its control method, and image pickup apparatus with improved focus detection and pixel readout processing
JP5177198B2 (ja) 物理情報取得方法および物理情報取得装置
US9906750B2 (en) Image pickup device driving method, image pickup device, and image pickup system using reset cancellation
US20050139749A1 (en) Image sensor with improved sensitivity and method for driving the same
JP2020205517A (ja) 撮像信号の信号処理方法およびそれを用いた固体撮像装置
JP2013051497A (ja) 固体撮像装置、撮像装置および撮像方法
WO2017110163A1 (ja) 固体撮像素子、固体撮像素子の駆動方法、及び、電子機器
JP2013197697A (ja) 固体撮像装置及び電子機器
JP6796776B2 (ja) 電圧供給回路

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21850553

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2022540093

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21850553

Country of ref document: EP

Kind code of ref document: A1