WO2019186837A1 - 固体撮像装置、固体撮像システム、固体撮像装置の駆動方法 - Google Patents

固体撮像装置、固体撮像システム、固体撮像装置の駆動方法 Download PDF

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基範 石井
征人 竹本
繁 齋藤
信三 香山
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パナソニックＩｐマネジメント株式会社
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Definitions

  • the technology disclosed here relates to solid-state imaging technology.
  • Patent Document 1 discloses a solid-state imaging device in which a plurality of pixels having a first pixel group including an infrared transmission filter are two-dimensionally arranged. Each pixel of the first pixel group includes a light receiving circuit, a counter circuit, a comparison circuit, and a memory circuit.
  • the light receiving circuit has a light receiving element that performs photoelectric conversion for converting received light into an electric signal, sets a photoelectric time for photoelectric conversion in the light receiving element by an exposure signal, and detects incident light that reaches a pixel within the photoelectric time. A light reception signal corresponding to the presence or absence is output.
  • the counter circuit counts the number of arrivals of incident light as a count value based on the light reception signal input from the light reception circuit.
  • the comparison circuit sets a value corresponding to the count value as a threshold value, and turns on the comparison signal when the count value is larger than the threshold value.
  • the storage circuit receives the comparison signal and a time signal that changes with time, and stores the time signal as a distance signal when the comparison signal is in an ON state.
  • the technology disclosed herein relates to a solid-state imaging device, and the solid-state imaging device is any one of a plurality of pixels arranged in a matrix of P rows and Q columns, and each of Q pixel columns of the plurality of pixels. And a plurality of column signal lines to which two or more of the P pixels belonging to the pixel column are connected.
  • Each of the plurality of pixels is configured to be switchable between an exposure state and a light shielding state, and generates a charge corresponding to light received in the exposure state, and a first charge accumulation unit that accumulates the charge.
  • a first switch unit that switches connection between the light receiving unit and the first charge storage unit, a second charge storage unit that stores the charge, and a connection between the first charge storage unit and the second charge storage unit.
  • a second switch unit that switches between the first charge storage unit and a column signal line corresponding to the pixel among the plurality of column signal lines, the second charge storage unit, And a fourth switch section for switching connection with a column signal line corresponding to the pixel among the plurality of column signal lines.
  • the technology disclosed herein relates to a driving method of a solid-state imaging device, and the solid-state imaging device includes a plurality of pixels arranged in a matrix of P rows and Q columns, and Q pixels each of which is the plurality of pixels.
  • a plurality of column signal lines corresponding to any one of the columns and to which two or more of the P pixels belonging to the pixel column are connected.
  • Each of the plurality of pixels is configured to be switchable between an exposure state and a light shielding state, and generates a charge corresponding to light received in the exposure state, and a first charge accumulation unit that accumulates the charge.
  • the solid-state imaging device driving method includes: a row designating step of designating at least one pixel row among the P pixel rows of the plurality of pixels; and at least one of the Q pixel columns of the plurality of pixels.
  • the light receiving portion of the first pixel that is a pixel belonging to the pixel row designated in the row designation step is in an exposure state in the first exposure period, and the first Charge generated by the light receiving portion of the pixel is connected to the first pixel of the plurality of column signal lines via the first switch portion, the first charge accumulation portion, and the third switch portion of the first pixel.
  • the second pixel which is a pixel connected to the column signal line together with the first pixel among the P pixels belonging to the pixel column.
  • the charge generated by the light receiving portion of the pixel belonging to the designated pixel row (hereinafter referred to as “first pixel”) among the P pixels constituting the pixel column is the second charge of the first pixel.
  • the processing speed of a solid-state imaging device can be improved.
  • FIG. 1 illustrates a configuration of a solid-state imaging system 10 according to the embodiment.
  • the solid-state imaging system 10 is configured to perform imaging of an object scene and distance measurement using photon counting.
  • the solid-state imaging device 20, the light source 30, and the control unit 40 are provided.
  • the solid-state imaging device 20 includes a pixel region 21 and a drive processing unit 22.
  • the pixel region 21 includes a plurality of pixels 100, a plurality of column signal lines 101, and a column signal line driving unit 102.
  • the plurality of pixels 100 are arranged in a matrix of P rows and Q columns.
  • Each of the plurality of column signal lines 101 corresponds to one of the Q pixel columns of the plurality of pixels 100, and two or more pixels 100 among the P pixels 100 belonging to the pixel column are connected. ing.
  • the plurality of column signal lines 101 are provided so that one column signal line 101 corresponds to each of the Q pixel columns of the plurality of pixels 100. That is, Q column signal lines 101 corresponding to the Q pixel columns of the plurality of pixels 100 are provided.
  • Each of the Q column signal lines 101 is connected to P pixels 100 belonging to the pixel column corresponding to the column signal line.
  • each of the plurality of pixels 100 includes a light receiving unit 200, a first charge storage unit 300, a first switch unit 400, a second charge storage unit 500, a second switch unit 600, A third switch unit 700, a fourth switch unit 800, and an output unit 900 are included.
  • the light receiving unit 200 is configured to be switchable between an exposure state and a light shielding state.
  • the light receiving unit 200 is configured to generate a charge corresponding to the light received in the exposure state. Note that the light receiving unit 200 does not generate charges in a light-shielded state.
  • the light receiving unit 200 is switched between an exposure state and a light shielding state in response to the exposure signal EXP.
  • the light receiving unit 200 includes a photoelectric conversion element 201.
  • the light receiving unit 200 is configured to expose the photoelectric conversion element 201 in the exposure state and shield the photoelectric conversion element 201 in the light shielding state.
  • the light receiving unit 200 is provided with an exposure mechanism (not shown) that exposes and shields the photoelectric conversion element.
  • the photoelectric conversion element 201 is composed of an avalanche photodiode.
  • the present invention is not limited to this, and the photoelectric conversion element 201 may be configured by other types of photodiodes.
  • the light receiving unit 200 includes a charge control transistor 202.
  • the charge control transistor 202 is connected between the photoelectric conversion element 201 and a power supply node to which a power supply voltage is applied.
  • the gate of the charge control transistor 202 is connected to a charge control node to which a charge control signal OVF is applied.
  • the charge control transistor 202 is switched between an on state and an off state in response to the charge control signal OVF.
  • the potential of the light receiving unit 200 (in this example, the potential of the photoelectric conversion element 201) is described as “input potential VPD”.
  • the first charge accumulation unit 300 is configured to accumulate charges.
  • the first charge storage unit 300 includes a floating diffusion unit 301.
  • the potential of the first charge storage unit 300 (in this example, the potential of the floating diffusion unit 301) is described as “intermediate potential VFD”.
  • the first switch unit 400 is configured to switch the connection between the light receiving unit 200 and the first charge storage unit 300.
  • the first switch unit 400 When the light receiving unit 200 and the first charge storage unit 300 are connected by the first switch unit 400, charges are transferred between the light receiving unit 200 and the first charge storage unit 300, and the first switch unit When the light receiving unit 200 and the first charge storage unit 300 are blocked by 400, the charge is not transferred between the light receiving unit 200 and the first charge storage unit 300.
  • the first switch unit 400 switches the connection between the light receiving unit 200 and the first charge storage unit 300 in response to the first switching control signal TRN.
  • the first switch unit 400 includes a first switching transistor 401.
  • the first switching transistor 401 is connected between the photoelectric conversion element 201 of the light receiving unit 200 and the floating diffusion unit 301 of the first charge storage unit 300.
  • the gate of the first switching transistor 401 is connected to a first switching control node to which a first switching control signal TRN is applied.
  • the first switching transistor 401 is switched between an on state and an off state in response to the first switching control signal TRN.
  • the second charge storage unit 500 is configured to store charges.
  • the second charge storage unit 500 includes a charge storage capacitor 501.
  • the potential of the second charge storage unit 500 (in this example, the potential of one end of the charge storage capacitor 501) is described as “memory potential VMM”.
  • the second switch unit 600 is configured to switch the connection between the first charge storage unit 300 and the second charge storage unit 500.
  • the charge is transferred between the first charge storage unit 300 and the second charge storage unit 500.
  • the second switch unit 600 switches the connection between the first charge storage unit 300 and the second charge storage unit 500 in response to the second switching control signal CNT.
  • the second switch unit 600 includes a second switching transistor 601.
  • the second switching transistor 601 is connected between the floating diffusion part 301 of the first charge storage part 300 and one end of the charge storage capacitor 501 of the second charge storage part 500.
  • the gate of the second switching transistor 601 is connected to the second switching control node to which the second switching control signal CNT is applied.
  • the second switching transistor 601 is switched between an on state and an off state in response to the second switching control signal CNT.
  • the third switch unit 700 switches the connection between the first charge storage unit 300 and the column signal line 101 corresponding to the pixel 100 (the pixel 100 having the third switch unit 700) among the plurality of column signal lines 101. It is configured. When the first charge storage unit 300 and the column signal line 101 are connected by the third switch unit 700, charges are transferred between the first charge storage unit 300 and the column signal line 101. When the first charge storage unit 300 and the column signal line 101 are cut off by the switch unit 700, charges are not transferred between the first charge storage unit 300 and the column signal line 101.
  • the third switch unit 700 switches the connection between the first charge storage unit 300 and the column signal line 101 in response to the third switching control signal SCT.
  • the third switch unit 700 includes a third switching transistor 701.
  • the third switching transistor 701 is connected between the floating diffusion part 301 of the first charge storage part 300 and the column signal line 101.
  • the gate of the third switching transistor 701 is connected to the third switching control node to which the third switching control signal SCT is applied.
  • the third switching transistor 701 is switched between an on state and an off state in response to the third switching control signal SCT.
  • the fourth switch unit 800 switches the connection between the second charge storage unit 500 and the column signal line 101 corresponding to the pixel 100 (the pixel 100 having the fourth switch unit 800) among the plurality of column signal lines 101. It is configured. When the second charge storage unit 500 and the column signal line 101 are connected by the fourth switch unit 800, charges are transferred between the second charge storage unit 500 and the column signal line 101. When the second charge accumulation unit 500 and the column signal line 101 are blocked by the switch unit 800, the charge is not transferred between the second charge accumulation unit 500 and the column signal line 101.
  • the fourth switch unit 800 switches the connection between the second charge storage unit 500 and the column signal line 101 in response to the fourth switching control signal MMI.
  • the fourth switch unit 800 includes a fourth switching transistor 801.
  • the fourth switching transistor 801 is connected between one end of the charge storage capacitor 501 of the second charge storage unit 500 and the column signal line 101.
  • the gate of the fourth switching transistor 801 is connected to the fourth switching control node to which the fourth switching control signal MMI is applied.
  • the fourth switching transistor 801 is switched between an on state and an off state in response to the fourth switching control signal MMI.
  • the output unit 900 is configured to output a signal corresponding to the charge accumulated in the first charge accumulation unit 300.
  • the output unit 900 outputs a signal corresponding to the charge accumulated in the first charge accumulation unit 300 in response to the selection control signal SEL.
  • the output unit 900 includes an amplification transistor 901 and a selection transistor 902.
  • the amplification transistor 901 and the selection transistor 902 are connected in series between the power supply node to which the power supply voltage VDD is applied and the column signal line 101.
  • the gate of the amplification transistor 901 is connected to the floating diffusion portion 301 of the first charge storage portion 300.
  • the gate of the selection transistor 902 is connected to a selection control node to which a selection control signal SEL is applied.
  • the selection transistor 902 is switched between an on state and an off state in response to the selection control signal SEL.
  • the column signal line driving unit 102 is configured to switch the state of each of the plurality of column signal lines 101 to a reset state, a read state, and a floating state.
  • the reset state the column signal line 101 is connected to the reset voltage node to which the reset voltage VRS is applied, and the reset voltage VRS is applied to the column signal line 101.
  • the readout state the column signal line 101 is connected to the readout unit (correlated double sampling circuit 27 in this example).
  • the floating state the column signal line 101 is electrically disconnected from both the reset voltage node and the reading unit.
  • the drive processing unit 22 is configured to drive the plurality of pixels 100.
  • the drive processing unit 22 includes the exposure signal EXP, the charge control signal OVF, the selection control signal SEL, the first switching control signal TRN, the second switching control signal CNT, the third switching control signal SCT, and the fourth switching control signal.
  • the plurality of pixels 100 are driven by supplying MMI to each of the plurality of pixels 100.
  • the drive processing unit 22 is configured to perform a photon counting operation and an imaging operation in response to control by the control unit 40.
  • the drive processing unit 22 designates at least one pixel row among the P pixel rows of the plurality of pixels 100 and performs the operation in at least one pixel column among the Q pixel columns of the plurality of pixels 100.
  • the plurality of pixels 100 are driven so that the first exposure transfer operation and the second exposure transfer operation are performed at least once.
  • the light receiving unit 200 of the pixel 100 (hereinafter referred to as “first pixel 100a”) that belongs to the designated pixel row among the P pixels 100 belonging to the pixel column is in the first exposure period.
  • the charge generated by the light receiving unit 200 of the first pixel 100a passes through the first switch unit 400, the first charge storage unit 300, and the third switch unit 700 of the first pixel 100a.
  • the column signal line 101 is transferred to the column signal line 101 to which the first pixel 100a is connected, and the charges transferred to the column signal line 101 belong to the P number of pixels belonging to the pixel column (the pixel column to which the first pixel 100a belongs).
  • the second pixel 100 passes through the fourth switch unit 800 of the pixel 100 (hereinafter referred to as “second pixel 100 b”) connected to the column signal line 101 together with the first pixel 100 a.
  • the second is transferred to the charge accumulation portion 500 of the.
  • the light receiving unit 200 of the first pixel 100a is in an exposure state during the second exposure period, and the charge generated by the light receiving unit 200 of the first pixel 100a is exchanged with the first switch unit 400 of the first pixel 100a.
  • the light is transferred to the second charge storage unit 500 of the first pixel 100 a via the first charge storage unit 300 and the second switch unit 600.
  • the drive processing unit 22 transfers the charge generated by the light receiving unit 200 to the first charge storage unit 300 via the first switch unit 400 and stores the charge in the first charge storage unit 300.
  • Each of the plurality of pixels 100 is driven so that a corresponding signal is output by the output unit 900.
  • the drive processing unit 22 includes a pixel drive circuit 25, a vertical shift register 26, a correlated double sampling circuit 27, a horizontal shift register 28, and an output circuit 29.
  • the pixel drive circuit 25 responds to the control by the control unit 40, and the exposure signal EXP, the charge control signal OVF, the first switching control signal TRN, the second switching control signal CNT, the third switching control signal SCT, and the fourth switching control signal.
  • the MMI is supplied to each of the plurality of pixels 100.
  • the vertical shift register 26 is configured to supply a selection control signal SEL to each of the plurality of pixels 100 in response to control by the control unit 40.
  • the vertical shift register 26 sequentially selects P pixel rows of the plurality of pixels 100.
  • the vertical shift register 26 changes the signal level of the selection control signal SEL supplied to the Q pixels 100 included in the selected pixel row from the P pixel rows of the plurality of pixels 100 from the low level. Set to high level.
  • a signal corresponding to the charge accumulated in the first charge accumulation unit 300 is output to the column signal line 101 (the column signal line 101 corresponding to the pixel 100) by the output unit 900. Is done. That is, when one of the P pixel rows of the plurality of pixels 100 is selected by the vertical shift register 26, Q column signal lines are output from the output unit 900 of the Q pixels 100 included in the pixel row. Each signal is output to 101.
  • two vertical shift registers 26 are provided. Then, selection of a pixel row by one vertical shift register 26 and selection of a pixel row by the other vertical shift register 26 of the two vertical shift registers 26 are alternately performed.
  • the correlated double sampling circuit 27 is configured to perform correlated double sampling processing on each of the Q signals output to the Q column signal lines 101. Specifically, the correlated double sampling circuit 27 samples a signal level in a later-described signal period and a signal level in a later-described reset period among the signals output to the column signal line 101, and the difference between these signal levels. Output a signal according to. In this way, by performing the correlated double sampling process, the offset component is removed from the Q signals.
  • two correlated double sampling circuits 27 are provided. Then, Q signals respectively output from the pixel row selected by one of the two vertical shift registers 26 to the Q column signal lines 101 are supplied to one correlated double sampling circuit 27. Then, Q signals respectively output from the pixel row selected by the other vertical shift register 26 to the Q column signal lines 101 are supplied to the other correlated double sampling circuit 27.
  • the horizontal shift register 28 is configured to sequentially transfer the Q signals processed in the correlated double sampling circuit 27.
  • two horizontal shift registers 28 are provided, and Q signals processed in one correlated double sampling circuit 27 out of two correlated double sampling circuits 27 are transmitted by one horizontal shift register 28.
  • the Q signals sequentially transferred and processed in the other correlated double sampling circuit 27 are sequentially transferred by the other horizontal shift register 28.
  • the output circuit 29 is configured to amplify the signal transferred by the horizontal shift register 28 with a predetermined amplification gain and output the amplified signal.
  • two output circuits 29 are provided, and a signal is transferred from one horizontal shift register 28 to one output circuit 29 of the two horizontal shift registers 28, and the other horizontal shift register 28 to the other horizontal shift register 28. A signal is transferred to the output circuit 29.
  • the light source 30 is configured to irradiate the signal light LL1.
  • the light source 30 emits signal light LL1 (pulse light) having a predetermined pulse width.
  • the light source 30 is configured to irradiate light to the entire part where three-dimensional information (distance information) is to be acquired by diffusing light as necessary.
  • the light source 30 is comprised by LED, for example.
  • the pulse width of the signal light LL1 is set to 10 ns, for example, and the peak intensity of the signal light LL1 is set to 1 kW, for example.
  • the light source 30 is configured to be able to irradiate the signal light LL1 so that the irradiation range of the signal light LL1 is a line extending in the row direction of the plurality of pixels 100. Furthermore, the light source 30 is configured to be able to switch the irradiation range of the signal light LL1 in the column direction of the plurality of pixels 100.
  • the light source 30 can switch the irradiation range of the signal light LL1 to irradiation ranges LR1 to LRH in H stages (H is an integer of 2 or more).
  • the H-level irradiation ranges LR1 to LRH correspond to the H field regions RR1 to RRH, respectively.
  • the H field regions RR1 to RRH are H regions obtained by dividing the object field that can be imaged by the solid-state imaging device 20 into H regions in the column direction (column direction of the plurality of pixels 100). .
  • the Lth irradiation range (L is an integer greater than or equal to 1 and less than or equal to H) is set to illuminate the Lth field area.
  • each of the H pixel row portions includes at least one pixel row among the P pixel rows of the plurality of pixels 100.
  • the H pixel row portions of the plurality of pixels 100 respectively correspond to the H field areas RR1 to RRH.
  • the Lth field area is imaged by the pixels 100 belonging to the Lth pixel row portion.
  • the control unit 40 is configured to control the operation of the solid-state imaging device 20 and the operation of the light source 30.
  • the control unit 40 includes an arithmetic processing unit such as a CPU and a storage unit such as a memory that stores a program or information for operating the arithmetic processing unit.
  • control unit 40 includes a drive control unit 41 and an information output unit 42. That is, the drive control unit 41 and the information output unit 42 constitute a part of the function of the control unit 40.
  • the drive control unit 41 is configured to control the operation of the solid-state imaging device 20 and the operation of the light source 30.
  • the drive control unit 41 is configured to perform distance detection control and imaging control.
  • the drive control unit 41 designates at least one pixel row among the P pixel rows of the plurality of pixels 100 and performs the photon counting operation by the drive processing unit 22 in each of the plurality of distance detection periods. As shown, the operation of the solid-state imaging device 20 is controlled. In the distance detection control, the drive control unit 41 operates the solid-state imaging device 20 and the light source 30 so that the continuous exposure transfer operation is performed at least once in the photon counting operation performed in each of the plurality of distance detection periods. Control the behavior.
  • the signal light LL1 is emitted from the light source 30, and after the first delay time TA corresponding to the first distance section has elapsed from the time when the signal light LL1 is emitted from the light source 30, the first exposure transfer operation and One of the second exposure transfer operations (the first exposure transfer operation in this example) is performed, and then the second delay time TB corresponding to the second distance section has elapsed since the signal light LL1 was emitted from the light source 30. Later, the other of the first exposure transfer operation and the second exposure transfer operation (in this example, the second exposure transfer operation) is performed.
  • the second distance section is set to a section farther from the solid-state imaging device 20 than the first distance section.
  • the second delay time TB is set to be longer than the first delay time TA. The distance section and the delay time will be described in detail later.
  • the drive control unit 41 can capture an image with the object field (the pixel 100 belonging to the designated pixel row) corresponding to the designated pixel row among the P pixel rows of the plurality of pixels 100.
  • the operation of the light source 30 is controlled so that the (field area) is within the irradiation range of the signal light LL1.
  • the drive control unit 41 has the irradiation range of the signal light LL1 in the H-stage irradiation range in the L-th stage (the specified L-th pixel row among the H pixel rows of the plurality of pixels 100).
  • the operation of the light source 30 is controlled so that the corresponding irradiation range of the Lth stage).
  • the drive control unit 41 controls the drive processing unit 22 such that the drive processing unit 22 performs an imaging operation.
  • the information output unit 42 is configured to output information (distance information) related to the distance to the object based on the signal acquired by the distance detection control by the drive control unit 41.
  • the information output unit 42 outputs three-dimensional information (distance image) composed of P ⁇ Q distance values each indicating a value corresponding to the distance to the object.
  • photon counting is used as a distance measuring method of TOF (Time Of Flight) method.
  • the distance measurement method of the TOF method is a method in which light is emitted from the time when light is irradiated toward an object from a light source (in this example, the light source 30) provided in the vicinity of the distance measuring device (in this example, the solid-state imaging device 20). It is a distance measuring method for measuring the time from the time when the object is reflected by the object and returning to the distance measuring device, and for determining the distance from the distance measuring device to the object based on the time.
  • a light source in this example, the light source 30
  • the distance measuring device in this example, the solid-state imaging device 20
  • N distances R for example, distances that can be measured by the solid-state imaging system 10
  • N distances R for example, distances that can be measured by the solid-state imaging system 10
  • the distance section of the first field is set to a section from zero to R / N
  • the second distance section is set to a section from R / N to 2R / N
  • the third The th distance section is set to a section from 2R / N to 3R / N
  • the N th distance section is set to a section from R (N ⁇ 1) / N to R.
  • the light reception in the exposure state is set. It becomes possible for the portion 200 to receive the reflected light LL2.
  • the delay time TD in each of the N distance sections is set as follows.
  • the light receiving unit 200 when the light receiving unit 200 is changed from the light shielding state to the exposure state at the time when the delay time TD corresponding to the Kth distance section has elapsed from the time when the signal light LL1 is emitted from the light source 30, the light reception in the exposure state is performed. If the unit 200 can receive the reflected light LL2, it can be said that the object exists in the Kth distance section. Further, when the light receiving unit 200 in the exposure state receives the reflected light LL2, a charge corresponding to the reflected light LL2 is generated in the light receiving unit 200.
  • the charge generated by the light receiving unit 200 is transferred to the second charge storage unit 500 via the first switch unit 400 and the second switch unit 600 and stored therein, thereby being stored in the second charge storage unit 500. It is possible to determine whether or not an object exists in the Kth distance section based on the amount of accumulated charge.
  • the drive control unit 41 designates the first pixel row portion from among the H pixel row portions of the plurality of pixels 100 as a processing target.
  • a pixel row portion designated as a processing target is referred to as an “Lth pixel row portion (L is an integer not less than 1 and not more than H)”.
  • the drive control unit 41 selects the first distance detection period from the jmax distance detection periods as a processing target. Thereby, the first distance detection period is started.
  • the distance detection period selected as the processing target is referred to as a “jth distance detection period (j is an integer not less than 1 and not more than jmax)”.
  • the drive processing unit 22 responds to the control by the drive control unit 41, and the intermediate potential VFD and the storage potential of each of the first pixel 100a and the second pixel 100b.
  • the first pixel 100a and the second pixel 100b are driven so that the VMM is reset.
  • the drive control unit 41 selects the first signal light LL1 as the target of the irradiation process among the Mmax signal lights LL1 to be irradiated in the jth distance detection period.
  • the signal light LL1 selected as the target of the irradiation process is referred to as “jth signal light LL1” (j is an integer not less than 1 and not more than Mmax).
  • the light source 30 emits the Mth signal light LL ⁇ b> 1 in response to the control by the drive control unit 41.
  • the light source 30 irradiates the Mth signal light LL1 such that the irradiation range of the Mth signal light LL1 is the Lth irradiation range corresponding to the Lth pixel row portion. .
  • Step ST105> exposure transfer processing is performed in the solid-state imaging device 20.
  • the first pixel 100a that is one of the pixels belonging to the Lth pixel row portion among the P pixels belonging to the pixel column;
  • the second pixel 100b which is one of the pixels connected to the column signal line 101, is driven together with the first pixel 100a.
  • the exposure transfer process will be described in detail later.
  • Step ST106> the drive control unit 41 determines whether or not all of the Mmax signal lights LL1 to be irradiated in the j-th distance detection period have been selected as an irradiation process target (that is, Mmax times of signal light LL1 has been irradiated). Whether or not it is completed). If all of the Mmax signal lights LL1 to be irradiated in the j-th distance detection period are not selected as targets for irradiation processing, the process proceeds to step ST107. Otherwise, the process proceeds to step ST108.
  • Step ST107> When all of the Mmax signal lights LL1 to be irradiated in the jth distance detection period are not selected as the irradiation processing targets, the drive control unit 41 performs Mmax irradiation to be performed in the jth distance detection period.
  • the signal light LL1 (M + 1-th signal light LL1) next to the M-th signal light LL1 is selected as the next irradiation process target.
  • the drive processing unit 22 is configured to reset the intermediate potential VFD of the first pixel 100a in response to the control by the drive control unit 41.
  • the first pixel 100a and the second pixel 100b are driven.
  • Step ST108> On the other hand, when all of the Mmax signal lights LL1 to be irradiated in the j-th distance detection period are selected as targets for irradiation processing in step ST106 (that is, the irradiation of Mmax times of signal light LL1 is completed).
  • the output processing is performed in the solid-state imaging device 20.
  • a first pixel 100a that is one of the pixels belonging to the Lth pixel row portion among the P pixels belonging to the pixel column;
  • the second pixel 100b which is one of the pixels connected to the column signal line 101, is driven together with the first pixel 100a.
  • the output process will be described in detail later.
  • Step ST109> the drive control unit 41 determines whether all of jmax distance detection periods have been selected as processing targets. If all of the jmax distance detection periods are not selected as processing targets, the process proceeds to step ST110, and if not, the process proceeds to step ST111.
  • Step ST110> When all of the jmax distance detection periods are not selected as the processing target, the drive control unit 41 selects the distance detection period (j + 1th) next to the jth distance detection period among the jmax distance detection periods. Distance detection period) is selected as the next processing target. Thereby, the next distance detection period is started. Next, the process proceeds to step ST103.
  • the drive processing unit 22 determines that the intermediate potential VFD and the storage potential VMM of each of the first pixel 100a and the second pixel 100b are in response to control by the drive control unit 41.
  • the first pixel 100a and the second pixel 100b are driven so as to be reset.
  • Step ST111> On the other hand, when all the jmax distance detection periods are designated as processing targets in step ST109, the drive control unit 41 determines whether all of the H pixel row portions are designated as processing targets. If all of the H pixel row portions are not designated as processing targets, the process proceeds to step ST112, and if all of the H pixel row portions are designated as processing targets, the processing ends.
  • Step ST112> When all of the H pixel row portions are not designated as processing targets, the drive control unit 41 selects the pixel row portion (L + 1th) next to the Lth pixel row portion of the H pixel row portions. (Pixel row portion) is designated as the next processing target. Next, the process proceeds to step ST102.
  • the exposure transfer process will be described with reference to FIGS.
  • the first exposure transfer operation and the second exposure transfer operation are performed at least once.
  • a continuous exposure transfer operation in which one of the first exposure transfer operation and the second exposure transfer operation is performed and then the other is performed at least once.
  • the distance section, the presence / absence of the second exposure transfer operation, and the second distance section related to the second exposure transfer operation are set in advance.
  • the first distance section is set to the ⁇ th distance section ( ⁇ is an integer not less than 1 and not more than N) associated with the first exposure transfer operation among the N distance sections, and the second distance section is , Among the N distance intervals, the ⁇ -th distance interval ( ⁇ is an integer greater than or equal to 1 and less than or equal to N, in this example ⁇ > ⁇ ) associated with the second exposure transfer operation is set.
  • the first level in the example of FIG. 6 is that the first exposure transfer operation is performed on the first signal light LL1 in the first distance detection period, and the first distance related to the first exposure transfer operation.
  • the section is set to the first distance section
  • the second exposure transfer operation is performed
  • the second distance section related to the second exposure transfer operation is set to the eighth distance section.
  • the first exposure transfer operation is not performed on the second signal light LL1 in the first distance detection period, and the second exposure transfer operation is performed. This indicates that the second distance section related to the second exposure transfer operation is set to the eighth distance section.
  • distance detection control related to two distance sections is performed in each of the four distance detection periods.
  • the first distance detection period in the first distance detection period, the first exposure transfer operation related to the first distance section (the section from zero to R / 8 in the example of FIG. 7), and the eighth The second exposure transfer operation related to the first distance section (the section from 7R / 8 to R in the example of FIG. 7) is performed, and in the second distance detection period, the second distance section (in FIG. 7).
  • the first exposure transfer operation related to the section from R / 8 to 2R / 8) and the seventh exposure section related to the seventh distance section (the section from 6R / 8 to 7R / 8 in the example of FIG. 7).
  • a two-exposure transfer operation is performed.
  • the first delay time TA time from when the signal light is emitted from the light source 30 to when the first exposure transfer operation starts is set as shown in the following equation.
  • the second distance section related to the second exposure transfer operation is set to the ⁇ th distance section ( ⁇ is an integer of 1 to N, in this example, ⁇ > ⁇ ) among the N distance sections.
  • the second delay time TB related to the second exposure transfer operation (the time from when the signal light is emitted from the light source 30 until the second exposure transfer operation is started) is expressed by the following equation: Is set to
  • FIGS. 8 to 10 show that the light source 30 is irradiated with two signal lights LL1 in the j-th distance detection period among the jmax distance detection periods, and the first exposure transfer operation is performed on the first signal light LL1.
  • the case where both the second exposure transfer operation and the second exposure transfer operation are performed and only the second exposure transfer operation is performed on the second signal light LL1 is illustrated (for example, in the case of the setting in the example of FIG. 6).
  • FIG. 9 illustrates a case where an object exists in the first distance section related to the first exposure transfer operation
  • FIG. 10 illustrates an object in the second distance section related to the second exposure transfer operation. The case of doing is illustrated.
  • the intermediate potential VFD and the storage potential VMM of each of the first pixel 100a and the second pixel 100b are reset (step ST102). .
  • the pixel drive circuit 25 of the drive processing unit 22 sets the signal levels of the third switching control signal SCT and the fourth switching control signal MMI supplied to each of the first pixel 100a and the second pixel 100b to a low level. To high level. Accordingly, the third switching transistor 701 and the fourth switching transistor 801 are turned on in each of the first pixel 100a and the second pixel 100b. Then, the column signal line driving unit 102 sets the state of the column signal line 101 to which the first pixel 100a and the second pixel 100b are connected to a reset state (a state in which the reset voltage VRS is applied).
  • the reset voltage VRS applied to the column signal line 101 passes through the third switching transistor 701 in the on state and the fourth switching transistor 801 in the on state of the first pixel 100a, and thus the first charge of the first pixel 100a.
  • the intermediate potential VFD and the storage potential VMM of the first pixel 100a are reset as shown at time t1 in FIG. 9 and FIG. 10, respectively, transmitted to the storage section 300 and the second charge storage section 500.
  • the reset voltage VRS applied to the column signal line 101 passes through the third switching transistor 701 in the on state and the fourth switching transistor 801 in the on state of the second pixel 100b, and the second voltage of the second pixel 100b. As shown at time t1 in FIGS. 9 and 10, the intermediate potential VFD and the storage potential VMM of the second pixel 100b are reset.
  • the pixel drive circuit 25 receives the third switching control signal SCT and the first switching control signal SCT supplied to the first pixel 100a. 4. Change the signal level of the switching control signal MMI from high level to low level. As a result, the third switching transistor 701 and the fourth switching transistor 801 of the first pixel 100a are turned off. Further, the pixel drive circuit 25 changes the signal levels of the third switching control signal SCT and the fourth switching control signal MMI supplied to the second pixel 100b from a high level to a low level. As a result, the third switching transistor 701 and the fourth switching transistor 801 of the second pixel 100b are turned off.
  • the column signal line driving unit 102 floats the state of the column signal line to which the first pixel 100a and the second pixel 100b are connected (the state where the reset voltage is not applied and the readout unit is not connected). To.
  • the light source 30 emits the first signal light LL ⁇ b> 1 in response to control by the drive control unit 41.
  • the first exposure transfer operation is performed.
  • the light receiving unit 200 of the first pixel 100a is in an exposure state during the first exposure period, and the charge generated by the light receiving unit 200 of the first pixel 100a is the first switch unit 400 of the first pixel 100a.
  • the first charge storage unit 300 and the third switch unit 700 to be transferred to the column signal line 101, and the charge transferred to the column signal line 101 passes through the fourth switch unit 800 of the second pixel 100b. And transferred to the second charge storage unit 500 of the second pixel 100b.
  • the pixel drive circuit 25 of the drive processing unit 22 changes the signal level of the third switching control signal SCT supplied to the first pixel 100a from the low level to the high level.
  • the signal level of the fourth switching control signal MMI supplied to the second pixel 100b is changed from the low level to the high level.
  • the first charge storage unit 300 of the first pixel 100a and the column signal line 101 are connected by the third switching transistor 701 of the first pixel 100a, and the second pixel 100b is connected by the fourth switching transistor 801 of the second pixel 100b.
  • the second charge storage unit 500 and the column signal line 101 are connected.
  • the first charge accumulation unit 300 of the first pixel 100a passes through the third switching transistor 701 in the on state of the first pixel 100a, the column signal line 101, and the fourth switching transistor 801 in the on state of the second pixel 100b.
  • a path reaching the second charge accumulation unit 500 of the second pixel 100b is formed.
  • the pixel drive circuit 25 of the drive processing unit 22 first pixel 100a.
  • the signal level of the exposure signal EXP and the charge control signal OVF supplied to is changed from low level to high level.
  • the charge control transistor 202 of the first pixel 100a is turned off, the light receiving unit 200 of the first pixel 100a is exposed, and a charge corresponding to the light received by the light receiving unit 200 of the first pixel 100a is generated.
  • the input potential VPD of the first pixel 100a changes according to the amount of the generated charge.
  • the pixel driving circuit 25 exposes the exposure signal supplied to the first pixel 100a.
  • the signal levels of EXP and charge control signal OVF are changed from the high level to the low level.
  • the charge control transistor 202 of the first pixel 100a is turned on, and the light receiving unit 200 of the first pixel 100a is turned off.
  • the time length of the first exposure period is set to a time length corresponding to the Halth width of the signal light LL1 (a time length equivalent to the pulse width).
  • the pixel drive circuit 25 of the drive processing unit 22 changes the signal level of the first switching control signal TRN of the first pixel 100a from the low level to the high level.
  • the first switching transistor 401 of the first pixel 100a is turned on, and charges are transferred from the light receiving unit 200 of the first pixel 100a to the first charge storage unit 300 via the first switching transistor 401 in the on state.
  • the intermediate potential VFD of the first pixel 100a changes according to the amount of the transferred charge.
  • the fourth switching transistor 701, the column signal line 101, and the second pixel 100b in the on state of the first pixel 100a are turned on from the first charge accumulation unit 300 of the first pixel 100a.
  • the second pixel Since a path to the second charge storage unit 500 of the second pixel 100b via the switching transistor 801 is formed, the second pixel passes from the first charge storage unit 300 of the first pixel 100a via this path. Charges are transferred to the second charge storage section 500 of 100b, and the storage potential VMM of the second pixel 100b changes according to the amount of transferred charges as shown at time t4 in FIG. Note that the amount of charge transferred from the first charge accumulation unit 300 of the first pixel 100 a to the second charge accumulation unit 500 of the second pixel 100 b is the static charge between the first charge accumulation unit 300 and the second charge accumulation unit 500. The amount is in accordance with the ratio of electric capacity.
  • the pixel drive circuit 25 completes the transfer from the first charge accumulation unit 300 of the first pixel 100a to the second charge accumulation unit 500 of the second pixel 100b (for example, a predetermined transfer time elapses).
  • the signal level of the first switching control signal TRN supplied to the first pixel 100a is changed from the high level to the low level.
  • the first switching transistor 401 of the first pixel 100a is turned off.
  • the pixel drive circuit 25 changes the signal levels of the third switching control signal SCT supplied to the first pixel 100a and the fourth switching control signal MMI supplied to the second pixel 100b from a high level to a low level.
  • the third switching transistor 701 of the first pixel 100a and the fourth switching transistor 801 of the second pixel 100b are turned off.
  • the pixel drive circuit 25 of the drive processing unit 22 changes the signal level of the third switching control signal SCT supplied to the first pixel 100a from the low level to the high level.
  • the third switching transistor 701 of the first pixel 100a is turned on.
  • the column signal line driving unit 102 sets the state of the column signal line 101 to which the first pixel 100a is connected to a reset state (a state in which the reset voltage VRS is applied).
  • the reset voltage VRS applied to the column signal line 101 is transmitted to the first charge accumulation unit 300 of the first pixel 100a via the third switching transistor 701 in the on state of the first pixel 100a.
  • the intermediate potential VFD of the first pixel 100a is reset.
  • the pixel drive circuit 25 sets the signal level of the third switching control signal SCT supplied to the first pixel 100a to a high level. To low level. As a result, the third switching transistor 701 of the first pixel 100a is turned off. Then, the column signal line driving unit 102 sets the state of the column signal line 101 to which the first pixel 100a is connected to a floating state (a state in which no reset voltage is applied and no connection to the readout unit is performed).
  • the second exposure transfer operation is performed.
  • the light receiving unit 200 of the first pixel 100a is in an exposure state during the second exposure period, and the charge generated by the light receiving unit 200 of the first pixel 100a is exchanged with the first switch unit 400 of the first pixel 100a.
  • the light is transferred to the second charge storage unit 500 of the first pixel 100 a via the first charge storage unit 300 and the second switch unit 600.
  • the pixel drive circuit 25 of the drive processing unit 22 The signal levels of the exposure signal EXP and the charge control signal OVF supplied to the first pixel 100a are changed from the low level to the high level. As a result, the charge control transistor 202 of the first pixel 100a is turned off, the light receiving unit 200 of the first pixel 100a is exposed, and a charge corresponding to the light received by the light receiving unit 200 of the first pixel 100a is generated. As shown at time t6 in FIG. 10, the input potential VPD of the first pixel 100a changes according to the amount of the generated charge.
  • the second exposure period elapses after the pixel drive circuit 25 changes the signal level of the exposure signal EXP supplied to the first pixel 100a from the low level to the high level, the exposure signal supplied to the first pixel 100a.
  • the signal level of EXP is changed from high level to low level, and the signal level of charge control signal OVF is changed from low level to high level.
  • the charge control transistor 202 of the first pixel 100a is turned on, and the light receiving unit 200 of the first pixel 100a is turned off.
  • the time length of the second exposure period is set to a time length (a time length equivalent to the pulse width) corresponding to the Halth width of the signal light LL1.
  • the pixel drive circuit 25 of the drive processing unit 22 changes the signal level of the first switching control signal TRN of the first pixel 100a from the low level to the high level.
  • the first switching transistor 401 of the first pixel 100a is turned on, and charges are transferred from the light receiving unit 200 of the first pixel 100a to the first charge storage unit 300 via the first switching transistor 401 in the on state.
  • the intermediate potential VFD of the first pixel 100a changes according to the amount of transferred charge.
  • the pixel driving circuit 25 performs the first switching control signal.
  • the signal level of TRN is changed from high level to low level. As a result, the first switching transistor 401 is turned off.
  • the pixel drive circuit 25 of the drive processing unit 22 changes the signal level of the second switching control signal CNT supplied to the first pixel 100a from the low level to the high level.
  • the second switching transistor 601 is turned on, and the charge is transferred from the first charge accumulation unit 300 to the second charge accumulation unit 500 via the second switching transistor 601 in the on state, and at time t7 in FIG.
  • the storage potential VMM of the first pixel 100a changes according to the amount of transferred charge.
  • the amount of charge transferred from the first charge storage unit 300 to the second charge storage unit 500 is an amount corresponding to the capacitance ratio between the first charge storage unit 300 and the second charge storage unit 500. ing.
  • the pixel drive circuit 25 performs the second switching control.
  • the signal level of the signal CNT is changed from the high level to the low level.
  • the second switching transistor 601 is turned off.
  • the intermediate potential VFD of the first pixel 100a is reset (step ST107).
  • the pixel drive circuit 25 of the drive processing unit 22 changes the signal level of the third switching control signal SCT supplied to the first pixel 100a from the low level to the high level.
  • the third switching transistor 701 is turned on in the first pixel 100a.
  • the column signal line driving unit 102 sets the state of the column signal line 101 to which the first pixel 100a is connected to a reset state (a state in which the reset voltage VRS is applied).
  • the reset voltage VRS applied to the column signal line 101 is transmitted to the first charge accumulation unit 300 of the first pixel 100a via the third switching transistor 701 in the ON state of the first pixel 100a.
  • the intermediate potential VFD of the first pixel 100a is reset.
  • the pixel drive circuit 25 sets the signal level of the third switching control signal SCT supplied to the first pixel 100a to a high level. To low level. As a result, the third switching transistor 701 of the first pixel 100a is turned off. Then, the column signal line driving unit 102 sets the state of the column signal line to which the first pixel 100a is connected to a floating state (a state in which no reset voltage is applied and no connection to the readout unit is performed).
  • the drive processing unit 22 responds to the control by the drive control unit 41, and after the intermediate potential VFD is reset in each of the first pixel 100a and the second pixel 100b, The accumulated charge is transferred to the first charge accumulation unit 300 via the second switch unit 600, and a signal corresponding to the charge accumulated in the first charge accumulation unit 300 is output by the output unit 900.
  • the first pixel 100a and the second pixel 100b are driven.
  • the pixel drive circuit 25 of the drive processing unit 22 has a signal level of the third switching control signal SCT supplied to each of the first pixel 100a and the second pixel 100b. From low to high. Accordingly, the third switching transistor 701 is turned on in each of the first pixel 100a and the second pixel 100b. Further, the column signal line driving unit 102 sets the state of the column signal line 101 to which the first pixel 100a and the second pixel 100b are connected to a reset state (a state in which the reset voltage VRS is applied).
  • the reset voltage VRS applied to the column signal line 101 is transmitted to the first charge accumulation unit 300 of the first pixel 100a via the third switching transistor 701 in the on state of the first pixel 100a, and the first pixel The intermediate potential VFD of 100a is reset.
  • the reset voltage VRS applied to the column signal line 101 is transmitted to the first charge accumulation unit 300 of the second pixel 100b via the third switching transistor 701 in the ON state of the second pixel 100b, and The intermediate potential VFD of one pixel 100a is reset.
  • the pixel drive circuit 25 supplies a third switching control signal supplied to each of the first pixel 100a and the second pixel 100b.
  • the SCT signal level is changed from a high level to a low level. Accordingly, the third switching transistor 701 is turned off in each of the first pixel 100a and the second pixel 100b. Then, the column signal line driving unit 102 changes the state of the column signal line 101 to which the first pixel 100a and the second pixel 100b are connected to a reading state (a state connected to the reading unit).
  • the pixel drive circuit 25 of the drive processing unit 22 reduces the signal level of the second switching control signal CNT supplied to each of the first pixel 100a and the second pixel 100b. From level to high level.
  • the second switching transistor 601 is turned on, and the first charge accumulation unit is passed from the second charge accumulation unit 500 via the second switching transistor 601 in the on state. Charge is transferred to 300, and intermediate potential VFD changes according to the amount of transferred charge.
  • the amount of charge transferred from the second charge accumulation unit 500 to the first charge accumulation unit 300 is an amount corresponding to the capacitance ratio between the first charge accumulation unit 300 and the second charge accumulation unit 500. ing.
  • the pixel driving circuit 25 completes the transfer of charges from the second charge accumulation unit 500 to the first charge accumulation unit 300 in each of the first pixel 100a and the second pixel 100b (for example, a predetermined transfer time). Elapses), the signal level of the second switching control signal CNT supplied to each of the first pixel 100a and the second pixel 100b is changed from a high level to a low level. Accordingly, the second switching transistor 601 is turned off in each of the first pixel 100a and the second pixel 100b.
  • the vertical shift register 26 of the drive processing unit 22 changes the signal level of the selection control signal SEL supplied to the first pixel 100a from the low level to the high level. Accordingly, in the first pixel 100a, the selection transistor 902 is turned on, and a signal corresponding to the charge accumulated in the first charge accumulation unit 300 is passed from the amplification transistor 901 to the column signal line via the on-state selection transistor 902. 101 is output.
  • the vertical shift register 26 of the drive processing unit 22 has passed a predetermined output time (signal period) from when the signal level of the selection control signal SEL supplied to the first pixel 100a is changed from the low level to the high level. Then, the signal level of the selection control signal SEL supplied to the first pixel 100a is changed from the high level to the low level. Thereby, the output of the signal from the first pixel 100a to the column signal line 101 is temporarily stopped.
  • the pixel drive circuit 25 of the drive processing unit 22 changes the signal level of the third switching control signal SCT supplied to the first pixel 100a from the low level to the high level.
  • the third switching transistor 701 is turned on in the first pixel 100a.
  • the column signal line driving unit 102 sets the state of the column signal line 101 to which the first pixel 100a is connected to a reset state (a state in which the reset voltage VRS is applied). Accordingly, the reset voltage VRS applied to the column signal line 101 is transmitted to the first charge accumulation unit 300 of the first pixel 100a via the third switching transistor 701 in the on state of the first pixel 100a, and the first pixel The intermediate potential VFD of 100a is reset.
  • the pixel drive circuit 25 sets the signal level of the third switching control signal SCT supplied to the first pixel 100a to a high level. To low level. Accordingly, the third switching transistor 701 is turned off in the first pixel 100a. Then, the column signal line driving unit 102 changes the state of the column signal line 101 to which the first pixel 100a is connected to a reading state (a state connected to the reading unit).
  • the vertical shift register 26 of the drive processing unit 22 changes the signal level of the selection control signal SEL supplied to the first pixel 100a from the low level to the high level. Accordingly, in the first pixel 100a, the selection transistor 902 is turned on, and a signal corresponding to the charge accumulated in the first charge accumulation unit 300 (that is, a reset level signal) is turned on from the amplification transistor 901. To the column signal line 101. Then, when a predetermined output time (reset period) elapses from the time when the signal level of the selection control signal SEL supplied to the first pixel 100a is changed from the low level to the high level, the vertical shift register 26 receives the first pixel. The signal level of the selection control signal SEL supplied to 100a is changed from the high level to the low level.
  • a predetermined output time reset period
  • the period from time t23 to the time when the signal level of the selection control signal SEL changes from high level to low level is the signal period, and from time t25, the signal level of the selection control signal SEL changes from high level to low.
  • the period until the time when the level is reached is the reset period.
  • the correlated double sampling circuit 27 samples the signal level in the signal period and the signal level in the reset period among the signals output from the output unit 900 of the first pixel 100a to the column signal line 101.
  • the signal processed by the correlated double sampling circuit 27 is supplied to the information output unit 42 of the control unit 40 via the horizontal shift register 28 and the output circuit 29.
  • the vertical shift register 26 of the drive processing unit 22 changes the signal level of the selection control signal SEL supplied to the second pixel 100b from the low level to the high level.
  • the selection transistor 902 is turned on, and a signal corresponding to the charge accumulated in the first charge accumulation unit 300 is transmitted from the amplification transistor 901 to the column signal line via the on-state selection transistor 902. 101 is output.
  • the vertical shift register 26 of the drive processing unit 22 has passed a predetermined output time (signal period) from the time when the signal level of the selection control signal SEL supplied to the second pixel 100b is changed from the low level to the high level. Then, the signal level of the selection control signal SEL supplied to the second pixel 100b is changed from the high level to the low level. Thereby, the output of the signal from the second pixel 100b to the column signal line 101 is temporarily stopped.
  • the pixel drive circuit 25 of the drive processing unit 22 changes the signal level of the third switching control signal SCT supplied to the second pixel 100b from the low level to the high level.
  • the third switching transistor 701 is turned on.
  • the column signal line driving unit 102 sets the state of the column signal line 101 to which the second pixel 100b is connected to a reset state (a state in which the reset voltage VRS is applied). Accordingly, the reset voltage VRS applied to the column signal line 101 is transmitted to the first charge accumulation unit 300 of the second pixel 100b via the third switching transistor 701 in the on state of the second pixel 100b, and the second pixel The intermediate potential VFD of 100b is reset.
  • the pixel drive circuit 25 sets the signal level of the third switching control signal SCT supplied to the second pixel 100b to a high level. To low level. As a result, the third switching transistor 701 is turned off in the second pixel 100b. Then, the column signal line driving unit 102 changes the state of the column signal line 101 to which the second pixel 100b is connected to a reading state (a state connected to the reading unit).
  • the vertical shift register 26 of the drive processing unit 22 changes the signal level of the selection control signal SEL supplied to the second pixel 100b from the low level to the high level. Accordingly, in the second pixel 100b, the selection transistor 902 is turned on, and a signal corresponding to the charge accumulated in the first charge accumulation unit 300 (that is, a reset level signal) is turned on from the amplification transistor 901. To the column signal line 101. Then, when a predetermined output time (reset period) elapses from when the signal level of the selection control signal SEL supplied to the second pixel 100b is changed from the low level to the high level, the vertical shift register 26 receives the second pixel. The signal level of the selection control signal SEL supplied to 100b is changed from the high level to the low level.
  • the period from time t26 to the time when the signal level of the selection control signal SEL changes from high level to low level is the signal period, and from time t28, the signal level of the selection control signal SEL changes from high level to low.
  • the period until the time when the level is reached is the reset period.
  • the correlated double sampling circuit 27 samples the signal level in the signal period and the signal level in the reset period among the signals output from the output unit 900 of the second pixel 100b to the column signal line 101.
  • the signal processed by the correlated double sampling circuit 27 is supplied to the information output unit 42 of the control unit 40 via the horizontal shift register 28 and the output circuit 29.
  • the first pixel 100a group and the first pixel 100a group belonging to the pixel row portion correspond to each other.
  • the count image is information composed of P ⁇ Q signal values each indicating a count value.
  • the count value is a value according to the amount of charge accumulated in the second charge accumulation unit 500, and in this example, the count value is a value according to the number of reflected lights LL2 received by the light receiving unit 200 in the exposure state. ing. In this example, the count value increases as the amount of charges accumulated in the second charge accumulation unit 500 increases (the number of reflected lights LL2 received by the light receiving unit 200 in the exposure state increases).
  • the information output unit 42 outputs N count images (P ⁇ Q each indicating a count value) corresponding to N (jmax ⁇ 2 in this example) distance sections. Information consisting of individual signal values). And the information output part 42 produces
  • the information output unit 42 performs a comparison process on each of the N count images.
  • the information output unit 42 sets the K-th count value for each of the P ⁇ Q signal values (count values) constituting the K-th count image. It is determined whether or not the threshold value is equal to or greater than a threshold value determined for the Kth distance section corresponding to the image.
  • the threshold value determined for each of the N distance intervals is set to, for example, a signal value (count value) acquired when an object exists in the distance interval.
  • the information output part 42 produces
  • the information output unit 42 in the X-th row (X is an integer not less than 1 and not more than P) in the Y-th column among the P ⁇ Q signal values (count values) constituting the K-th count image.
  • the signal value (Y is an integer greater than or equal to 1 and less than or equal to Q) is greater than or equal to a threshold value determined for the Kth count image
  • the Xth of the P ⁇ Q distance values constituting the distance image In the row the distance value in the Yth row is set to a value corresponding to the Kth distance section.
  • the information output unit 42 may be configured to adjust a threshold value determined for each of the N distance intervals according to the background light.
  • imaging control Next, imaging control by the drive control unit 41 will be described with reference to FIG.
  • the drive processing unit 22 performs an imaging operation in response to control by the drive control unit 41.
  • Step ST201 In response to control by the drive control unit 41, the drive processing unit 22 drives the plurality of pixels 100 so that the input potential VPD and the intermediate potential VFD are reset.
  • Step ST202> in response to the control by the drive control unit 41, the drive processing unit 22 drives the plurality of pixels 100 so that the light receiving unit 200 is in an exposure state for a predetermined exposure time. As a result, the light receiving unit 200 is in an exposure state, charges corresponding to the light received by the light receiving unit 200 are generated, and the input potential VPD changes according to the amount of the generated charges.
  • Step ST203 in response to the control by the drive control unit 41, the drive processing unit 22 has a plurality of charges so that the charge generated by the light receiving unit 200 is transferred to the first charge storage unit 300 by the first switch unit 400.
  • the pixel 100 is driven.
  • charges are transferred from the light receiving unit 200 to the first charge storage unit 300 via the first switch unit 400, and the intermediate potential VFD changes according to the amount of transferred charges.
  • the drive processing unit 22 responds to the control by the drive control unit 41 so that the output unit 900 outputs a signal corresponding to the charge accumulated in the first charge accumulation unit 300.
  • the control unit 40 is supplied with information (luminance image) including a plurality of signal values each indicating a value corresponding to the luminance.
  • charges can be transferred from the light receiving unit 200 of the first pixel 100a to the second charge storage unit 500 of the second pixel 100b by the first exposure transfer operation, and the first pixel 100a by the second exposure transfer operation.
  • the charge can be transferred from the light receiving unit 200 to the second charge storage unit 500 of the first pixel 100a.
  • the processing speed of the solid-state imaging device 20 can be improved.
  • the intensity of the reflected light LL2 returning from the object to the solid-state imaging device 20 tends to decrease. That is, the intensity of the reflected light LL2 received by the light receiving unit 200 after the elapse of the second delay time TB (delay time longer than the first delay time TA) from the time when the signal light LL1 is emitted from the light source 30 is It tends to be lower than the intensity of the reflected light LL2 received by the light receiving unit 200 after the first delay time TA has elapsed since the signal light LL1 was irradiated.
  • a charge transfer path in the second exposure transfer operation (a path from the light receiving unit 200 of the first pixel 100a to the second charge accumulation unit 500 of the first pixel 100a) is a charge transfer path in the first exposure transfer operation ( The path from the light receiving unit 200 of the first pixel 100a to the second charge storage unit 500 of the second pixel 100b is shorter. For this reason, the charge transfer loss in the second exposure transfer operation is smaller than the charge transfer loss in the first exposure transfer operation. Therefore, in the continuous exposure transfer operation, the first exposure transfer operation is performed after the elapse of the first delay time TA from the time when the signal light LL1 is irradiated from the light source 30, and then from the time when the signal light LL1 is irradiated from the light source 30.
  • the charge transfer loss is relatively low.
  • the charge generated by the light receiving unit 200 of the first pixel 100a can be transferred using a few transfer paths (that is, the transfer path in the second exposure transfer operation).
  • the light source 30 emits the signal light LL1 so that the irradiation range of the signal light LL1 is in a line shape, so that the irradiation range of the signal light LL1 simultaneously illuminates the object field corresponding to all of the plurality of pixels 100.
  • the intensity of the signal light LL1 can be improved as compared with the case where it is set to. Thereby, the distance which can be measured with the solid-state imaging system 10 can be lengthened.
  • a column signal line driving unit 102 that applies a reset voltage VRS to each of the plurality of column signal lines 101 is provided.
  • the first charge storage unit 300 and the column signal line 101 are connected by the third switch unit 700, and the reset voltage VRS is applied to the column signal line 101 by the column signal line driving unit 102.
  • the potential (intermediate potential VFD) of the first charge accumulation unit 300 can be reset.
  • the fourth charge unit 500 is connected to the column signal line 101 by the fourth switch unit 800, and the reset voltage VRS is applied to the column signal line 101 by the column signal line driving unit 102.
  • the potential (memory potential VMM) of the second charge accumulation unit 500 can be reset.
  • the intermediate potential VFD can be reset without separately providing a configuration (for example, a transistor) for resetting the intermediate potential VFD in the pixel 100.
  • the storage potential VMM can be reset without separately providing a configuration (for example, a transistor) for resetting the storage potential VMM in the pixel 100. Thereby, the circuit scale of the pixel 100 can be reduced.
  • an output unit 900 is provided for each of the plurality of pixels 100. Then, the charge stored in the second charge storage unit 500 is transferred to the first charge storage unit 300 via the second switch unit 600, and a signal corresponding to the charge stored in the first charge storage unit 300 is sent. By outputting to the column signal line 101 by the output unit 900, a signal corresponding to the charge accumulated in the second charge accumulation unit 500 can be outputted to the column signal line 101.
  • the plurality of column signal lines 101 may be provided so that two or more column signal lines 101 correspond to each of the Q pixel columns of the plurality of pixels 100.
  • three column signal lines first column signal line 101a, second column signal line 101b, and third column signal line 101c correspond to each of Q pixel columns of the plurality of pixels 100. is doing.
  • the pixel 100 in the third Z-2 row (Z is an integer greater than or equal to 1 and less than or equal to P / 3, in this example, P is a multiple of 3) is connected to the first column signal line 101a, and the third Z-1 row Pixels 100 are connected to the second column signal line 101b, and the third Z-th stage pixels 100 are connected to the third column signal line 101c.
  • two or more pixel rows can be simultaneously designated from P pixel rows of the plurality of pixels 100.
  • three pixel rows (the third Z-2 pixel row, the third Z-1 pixel row, and the third Z pixel row) can be specified simultaneously. Thereby, the processing speed of the solid-state imaging device 20 can be improved.
  • distance detection control As shown in FIGS. 14 and 15, distance detection control for three or more distance sections may be performed in one distance detection period.
  • the first distance section and the transfer destination in each of the first to third distance detection periods, the first distance section and the transfer destination (related to the first exposure transfer operation performed in response to the second signal light LL1)
  • the charge transfer destination is different from the first distance section and transfer destination (charge transfer destination) related to the first exposure transfer operation performed in response to the first signal light LL1.
  • the first exposure transfer operation is performed on the first signal light LL1 in the first distance detection period, and the first exposure transfer operation is related to the first exposure transfer operation.
  • the first distance section is set to the first distance section, and the charge transfer destination in the first exposure transfer operation is set to the second pixel.
  • the first exposure transfer operation is performed on the second signal light LL ⁇ b> 1 in the first distance detection period, and is related to the first exposure transfer operation.
  • the first distance section is set to the second distance section, and the charge transfer destination in the first exposure transfer operation is set to the third pixel.
  • the third pixel is a pixel connected to the column signal line 101 together with the first pixel 100a and the second pixel 100b among the P pixels 100 belonging to the pixel column to which the first pixel 100a and the second pixel 100b belong. It is.
  • distance detection control for three distance sections is performed in each of the three distance detection periods from the first to the third.
  • the first distance section (the section from zero to R / 8 in the example of FIG. 14).
  • the second exposure transfer operation related to the eighth distance section the section from 7R / 8 to R in the example of FIG. 14
  • the first exposure transfer operation related to the second distance section (the section from R / 8 to 2R / 8 in the example of FIG. 14) and the second exposure section related to the eighth distance section.
  • An exposure transfer operation is performed.
  • the N distance sections may be set to the same section length, or may be set to different section lengths.
  • the technology disclosed herein is useful for a solid-state imaging device, a solid-state imaging system, and a driving method of the solid-state imaging device.
  • Solid-state imaging system 10 Solid-state imaging system 20 Solid-state imaging device 21 Pixel area 22 Drive processing part 25 Pixel drive circuit 26 Vertical shift register 27 Correlated double sampling circuit 28 Horizontal shift register 29 Output circuit 30 Light source 40 Control part 41 Drive control part 42 Information output part 100 Pixel 100a First pixel 100b Second pixel 200 Light receiving unit 201 Photoelectric conversion element 202 Charge control transistor 300 First charge storage unit 301 Floating diffusion unit 400 First switch unit 401 First switching transistor 500 Second charge storage unit 501 Charge storage capacitor 600 Second switch unit 601 Second switching transistor 700 Third switch unit 701 Third switching transistor 800 Switch unit 801 fourth switching transistor 900 the output section 901 amplifying transistor 902 select transistors

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Abstract

列信号線（101）は、複数の画素（100）のＱ個の画素列のいずれか１つに属するＰ個の画素（100）のうち２つ以上の画素（100）が接続される。複数の画素（100）の各々において、第１スイッチ部（400）は、受光部（200）と第１電荷蓄積部（300）との接続を切り換える。第２スイッチ部（600）は、第１電荷蓄積部（300）と第２電荷蓄積部（500）との接続を切り換える。第３スイッチ部（700）は、第１電荷蓄積部（300）と画素（100）に対応する列信号線（101）との接続を切り換える。第４スイッチ部（800）は、第２電荷蓄積部（500）と画素（100）に対応する列信号線（101）との接続を切り換える。

Description

固体撮像装置、固体撮像システム、固体撮像装置の駆動方法
　ここに開示する技術は、固体撮像技術に関する。
　従来、被写体の撮像に加えてフォトンカウンティングを行うことが可能な固体撮像装置が開発されている。このようなフォトンカウンティングを利用して、例えば、ＴＯＦ（Time Of Flight）方式の距離測定方法を行うことが可能である。
　特許文献１には、赤外線透過フィルタを備える第１の画素群を有する複数の画素が二次元状に配列された固体撮像装置が開示されている。この第１の画素群の各画素は、受光回路とカウンタ回路と比較回路と記憶回路とを備えている。受光回路は、受光した光を電気信号に変換する光電変換を行う受光素子を有し、受光素子において光電変換を行う光電時間を露光信号により設定し、光電時間内に画素に到達した入射光の有無に応じた受光信号を出力する。カウンタ回路は、受光回路から入力された受光信号に基づいて、入射光の到達回数をカウント値として計数する。比較回路は、カウント値に応じた値を閾値として設定し、閾値に対してカウント値が大きい場合に比較信号をオン状態とする。記憶回路は、比較信号と時間に対して変化する時間信号とが入力され、比較信号がオン状態のとき時間信号を距離信号として記憶する。
国際公開第２０１７／０９８７２５号パンフレット
　ところで、特許文献１の固体撮像装置において、複数の画素の複数の画素行の中から少なくとも１つの画素行を指定し、その指定された画素行に属する画素を駆動させることが考えられる。しかしながら、特許文献１の固体撮像装置では、複数の画素の複数の画素行の中から少なくとも１つの画素行が指定されている期間中に、その指定された画素行に属する画素の受光回路（受光部）により生成された電荷を、その画素のカウンタ回路にしか転送することができない。そのため、固体撮像装置の処理速度を向上させることが困難である。
　ここに開示する技術は、固体撮像装置に関し、この固体撮像装置は、Ｐ行Ｑ列の行列状に配列された複数の画素と、それぞれが前記複数の画素のＱ個の画素列のいずれか１つに対応し、該画素列に属するＰ個の画素のうち２つ以上の画素が接続される複数の列信号線とを備えている。前記複数の画素の各々は、露光状態と遮光状態とを切り換え可能に構成されて該露光状態において受光した光に応じた電荷を生成する受光部と、前記電荷を蓄積する第１電荷蓄積部と、前記受光部と前記第１電荷蓄積部との接続を切り換える第１スイッチ部と、前記電荷を蓄積する第２電荷蓄積部と、前記第１電荷蓄積部と前記第２電荷蓄積部との接続を切り換える第２スイッチ部と、前記第１電荷蓄積部と前記複数の列信号線のうち該画素に対応する列信号線との接続を切り換える第３スイッチ部と、前記第２電荷蓄積部と前記複数の列信号線のうち該画素に対応する列信号線との接続を切り換える第４スイッチ部とを有している。
　また、ここに開示する技術は、固体撮像装置の駆動方法に関し、この固体撮像装置は、Ｐ行Ｑ列の行列状に配列された複数の画素と、それぞれが前記複数の画素のＱ個の画素列のいずれか１つに対応し、該画素列に属するＰ個の画素のうち２つ以上の画素が接続される複数の列信号線とを備えている。前記複数の画素の各々は、露光状態と遮光状態とを切り換え可能に構成されて該露光状態において受光した光に応じた電荷を生成する受光部と、前記電荷を蓄積する第１電荷蓄積部と、前記受光部と前記第１電荷蓄積部との接続を切り換える第１スイッチ部と、前記電荷を蓄積する第２電荷蓄積部と、前記第１電荷蓄積部と前記第２電荷蓄積部との接続を切り換える第２スイッチ部と、前記第１電荷蓄積部と前記複数の列信号線のうち該画素に対応する列信号線との接続を切り換える第３スイッチ部と、前記第２電荷蓄積部と前記複数の列信号線のうち該画素に対応する列信号線との接続を切り換える第４スイッチ部とを有している。そして、この固体撮像装置の駆動方法は、前記複数の画素のＰ個の画素行のうち少なくとも１つの画素行を指定する行指定ステップと、前記複数の画素のＱ個の画素列のうち少なくとも１つの画素列において、該画素列に属するＰ個の画素のうち前記行指定ステップにおいて指定された画素行に属する画素である第１画素の受光部が第１露光期間において露光状態となり、該第１画素の受光部により生成された電荷が該第１画素の第１スイッチ部と第１電荷蓄積部と第３スイッチ部とを経由して前記複数の列信号線のうち該第１画素が接続される列信号線に転送され、該列信号線に転送された電荷が該画素列に属するＰ個の画素のうち該第１画素とともに該列信号線に接続される画素である第２画素の第４スイッチ部を経由して該第２画素の第２電荷蓄積部に転送されるように、該複数の画素を駆動させる第１露光転送ステップと、前記複数の画素のＱ個の画素列のうち少なくとも１つの画素列において、前記第１画素の受光部が第２露光期間において露光状態となり、該第１画素の受光部により生成された電荷が該第１画素の第１スイッチ部と第１電荷蓄積部と第２スイッチ部とを経由して該第１画素の第２電荷蓄積部に転送されるように、該複数の画素を駆動させる第２露光転送ステップとを備えている。
　ここに開示する技術によれば、複数の画素のＰ個の画素行のうち少なくとも１つの画素行が指定されている期間中に、複数の画素のＱ個の画素列のうち少なくとも１つの画素列において、その画素列を構成するＰ個の画素のうち指定された画素行に属する画素（以下「第１画素」と記載）の受光部により生成された電荷を、その第１画素の第２電荷蓄積部だけでなく、その画素列に属するＰ個の画素のうち第１画素とともに列信号線に接続された画素（別の画素行に属する画素）の第２電荷蓄積部にも転送することができる。これにより、固体撮像装置の処理速度を向上させることができる。
固体撮像システムの構成を例示するブロック図である。 固体撮像装置の要部の構成を例示する回路図である。 光源について説明するための概念図である。 距離測定の原理について説明するための概念図である。 距離検出制御について説明するためのフローチャートである。 露光転送処理の設定を例示する表である。 距離検出制御について説明するための概念図である。 露光転送処理における信号の変化を例示するタイミングチャートである。 露光転送処理における電位の変化を例示するタイミングチャートである。 露光転送処理における電位の変化を例示するタイミングチャートである。 出力処理における信号の変化を例示するタイミングチャートである。 撮像制御について説明するためのフローチャートである。 固体撮像装置の変形例の要部の構成を例示するブロック図である。 距離検出制御の変形例における露光転送処理の設定を例示する表である。 距離検出制御の変形例について説明するための概念図である。
　以下、実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
　（固体撮像システム）
　図１は、実施形態による固体撮像システム１０の構成を例示し　ている。この固体撮像システム１０は、被写界の撮像とフォトンカウンティングを利用した距離測定とを行うように構成されている。具体的には、固体撮像装置２０と、光源３０と、制御部４０とを備えている。固体撮像装置２０は、画素領域２１と、駆動処理部２２とを備えている。
　　〔画素領域〕
　画素領域２１は、複数の画素１００と、複数の列信号線１０１と、列信号線駆動部１０２とを備えている。複数の画素１００は、Ｐ行Ｑ列の行列状に配列されている。複数の列信号線１０１は、それぞれが複数の画素１００のＱ個の画素列のいずれか１つに対応し、その画素列に属するＰ個の画素１００のうち２つ以上の画素１００が接続されている。この例では、複数の列信号線１０１は、複数の画素１００のＱ個の画素列の各々に対して１つの列信号線１０１が対応するように設けられている。すなわち、複数の画素１００のＱ個の画素列にそれぞれ対応するＱ本の列信号線１０１が設けられている。そして、Ｑ本の列信号線１０１の各々には、その列信号線に対応する画素列に属するＰ個の画素１００が接続されている。
　　〔画素〕
　図２に示すように、複数の画素１００の各々は、受光部２００と、第１電荷蓄積部３００と、第１スイッチ部４００と、第２電荷蓄積部５００と、第２スイッチ部６００と、第３スイッチ部７００と、第４スイッチ部８００と、出力部９００とを有している。
　　　〈受光部〉
　受光部２００は、露光状態と遮光状態とに切り換え可能に構成されている。そして、受光部２００は、露光状態において受光した光に応じた電荷を生成するように構成されている。なお、受光部２００は、遮光状態では電荷を生成しない。この例では、受光部２００は、露光信号ＥＸＰに応答して露光状態と遮光状態とに切り換えられる。
　具体的には、この例では、受光部２００は、光電変換要素２０１を有している。そして、受光部２００は、露光状態において光電変換要素２０１を露光させ、遮光状態において光電変換要素２０１を遮光させるように構成されている。例えば、受光部２００には、光電変換要素を露光および遮光させる露光機構（図示を省略）が設けられている。
　この例では、光電変換要素２０１は、アバランシェフォトフォトダイオードによって構成されている。なお、これに限らず、光電変換要素２０１は、その他の種類のフォトダイオードによって構成されていてもよい。
　また、この例では、受光部２００は、電荷制御トランジスタ２０２を有している。電荷制御トランジスタ２０２は、光電変換要素２０１と電源電圧が印加される電源ノードとの間に接続されている。電荷制御トランジスタ２０２のゲートは、電荷制御信号ＯＶＦが印加される電荷制御ノードに接続されている。そして、電荷制御トランジスタ２０２は、電荷制御信号ＯＶＦに応答してオン状態とオフ状態とに切り換えられる。
　なお、以下の説明では、受光部２００の電位（この例では光電変換要素２０１の電位）を「入力電位ＶＰＤ」と記載する。
　　　〈第１電荷蓄積部〉
　第１電荷蓄積部３００は、電荷を蓄積するように構成されている。この例では、第１電荷蓄積部３００は、フローティングディフュージョン部３０１を有している。
　なお、以下の説明では、第１電荷蓄積部３００の電位（この例ではフローティングディフュージョン部３０１の電位）を「中間電位ＶＦＤ」と記載する。
　　　〈第１スイッチ部〉
　第１スイッチ部４００は、受光部２００と第１電荷蓄積部３００との接続を切り換えるように構成されている。第１スイッチ部４００により受光部２００と第１電荷蓄積部３００とが接続されると、受光部２００と第１電荷蓄積部３００との間において電荷が転送されるようになり、第１スイッチ部４００により受光部２００と第１電荷蓄積部３００とが遮断されると、受光部２００と第１電荷蓄積部３００との間において電荷が転送されないようになる。この例では、第１スイッチ部４００は、第１スイッチング制御信号ＴＲＮに応答して受光部２００と第１電荷蓄積部３００との接続を切り換える。具体的には、この例では、第１スイッチ部４００は、第１スイッチングトランジスタ４０１を有している。
　第１スイッチングトランジスタ４０１は、受光部２００の光電変換要素２０１と第１電荷蓄積部３００のフローティングディフュージョン部３０１との間に接続されている。第１スイッチングトランジスタ４０１のゲートは、第１スイッチング制御信号ＴＲＮが印加される第１スイッチング制御ノードに接続されている。そして、第１スイッチングトランジスタ４０１は、第１スイッチング制御信号ＴＲＮに応答してオン状態とオフ状態とに切り換えられる。
　　〈第２電荷蓄積部〉
　第２電荷蓄積部５００は、電荷を蓄積するように構成されている。この例では、第２電荷蓄積部５００は、電荷蓄積キャパシタ５０１を有している。
　なお、以下の説明では、第２電荷蓄積部５００の電位（この例では電荷蓄積キャパシタ５０１の一端の電位）を「記憶電位ＶＭＭ」と記載する。
　　〈第２スイッチ部〉
　第２スイッチ部６００は、第１電荷蓄積部３００と第２電荷蓄積部５００との接続を切り換えるように構成されている。第２スイッチ部６００により第１電荷蓄積部３００と第２電荷蓄積部５００とが接続されると、第１電荷蓄積部３００と第２電荷蓄積部５００との間において電荷が転送されるようになり、第２スイッチ部６００により第１電荷蓄積部３００と第２電荷蓄積部５００とが遮断されると、第１電荷蓄積部３００と第２電荷蓄積部５００との間において電荷が転送されないようになる。この例では、第２スイッチ部６００は、第２スイッチング制御信号ＣＮＴに応答して第１電荷蓄積部３００と第２電荷蓄積部５００との接続を切り換える。具体的には、この例では、第２スイッチ部６００は、第２スイッチングトランジスタ６０１を有している。
　第２スイッチングトランジスタ６０１は、第１電荷蓄積部３００のフローティングディフュージョン部３０１と第２電荷蓄積部５００の電荷蓄積キャパシタ５０１の一端との間に接続されている。第２スイッチングトランジスタ６０１のゲートは、第２スイッチング制御信号ＣＮＴが印加される第２スイッチング制御ノードに接続されている。そして、第２スイッチングトランジスタ６０１は、第２スイッチング制御信号ＣＮＴに応答してオン状態とオフ状態とに切り換えられる。
　　〈第３スイッチ部〉
　第３スイッチ部７００は、第１電荷蓄積部３００と複数の列信号線１０１のうち画素１００（この第３スイッチ部７００を有する画素１００）に対応する列信号線１０１との接続を切り換えるように構成されている。第３スイッチ部７００により第１電荷蓄積部３００と列信号線１０１とが接続されると、第１電荷蓄積部３００と列信号線１０１との間において電荷が転送されるようになり、第３スイッチ部７００により第１電荷蓄積部３００と列信号線１０１とが遮断されると、第１電荷蓄積部３００と列信号線１０１との間において電荷が転送されないようになる。この例では、第３スイッチ部７００は、第３スイッチング制御信号ＳＣＴに応答して第１電荷蓄積部３００と列信号線１０１との接続を切り換える。具体的には、この例では、第３スイッチ部７００は、第３スイッチングトランジスタ７０１を有している。
　第３スイッチングトランジスタ７０１は、第１電荷蓄積部３００のフローティングディフュージョン部３０１と列信号線１０１との間に接続されている。第３スイッチングトランジスタ７０１のゲートは、第３スイッチング制御信号ＳＣＴが印加される第３スイッチング制御ノードに接続されている。そして、第３スイッチングトランジスタ７０１は、第３スイッチング制御信号ＳＣＴに応答してオン状態とオフ状態とに切り換えられる。
　　〈第４スイッチ部〉
　第４スイッチ部８００は、第２電荷蓄積部５００と複数の列信号線１０１のうち画素１００（この第４スイッチ部８００を有する画素１００）に対応する列信号線１０１との接続を切り換えるように構成されている。第４スイッチ部８００により第２電荷蓄積部５００と列信号線１０１とが接続されると、第２電荷蓄積部５００と列信号線１０１との間において電荷が転送されるようになり、第４スイッチ部８００により第２電荷蓄積部５００と列信号線１０１とが遮断されると、第２電荷蓄積部５００と列信号線１０１との間において電荷が転送されないようになる。この例では、第４スイッチ部８００は、第４スイッチング制御信号ＭＭＩに応答して第２電荷蓄積部５００と列信号線１０１との接続を切り換える。具体的には、この例では、第４スイッチ部８００は、第４スイッチングトランジスタ８０１を有している。
　第４スイッチングトランジスタ８０１は、第２電荷蓄積部５００の電荷蓄積キャパシタ５０１の一端と列信号線１０１との間に接続されている。第４スイッチングトランジスタ８０１のゲートは、第４スイッチング制御信号ＭＭＩが印加される第４スイッチング制御ノードに接続されている。そして、第４スイッチングトランジスタ８０１は、第４スイッチング制御信号ＭＭＩに応答してオン状態とオフ状態とに切り換えられる。
　　　〈出力部〉
　出力部９００は、第１電荷蓄積部３００に蓄積された電荷に応じた信号を出力するように構成されている。この例では、出力部９００は、選択制御信号ＳＥＬに応答して第１電荷蓄積部３００に蓄積された電荷に応じた信号を出力する。具体的には、この例では、出力部９００は、増幅トランジスタ９０１と、選択トランジスタ９０２とを有している。
　増幅トランジスタ９０１および選択トランジスタ９０２は、電源電圧ＶＤＤが印加される電源ノードと列信号線１０１との間に直列に接続されている。増幅トランジスタ９０１のゲートは、第１電荷蓄積部３００のフローティングディフュージョン部３０１に接続されている。選択トランジスタ９０２のゲートは、選択制御信号ＳＥＬが印加される選択制御ノードに接続されている。そして、選択トランジスタ９０２は、選択制御信号ＳＥＬに応答してオン状態とオフ状態とに切り換えられる。
　　〔列信号線駆動部〕
　列信号線駆動部１０２は、複数の列信号線１０１の各々の状態をリセット状態と読み出し状態と浮遊状態とに切り換えるように構成されている。リセット状態では、リセット電圧ＶＲＳが印加されるリセット電圧ノードに列信号線１０１が接続されて列信号線１０１にリセット電圧ＶＲＳが印加される。読み出し状態では、列信号線１０１が読み出し部（この例では相関二重サンプリング回路２７）に接続される。浮遊状態では、列信号線１０１は、リセット電圧ノードおよび読み出し部の両方から電気的に切り離されている。
　　〔駆動処理部〕
　図１に戻って、駆動処理部２２は、複数の画素１００を駆動させるように構成されている。この例では、駆動処理部２２は、露光信号ＥＸＰと電荷制御信号ＯＶＦと選択制御信号ＳＥＬと第１スイッチング制御信号ＴＲＮと第２スイッチング制御信号ＣＮＴと第３スイッチング制御信号ＳＣＴと第４スイッチング制御信号ＭＭＩとを複数の画素１００の各々に供給することで複数の画素１００を駆動させる。
　また、この例では、駆動処理部２２は、制御部４０による制御に応答してフォトンカウンティング動作と撮像動作とを行うように構成されている。
　フォトンカウンティング動作では、駆動処理部２２は、複数の画素１００のＰ個の画素行のうち少なくとも１つの画素行が指定されて複数の画素１００のＱ個の画素列のうち少なくとも１つの画素列において第１露光転送動作と第２露光転送動作とが少なくとも１回ずつ行われるように、複数の画素１００を駆動させる。
　第１露光転送動作では、画素列に属するＰ個の画素１００のうち指定された画素行に属する画素である画素１００（以下「第１画素１００ａ」と記載）の受光部２００が第１露光期間において露光状態となり、その第１画素１００ａの受光部２００により生成された電荷が第１画素１００ａの第１スイッチ部４００と第１電荷蓄積部３００と第３スイッチ部７００とを経由して複数の列信号線１０１のうち第１画素１００ａが接続される列信号線１０１に転送され、その列信号線１０１に転送された電荷が画素列（第１画素１００ａが属する画素列）に属するＰ個の画素１００のうち第１画素１００ａとともに列信号線１０１に接続される画素１００（以下「第２画素１００ｂ」と記載）の第４スイッチ部８００を経由して第２画素１００ｂの第２電荷蓄積部５００に転送される。
　第２露光転送動作では、第１画素１００ａの受光部２００が第２露光期間において露光状態となり、第１画素１００ａの受光部２００により生成された電荷が第１画素１００ａの第１スイッチ部４００と第１電荷蓄積部３００と第２スイッチ部６００とを経由して第１画素１００ａの第２電荷蓄積部５００に転送される。
　撮像動作では、駆動処理部２２は、受光部２００により生成された電荷が第１スイッチ部４００を経由して第１電荷蓄積部３００に転送されて第１電荷蓄積部３００に蓄積された電荷に応じた信号が出力部９００により出力されるように、複数の画素１００の各々を駆動させる。
　具体的には、この例では、駆動処理部２２は、画素駆動回路２５と、垂直シフトレジスタ２６と、相関二重サンプリング回路２７と、水平シフトレジスタ２８と、出力回路２９とを備えている。
　　　〈画素駆動回路〉
　画素駆動回路２５は、制御部４０による制御に応答して露光信号ＥＸＰと電荷制御信号ＯＶＦと第１スイッチング制御信号ＴＲＮと第２スイッチング制御信号ＣＮＴと第３スイッチング制御信号ＳＣＴと第４スイッチング制御信号ＭＭＩと複数の画素１００の各々に供給するように構成されている。
　　　〈垂直シフトレジスタ〉
　垂直シフトレジスタ２６は、制御部４０による制御に応答して選択制御信号ＳＥＬを複数の画素１００の各々に供給するように構成されている。そして、垂直シフトレジスタ２６は、複数の画素１００のＰ個の画素行を順次選択する。この例では、垂直シフトレジスタ２６は、複数の画素１００のＰ個の画素行のうち選択された画素行に含まれるＱ個の画素１００に供給される選択制御信号ＳＥＬの信号レベルをローレベルからハイレベルにする。
　垂直シフトレジスタ２６により選択された画素１００では、第１電荷蓄積部３００に蓄積された電荷に応じた信号が出力部９００により列信号線１０１（その画素１００に対応する列信号線１０１）に出力される。すなわち、垂直シフトレジスタ２６によって複数の画素１００のＰ個の画素行のいずれか１つが選択されることにより、その画素行に含まれるＱ個の画素１００の出力部９００からＱ本の列信号線１０１に信号がそれぞれ出力される。
　この例では、２つの垂直シフトレジスタ２６が設けられている。そして、２つの垂直シフトレジスタ２６のうち一方の垂直シフトレジスタ２６による画素行の選択と他方の垂直シフトレジスタ２６による画素行の選択とが交互に行われる。
　　　〈相関二重サンプリング回路〉
　相関二重サンプリング回路２７は、Ｑ本の列信号線１０１に出力されたＱ個の信号の各々に対して相関二重サンプリング処理を行うように構成されている。具体的には、相関二重サンプリング回路２７は、列信号線１０１に出力された信号のうち後述する信号期間における信号レベルと後述するリセット期間における信号レベルとをサンプリングし、これらの信号レベルの差に応じた信号を出力する。このように、相関二重サンプリング処理が行われることにより、Ｑ個の信号からオフセット成分が除去される。
　この例では、２つの相関二重サンプリング回路２７が設けられている。そして、２つの垂直シフトレジスタ２６のうち一方の垂直シフトレジスタ２６により選択された画素行からＱ本の列信号線１０１にそれぞれ出力されたＱ個の信号が一方の相関二重サンプリング回路２７に供給され、他方の垂直シフトレジスタ２６により選択された画素行からＱ本の列信号線１０１にそれぞれ出力されたＱ個の信号が他方の相関二重サンプリング回路２７に供給される。
　　　〈水平シフトレジスタ〉
　水平シフトレジスタ２８は、相関二重サンプリング回路２７において処理されたＱ個の信号を順次転送するように構成されている。この例では、２つの水平シフトレジスタ２８が設けられており、２つの相関二重サンプリング回路２７のうち一方の相関二重サンプリング回路２７において処理されたＱ個の信号が一方の水平シフトレジスタ２８により順次転送され、他方の相関二重サンプリング回路２７において処理されたＱ個の信号が他方の水平シフトレジスタ２８により順次転送される。
　　　〈出力回路〉
　出力回路２９は、水平シフトレジスタ２８により転送された信号を予め定められた増幅利得で増幅して出力するように構成されている。この例では、２つの出力回路２９が設けられており、２つの水平シフトレジスタ２８のうち一方の水平シフトレジスタ２８から一方の出力回路２９に信号が転送され、他方の水平シフトレジスタ２８から他方の出力回路２９に信号が転送される。
　　〔光源〕
　光源３０は、信号光ＬＬ１を照射するように構成されている。この例では、光源３０は、予め定められたパルス幅を有する信号光ＬＬ１（パルス光）を照射する。例えば、光源３０は、必要に応じて光を拡散させることにより三次元情報（距離情報）を取得したい箇所全体に光を照射するように構成されている。なお、光源３０は、例えば、ＬＥＤによって構成されている。また、信号光ＬＬ１のパルス幅は、例えば１０ｎｓに設定され、信号光ＬＬ１のピーク強度は、例えば１ｋＷに設定されている。
　また、この例では、光源３０は、信号光ＬＬ１の照射範囲が複数の画素１００の行方向に延びるライン状となるように信号光ＬＬ１を照射可能に構成されている。さらに、光源３０は、信号光ＬＬ１の照射範囲を複数の画素１００の列方向に切り換え可能に構成されている。
　具体的には、図３に示すように、光源３０は、信号光ＬＬ１の照射範囲をＨ段階（Ｈは２以上の整数）の照射範囲ＬＲ１～ＬＲＨに切り換え可能となっている。Ｈ段階の照射範囲ＬＲ１～ＬＲＨは、それぞれ、Ｈ個の被写界領域ＲＲ１～ＲＲＨに対応している。Ｈ個の被写界領域ＲＲ１～ＲＲＨは、固体撮像装置２０により撮像可能な被写界を列方向（複数の画素１００の列方向）にＨ個に分割して得られるＨ個の領域である。そして、第Ｌ番目（Ｌは１以上でＨ以下の整数）の照射範囲は、第Ｌ番目の被写界領域を照らす範囲に設定されている。
　また、この例では、複数の画素１００のＰ個の画素行は、Ｈ個の画素行部に分類されている。すなわち、Ｈ個の画素行部の各々には、複数の画素１００のＰ個の画素行のうち少なくとも１つの画素行が含まれている。そして、複数の画素１００のＨ個の画素行部は、Ｈ個の被写界領域ＲＲ１～ＲＲＨにそれぞれ対応している。具体的には、第Ｌ番目の画素行部に属する画素１００によって第Ｌ番目の被写界領域が撮像される。
　　〔制御部〕
　制御部４０は、固体撮像装置２０の動作および光源３０の動作を制御するように構成されている。例えば、制御部４０は、ＣＰＵなどの演算処理部と、演算処理部を動作させるためのプログラムや情報などを記憶するメモリなどの記憶部とによって構成されている。
　この例では、制御部４０は、駆動制御部４１と、情報出力部４２とを有している。すなわち、駆動制御部４１と情報出力部４２は、制御部４０の一部の機能を構成している。
　　　〈駆動制御部〉
　駆動制御部４１は、固体撮像装置２０の動作および光源３０の動作を制御するように構成されている。また、この例では、駆動制御部４１は、距離検出制御と撮像制御とを行うように構成されている。
　距離検出制御では、駆動制御部４１は、複数の画素１００のＰ個の画素行のうち少なくとも１つの画素行が指定されて複数の距離検出期間の各々において駆動処理部２２によりフォトンカウンティング動作が行われるように、固体撮像装置２０の動作を制御する。そして、距離検出制御では、駆動制御部４１は、複数の距離検出期間の各々において行われるフォトンカウンティング動作において連続露光転送動作が少なくとも１回行われるように、固体撮像装置２０の動作および光源３０の動作を制御する。
　連続露光転送動作では、光源３０から信号光ＬＬ１が照射され、光源３０から信号光ＬＬ１が照射された時点から第１距離区間に対応する第１遅延時間ＴＡが経過した後に第１露光転送動作および第２露光転送動作の一方（この例では第１露光転送動作）が行われ、その後、光源３０から信号光ＬＬ１が照射された時点から第２距離区間に対応する第２遅延時間ＴＢが経過した後に第１露光転送動作および第２露光転送動作の他方（この例では第２露光転送動作）が行われる。
　なお、第２距離区間は、第１距離区間よりも固体撮像装置２０から遠い区間に設定されている。そして、第２遅延時間ＴＢは、第１遅延時間ＴＡよりも長い時間に設定されている。なお、距離区間と遅延時間とについては、後で詳しく説明する。
　そして、距離検出制御では、駆動制御部４１は、複数の画素１００のＰ個の画素行のうち指定された画素行に対応する被写界（指定された画素行に属する画素１００により撮像可能な被写界領域）が信号光ＬＬ１の照射範囲内となるように、光源３０の動作を制御する。この例では、駆動制御部４１は、信号光ＬＬ１の照射範囲がＨ段階の照射範囲のうち第Ｌ段階（複数の画素１００のＨ個の画素行のうち指定された第Ｌ番目の画素行に対応する第Ｌ段目の照射範囲）となるように、光源３０の動作を制御する。
　撮像制御では、駆動制御部４１は、駆動処理部２２により撮像動作が行われるように、駆動処理部２２を制御する。
　　　〈情報出力部〉
　情報出力部４２は、駆動制御部４１による距離検出制御により取得された信号に基づいて対象物までの距離に関する情報（距離情報）を出力するように構成されている。この例では、情報出力部４２は、それぞれが対象物までの距離に応じた値を示すＰ×Ｑ個の距離値により構成された三次元情報（距離画像）を出力する。
　　〔フォトンカウンティングを利用した距離測定〕
　次に、図４を参照して、フォトンカウンティングを利用した距離測定の原理について説明する。この例では、ＴＯＦ（Time Of Flight）方式の距離測定方法に、フォトンカウンティングが利用されている。
　まず、ＴＯＦ方式の距離測定方法について説明する。ＴＯＦ方式の距離測定方法とは、距離測定装置（この例では固体撮像装置２０）の付近に設けられた光源（この例では光源３０）から対象物へ向けて光を照射した時点からその光が対象物で反射して距離測定装置に帰還する時点までの時間を測定し、その時間に基づいて距離測定装置から対象物までの距離を求める距離測定方法のことである。
　図４に示すように、この固体撮像システム１０では、距離測定範囲である固体撮像装置２０から任意の地点までの距離Ｒ（例えば固体撮像システム１０により測定することが可能な距離）がＮ個の距離区間に分割されている。具体的には、第１場目の距離区間は、ゼロからＲ/Ｎまでの区間に設定され、第２番目の距離区間は、Ｒ/Ｎから２Ｒ/Ｎまでの区間に設定され、第３番目の距離区間は、２Ｒ/Ｎから３Ｒ/Ｎまでの区間に設定され、第Ｎ番目の距離区間は、Ｒ（Ｎ－１）/ＮからＲまでの区間に設定されている。ここで、Ｎ個の距離区間のうち第Ｋ番目（Ｋは１以上でＮ以下の整数）の距離区間に対象物が存在している場合、光源３０から信号光ＬＬ１が照射された時刻から反射光ＬＬ２が固体撮像装置２０に到達する時刻までの時間Ｔは、光速を"Ｖ"とすると、次の式のようになる。
Figure JPOXMLDOC01-appb-M000001
　すなわち、光源３０から信号光ＬＬ１が照射された時刻から受光部２００を遮光状態から露光状態にする時刻までの時間（遅延時間ＴＤ）を上式の時間Ｔに設定することにより、露光状態の受光部２００に反射光ＬＬ２を受光させることが可能となる。
　このような原理に基づいて、この固体撮像システム１０では、Ｎ個の距離区間の各々における遅延時間ＴＤは、次の式のように設定されている。
Figure JPOXMLDOC01-appb-M000002
　すなわち、光源３０から信号光ＬＬ１が照射された時刻から第Ｋ番目の距離区間に対応する遅延時間ＴＤが経過した時刻において受光部２００を遮光状態から露光状態にした場合に、その露光状態の受光部２００が反射光ＬＬ２を受光することができれば、対象物が第Ｋ番目の距離区間に存在しているといえる。また、露光状態の受光部２００が反射光ＬＬ２を受光することにより、受光部２００において反射光ＬＬ２に応じた電荷が生成される。そして、その受光部２００により生成された電荷を第１スイッチ部４００と第２スイッチ部６００とを経由して第２電荷蓄積部５００に転送して蓄積することにより、第２電荷蓄積部５００に蓄積された電荷の量に基づいて第Ｋ番目の距離区間に対象物が存在しているか否かを判定することが可能となる。
　　〔駆動制御部の動作：距離検出制御〕
　次に、図５を参照して、駆動制御部４１による距離検出制御について説明する。この例では、複数の画素１００のＨ個の画素行部が順次指定され、駆動処理部２２は、予め定められたｊｍａｘ個（ｊｍａｘは２以上の整数）の距離検出期間の各々においてフォトンカウンティング動作を行う。また、光源３０は、ｊｍａｘ個の距離検出期間の各々においてＭｍａｘ個（Ｍｍａｘは１以上の整数）の信号光ＬＬ１を照射する。すなわち、ｊｍａｘ個の距離検出期間の各々において信号光ＬＬ１がＭｍａｘ回照射される。
　　〈ステップＳＴ１０１〉
　まず、駆動制御部４１は、複数の画素１００のＨ個の画素行部の中から第１番目の画素行部を処理対象として指定する。この例では、Ｈ個の画素行部の各々は、１つの画素行によって構成されている。すなわち、この例では、Ｈ＝Ｐであり、駆動制御部４１は、複数の画素１００のＰ個の画素行の中からいずれか１つの画素行（ステップＳＴ１０１では第１番目の画素行）を指定する。なお、以下では、処理対象として指定されている画素行部を「第Ｌ番目（Ｌは１以上でＨ以下の整数）の画素行部」と記載する。
　　〈ステップＳＴ１０２〉
　次に、駆動制御部４１は、ｊｍａｘ個の距離検出期間の中から第１番目の距離検出期間を処理対象として選択する。これにより、第１番目の距離検出期間が開始される。なお、以下では、処理対象として選択されている距離検出期間を「第ｊ番目（ｊは１以上でｊｍａｘ以下の整数）の距離検出期間」と記載する。
　また、第１番目の距離検出期間が開始されると、駆動処理部２２は、駆動制御部４１による制御に応答して、第１画素１００ａおよび第２画素１００ｂの各々の中間電位ＶＦＤおよび記憶電位ＶＭＭがリセットされるように、第１画素１００ａおよび第２画素１００ｂを駆動させる。
　　〈ステップＳＴ１０３〉
　次に、駆動制御部４１は、第ｊ番目の距離検出期間において照射すべきＭｍａｘ個の信号光ＬＬ１のうち第１番目の信号光ＬＬ１を照射処理の対象として選択する。なお、以下では、照射処理の対象として選択されている信号光ＬＬ１を「第ｊ番目（ｊは１以上でＭｍａｘ以下の整数）の信号光ＬＬ１」と記載する。
　　〈ステップＳＴ１０４〉
　次に、光源３０は、駆動制御部４１による制御に応答して第Ｍ番目の信号光ＬＬ１を照射する。ここで、光源３０は、第Ｍ番目の信号光ＬＬ１の照射範囲が第Ｌ番目の画素行部に対応する第Ｌ段目の照射範囲となるように、第Ｍ番目の信号光ＬＬ１を照射する。
　　〈ステップＳＴ１０５〉
　次に、固体撮像装置２０において露光転送処理が行われる。露光転送処理では、複数の画素１００のＱ個の画素列の各々において、その画素列に属するＰ個の画素のうち第Ｌ番目の画素行部に属する画素の１つである第１画素１００ａと、その画素列に属するＰ個の画素のうち第１画素１００ａとともに列信号線１０１に接続される画素の１つである第２画素１００ｂとが駆動される。なお、露光転送処理については、後で詳しく説明する。
　　〈ステップＳＴ１０６〉
　次に、駆動制御部４１は、第ｊ番目の距離検出期間において照射すべきＭｍａｘ個の信号光ＬＬ１の全部が照射処理の対象として選択されたか否か（すなわちＭｍａｘ回の信号光ＬＬ１の照射が完了したか否か）を判定する。第ｊ番目の距離検出期間において照射すべきＭｍａｘ個の信号光ＬＬ１の全部が照射処理の対象として選択されていない場合には、ステップＳＴ１０７へ進み、そうでない場合には、ステップＳＴ１０８へ進む。
　　〈ステップＳＴ１０７〉
　第ｊ番目の距離検出期間において照射すべきＭｍａｘ個の信号光ＬＬ１の全部が照射処理の対象として選択されていない場合、駆動制御部４１は、第ｊ番目の距離検出期間において照射すべきＭｍａｘ個の信号光ＬＬ１のうち第Ｍ番目の信号光ＬＬ１の次の信号光ＬＬ１（第Ｍ＋１番目の信号光ＬＬ１）を次の照射処理の対象として選択する。次に、ステップＳＴ１０４へ進む。
また、次の照射処理の対象となる信号光ＬＬ１が選択されると、駆動処理部２２は、駆動制御部４１による制御に応答して、第１画素１００ａの中間電位ＶＦＤがリセットされるように、第１画素１００ａおよび第２画素１００ｂを駆動させる。
　　〈ステップＳＴ１０８〉
　一方、ステップＳＴ１０６において第ｊ番目の距離検出期間において照射すべきＭｍａｘ個の信号光ＬＬ１の全部が照射処理の対象として選択されている場合（すなわちＭｍａｘ回の信号光ＬＬ１の照射が完了している場合）、固体撮像装置２０において出力処理が行われる。出力処理では、複数の画素１００のＱ個の画素列の各々において、その画素列に属するＰ個の画素のうち第Ｌ番目の画素行部に属する画素の１つである第１画素１００ａと、その画素列に属するＰ個の画素のうち第１画素１００ａとともに列信号線１０１に接続される画素の１つである第２画素１００ｂとが駆動される。なお、出力処理については、後で詳しく説明する。
　　〈ステップＳＴ１０９〉
　次に、駆動制御部４１は、ｊｍａｘ個の距離検出期間の全部が処理対象として選択されたか否かを判定する。ｊｍａｘ個の距離検出期間の全部が処理対象として選択されていない場合には、ステップＳＴ１１０へ進み、そうでない場合には、ステップＳＴ１１１へ進む。
　　〈ステップＳＴ１１０〉
　ｊｍａｘ個の距離検出期間の全部が処理対象として選択されていない場合、駆動制御部４１は、ｊｍａｘ個の距離検出期間のうち第ｊ番目の距離検出期間の次の距離検出期間（第ｊ＋１番目の距離検出期間）を次の処理対象として選択する。これにより、次の距離検出期間が開始される。次に、ステップＳＴ１０３へ進む。
　また、次の距離検出期間が開始されると、駆動処理部２２は、駆動制御部４１による制御に応答して、第１画素１００ａおよび第２画素１００ｂの各々の中間電位ＶＦＤおよび記憶電位ＶＭＭがリセットされるように、第１画素１００ａおよび第２画素１００ｂを駆動させる。
　　〈ステップＳＴ１１１〉
　一方、ステップＳＴ１０９においてｊｍａｘ個の距離検出期間の全部が処理対象として指定されている場合、駆動制御部４１は、Ｈ個の画素行部の全部が処理対象として指定されたか否かを判定する。Ｈ個の画素行部の全部が処理対象として指定されていない場合には、ステップＳＴ１１２へ進み、Ｈ個の画素行部の全部が処理対象として指定されている場合には、処理を終了する。
　　〈ステップＳＴ１１２〉
　Ｈ個の画素行部の全部が処理対象として指定されていない場合、駆動制御部４１は、Ｈ個の画素行部のうち第Ｌ番目の画素行部の次の画素行部（第Ｌ＋１番目の画素行部）を次の処理対象として指定する。次に、ステップＳＴ１０２へ進む。
　　〔露光転送処理〕
　次に、図６～図１０を参照して、露光転送処理について説明する。露光転送処理では、第１露光転送動作と第２露光転送動作とが少なくとも１回ずつ行われる。また、露光転送処理では、第１露光転送動作および第２露光転送動作の一方が行われた後に他方が行われる連続露光転送動作が少なくとも１回行われる。
　図６に示すように、この例では、複数の距離検出期間および複数の信号光ＬＬ１の各々の組合せ毎に、第１露光転送動作の実施の有無と、第１露光転送動作に関連する第１距離区間と、第２露光転送動作の実施の有無と、第２露光転送動作に関連する第２距離区間とが予め設定されている。なお、第１距離区間は、Ｎ個の距離区間のうち第１露光転送動作に関連付けられた第α番目（αは１以上でＮ以下の整数）の距離区間に設定され、第２距離区間は、Ｎ個の距離区間のうち第２露光転送動作に関連付けられた第β番目（βは１以上でＮ以下の整数、この例ではβ＞α）の距離区間に設定されている。
　図６の例の第１段目は、第１番目の距離検出期間の第１番目の信号光ＬＬ１に対して、第１露光転送動作が実施され、第１露光転送動作に関連する第１距離区間が第１番目の距離区間に設定され、第２露光転送動作が実施され、第２露光転送動作に関連する第２距離区間が第８番目の距離区間に設定されていることを示している。また、図６の例の第２段目は、第１番目の距離検出期間の第２番目の信号光ＬＬ１に対して、第１露光転送動作が実施されず、第２露光転送動作が実施され、第２露光転送動作に関連する第２距離区間が第８番目の距離区間に設定されていることを示している。
　図６の例のような設定の場合、図７に示すように、４つの距離検出期間の各々において２つの距離区間に関する距離検出制御が行われることになる。例えば、図７の例では、第１番目の距離検出期間において、第１番目の距離区間（図７の例ではゼロからＲ/８までの区間）に関連する第１露光転送動作と、第８番目の距離区間（図７の例では７Ｒ/８からＲまでの区間）に関連する第２露光転送動作が行われ、第２番目の距離検出期間において、第２番目の距離区間（図７の例ではＲ/８から２Ｒ/８までの区間）に関連する第１露光転送動作と、第７番目の距離区間（図７の例では６Ｒ/８から７Ｒ/８までの区間）に関連する第２露光転送動作が行われる。
　なお、第１露光転送動作に関連する第１距離区間がＮ個の距離区間のうち第α番目（αは１以上Ｎ以下の整数）の距離区間に設定されている場合、第１露光転送動作に関連する第１遅延時間ＴＡ（光源３０から信号光が照射された時点から第１露光転送動作が開始されるまでの時間）は、次の式のように設定されている。
Figure JPOXMLDOC01-appb-M000003
　これと同様に、第２露光転送動作に関連する第２距離区間がＮ個の距離区間のうち第β番目（βは１以上Ｎ以下の整数、この例ではβ＞α）の距離区間に設定されている場合、第２露光転送動作に関連する第２遅延時間ＴＢ（光源３０から信号光が照射された時点から第２露光転送動作が開始されるまでの時間）は、次の式のように設定されている。
Figure JPOXMLDOC01-appb-M000004
　次に、図８～図１０を参照して、露光転送処理について具体的に説明する。図８～図１０は、ｊｍａｘ個の距離検出期間のうち第ｊ番目の距離検出期間において光源３０が２つの信号光ＬＬ１を照射され、第１番目の信号光ＬＬ１に対して第１露光転送動作および第２露光転送動作の両方が行われ、第２番目の信号光ＬＬ１に対して第２露光転送動作のみが行われる場合（例えば図６の例の設定の場合）を例示している。また、図９は、第１露光転送動作に関連する第１距離区間に対象物が存在する場合を例示し、図１０は、第２露光転送動作に関連する第２距離区間に対象物が存在する場合を例示している。
　図８の時刻ｔ１に示すように、第１番目の距離検出期間が開始されると、第１画素１００ａおよび第２画素１００ｂの各々の中間電位ＶＦＤおよび記憶電位ＶＭＭがリセットされる（ステップＳＴ１０２）。
　具体的には、駆動処理部２２の画素駆動回路２５は、第１画素１００ａおよび第２画素１００ｂの各々に供給される第３スイッチング制御信号ＳＣＴと第４スイッチング制御信号ＭＭＩの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａおよび第２画素１００ｂの各々において第３スイッチングトランジスタ７０１と第４スイッチングトランジスタ８０１とがオン状態となる。そして、列信号線駆動部１０２は、第１画素１００ａと第２画素１００ｂとが接続された列信号線１０１の状態をリセット状態（リセット電圧ＶＲＳが印加される状態）にする。
　これにより、列信号線１０１に印加されたリセット電圧ＶＲＳが第１画素１００ａのオン状態の第３スイッチングトランジスタ７０１とオン状態の第４スイッチングトランジスタ８０１とを経由して第１画素１００ａの第１電荷蓄積部３００と第２電荷蓄積部５００とにそれぞれ伝達され、図９および図１０の時刻ｔ１に示すように、第１画素１００ａの中間電位ＶＦＤと記憶電位ＶＭＭとがリセットされる。
　これと同様に、列信号線１０１に印加されたリセット電圧ＶＲＳが第２画素１００ｂのオン状態の第３スイッチングトランジスタ７０１とオン状態の第４スイッチングトランジスタ８０１とを経由して第２画素１００ｂの第１電荷蓄積部３００と第２電荷蓄積部５００とにそれぞれ伝達され、図９および図１０の時刻ｔ１に示すように、第２画素１００ｂの中間電位ＶＦＤと記憶電位ＶＭＭとがリセットされる。
　そして、中間電位ＶＦＤと記憶電位ＶＭＭのリセットが完了する（例えば予め定められたリセット時間が経過する）と、画素駆動回路２５は、第１画素１００ａに供給される第３スイッチング制御信号ＳＣＴと第４スイッチング制御信号ＭＭＩの信号レベルをハイレベルからローレベルにする。これにより、第１画素１００ａの第３スイッチングトランジスタ７０１と第４スイッチングトランジスタ８０１とがオフ状態となる。また、画素駆動回路２５は、第２画素１００ｂに供給される第３スイッチング制御信号ＳＣＴと第４スイッチング制御信号ＭＭＩの信号レベルをハイレベルからローレベルにする。これにより、第２画素１００ｂの第３スイッチングトランジスタ７０１と第４スイッチングトランジスタ８０１とがオフ状態となる。そして、列信号線駆動部１０２は、第１画素１００ａと第２画素１００ｂとが接続された列信号線の状態を浮遊状態（リセット電圧の印加および読み出し部への接続が行われていない状態）にする。
　次に、図８の時刻ｔ２に示すように、光源３０は、駆動制御部４１による制御に応答して第１番目の信号光ＬＬ１を照射する。
　次に、図８の時刻ｔ３，ｔ４に示すように、光源３０から信号光ＬＬ１が照射された時点から第１遅延時間ＴＡが経過すると、第１露光転送動作が行われる。第１露光転送動作では、第１画素１００ａの受光部２００が第１露光期間において露光状態となり、その第１画素１００ａの受光部２００により生成された電荷が第１画素１００ａの第１スイッチ部４００と第１電荷蓄積部３００と第３スイッチ部７００とを経由して列信号線１０１に転送され、その列信号線１０１に転送された電荷が第２画素１００ｂの第４スイッチ部８００を経由して第２画素１００ｂの第２電荷蓄積部５００に転送される。
　具体的には、図８の時刻ｔ３に示すように、駆動処理部２２の画素駆動回路２５は、第１画素１００ａに供給される第３スイッチング制御信号ＳＣＴの信号レベルをローレベルからハイレベルにし、第２画素１００ｂに供給される第４スイッチング制御信号ＭＭＩの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａの第３スイッチングトランジスタ７０１により第１画素１００ａの第１電荷蓄積部３００と列信号線１０１とが接続され、第２画素１００ｂの第４スイッチングトランジスタ８０１により第２画素１００ｂの第２電荷蓄積部５００と列信号線１０１とが接続される。その結果、第１画素１００ａの第１電荷蓄積部３００から第１画素１００ａのオン状態の第３スイッチングトランジスタ７０１と列信号線１０１と第２画素１００ｂのオン状態の第４スイッチングトランジスタ８０１とを経由して第２画素１００ｂの第２電荷蓄積部５００に至る経路が形成される。
　図８の時刻ｔ４に示すように、駆動処理部２２の画素駆動回路２５は、光源３０から第１番目の信号光ＬＬ１が照射された時刻から第１遅延時間ＴＡが経過すると、第１画素１００ａに供給される露光信号ＥＸＰと電荷制御信号ＯＶＦの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａの電荷制御トランジスタ２０２がオフ状態となり、第１画素１００ａの受光部２００が露光状態となり、第１画素１００ａの受光部２００が受光した光に応じた電荷が生成され、図９の時刻ｔ４に示すように、その生成された電荷の量に応じて第１画素１００ａの入力電位ＶＰＤが変化する。
　そして、画素駆動回路２５は、第１画素１００ａに供給される露光信号ＥＸＰの信号レベルをローレベルからハイレベルにした時点から第１露光期間が経過すると、第１画素１００ａに供給される露光信号ＥＸＰと電荷制御信号ＯＶＦの信号レベルをハイレベルからローレベルにする。これにより、第１画素１００ａの電荷制御トランジスタ２０２がオン状態となり、第１画素１００ａの受光部２００が遮光状態となる。なお、この例では、第１露光期間の時間長さは、信号光ＬＬ１のハルス幅に対応する時間長さ（パルス幅と同等の時間長さ）に設定されている。
　また、図８の時刻ｔ４に示すように、駆動処理部２２の画素駆動回路２５は、第１画素１００ａの第１スイッチング制御信号ＴＲＮの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａの第１スイッチングトランジスタ４０１がオン状態となり、第１画素１００ａの受光部２００からオン状態の第１スイッチングトランジスタ４０１を経由して第１電荷蓄積部３００に電荷が転送され、その転送された電荷の量に応じて第１画素１００ａの中間電位ＶＦＤが変化する。また、図８の時刻ｔ２において、第１画素１００ａの第１電荷蓄積部３００から第１画素１００ａのオン状態の第３スイッチングトランジスタ７０１と列信号線１０１と第２画素１００ｂのオン状態の第４スイッチングトランジスタ８０１とを経由して第２画素１００ｂの第２電荷蓄積部５００に至る経路が形成されているので、第１画素１００ａの第１電荷蓄積部３００からこの経路を経由して第２画素１００ｂの第２電荷蓄積部５００に電荷が転送され、図９の時刻ｔ４に示すように、その転送された電荷の量に応じて第２画素１００ｂの記憶電位ＶＭＭが変化する。なお、第１画素１００ａの第１電荷蓄積部３００から第２画素１００ｂの第２電荷蓄積部５００へ転送される電荷の量は、第１電荷蓄積部３００と第２電荷蓄積部５００との静電容量の比に応じた量となっている。
　そして、画素駆動回路２５は、第１画素１００ａの第１電荷蓄積部３００から第２画素１００ｂの第２電荷蓄積部５００への転送が完了する（例えば予め定められた転送時間が経過する）と、第１画素１００ａに供給される第１スイッチング制御信号ＴＲＮの信号レベルをハイレベルからローレベルにする。これにより、第１画素１００ａの第１スイッチングトランジスタ４０１がオフ状態となる。また、画素駆動回路２５は、第１画素１００ａに供給される第３スイッチング制御信号ＳＣＴと第２画素１００ｂに供給される第４スイッチング制御信号ＭＭＩの信号レベルをハイレベルからローレベルにする。これにより、第１画素１００ａの第３スイッチングトランジスタ７０１と第２画素１００ｂの第４スイッチングトランジスタ８０１とがオフ状態となる。
　図８の時刻ｔ５に示すように、駆動処理部２２の画素駆動回路２５は、第１画素１００ａに供給される第３スイッチング制御信号ＳＣＴの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａの第３スイッチングトランジスタ７０１がオン状態となる。そして、列信号線駆動部１０２は、第１画素１００ａが接続された列信号線１０１の状態をリセット状態（リセット電圧ＶＲＳが印加される状態）にする。これにより、列信号線１０１に印加されたリセット電圧ＶＲＳが第１画素１００ａのオン状態の第３スイッチングトランジスタ７０１を経由して第１画素１００ａの第１電荷蓄積部３００に伝達され、図９の時刻ｔ５に示すように、第１画素１００ａの中間電位ＶＦＤがリセットされる。
　そして、中間電位ＶＦＤのリセットが完了する（例えば予め定められたリセット時間が経過する）と、画素駆動回路２５は、第１画素１００ａに供給される第３スイッチング制御信号ＳＣＴの信号レベルをハイレベルからローレベルにする。これにより、第１画素１００ａの第３スイッチングトランジスタ７０１がオフ状態となる。そして、列信号線駆動部１０２は、第１画素１００ａが接続された列信号線１０１の状態を浮遊状態（リセット電圧の印加および読み出し部への接続が行われていない状態）にする。
　次に、図８の時刻ｔ７，ｔ８に示すように、光源３０から信号光ＬＬ１が照射された時点から第２遅延時間ＴＢが経過すると、第２露光転送動作が行われる。第２露光転送動作では、第１画素１００ａの受光部２００が第２露光期間において露光状態となり、第１画素１００ａの受光部２００により生成された電荷が第１画素１００ａの第１スイッチ部４００と第１電荷蓄積部３００と第２スイッチ部６００とを経由して第１画素１００ａの第２電荷蓄積部５００に転送される。
　具体的には、図８の時刻ｔ６に示すように、駆動処理部２２の画素駆動回路２５は、光源３０から第１番目の信号光ＬＬ１が照射された時刻から第２遅延時間ＴＢが経過すると、第１画素１００ａに供給される露光信号ＥＸＰと電荷制御信号ＯＶＦの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａの電荷制御トランジスタ２０２がオフ状態となり、第１画素１００ａの受光部２００が露光状態となり、第１画素１００ａの受光部２００が受光した光に応じた電荷が生成され、図１０の時刻ｔ６に示すように、その生成された電荷の量に応じて第１画素１００ａの入力電位ＶＰＤが変化する。そして、画素駆動回路２５は、第１画素１００ａに供給される露光信号ＥＸＰの信号レベルをローレベルからハイレベルにした時点から第２露光期間が経過すると、第１画素１００ａに供給される露光信号ＥＸＰの信号レベルをハイレベルからローレベルにして電荷制御信号ＯＶＦの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａの電荷制御トランジスタ２０２がオン状態となり、第１画素１００ａの受光部２００が遮光状態となる。なお、この例では、第２露光期間の時間長さは、信号光ＬＬ１のハルス幅に対応する時間長さ（パルス幅と同等の時間長さ）に設定されている。
　また、図８の時刻ｔ６に示すように、駆動処理部２２の画素駆動回路２５は、第１画素１００ａの第１スイッチング制御信号ＴＲＮの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａの第１スイッチングトランジスタ４０１がオン状態となり、第１画素１００ａの受光部２００からオン状態の第１スイッチングトランジスタ４０１を経由して第１電荷蓄積部３００に電荷が転送され、図１０の時刻ｔ６に示すように、その転送された電荷の量に応じて第１画素１００ａの中間電位ＶＦＤが変化する。そして、画素駆動回路２５は、第１画素１００ａの受光部２００から第１電荷蓄積部３００への電荷の転送が完了する（例えば予め定められた転送時間が経過する）と、第１スイッチング制御信号ＴＲＮの信号レベルをハイレベルからローレベルにする。これにより、第１スイッチングトランジスタ４０１がオフ状態となる。
　図８の時刻ｔ７に示すように、駆動処理部２２の画素駆動回路２５は、第１画素１００ａに供給される第２スイッチング制御信号ＣＮＴの信号レベルをローレベルからハイレベルにする。これにより、第２スイッチングトランジスタ６０１がオン状態となり、第１電荷蓄積部３００からオン状態の第２スイッチングトランジスタ６０１を経由して第２電荷蓄積部５００に電荷が転送され、図１０の時刻ｔ７に示すように、その転送された電荷の量に応じて第１画素１００ａの記憶電位ＶＭＭが変化する。なお、第１電荷蓄積部３００から第２電荷蓄積部５００へ転送される電荷の量は、第１電荷蓄積部３００と第２電荷蓄積部５００との静電容量の比に応じた量となっている。そして、画素駆動回路２５は、第１画素１００ａの第１電荷蓄積部３００から第２電荷蓄積部５００への転送が完了する（例えば予め定められた転送時間が経過する）と、第２スイッチング制御信号ＣＮＴの信号レベルをハイレベルからローレベルにする。これにより、第２スイッチングトランジスタ６０１がオフ状態となる。
　次に、図８の時刻ｔ８に示すように、次の照射対象として第２番目の信号光ＬＬ１が選択されると、第１画素１００ａの中間電位ＶＦＤがリセットされる（ステップＳＴ１０７）。具体的には、駆動処理部２２の画素駆動回路２５は、第１画素１００ａに供給される第３スイッチング制御信号ＳＣＴの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａにおいて、第３スイッチングトランジスタ７０１がオン状態となる。そして、列信号線駆動部１０２は、第１画素１００ａが接続された列信号線１０１の状態をリセット状態（リセット電圧ＶＲＳが印加される状態）にする。これにより、列信号線１０１に印加されたリセット電圧ＶＲＳが第１画素１００ａのオン状態の第３スイッチングトランジスタ７０１を経由して第１画素１００ａの第１電荷蓄積部３００に伝達され、図１０の時刻ｔ８に示すように、第１画素１００ａの中間電位ＶＦＤがリセットされる。
　そして、中間電位ＶＦＤのリセットが完了する（例えば予め定められたリセット時間が経過する）と、画素駆動回路２５は、第１画素１００ａに供給される第３スイッチング制御信号ＳＣＴの信号レベルをハイレベルからローレベルにする。これにより、第１画素１００ａの第３スイッチングトランジスタ７０１がオフ状態となる。そして、列信号線駆動部１０２は、第１画素１００ａが接続された列信号線の状態を浮遊状態（リセット電圧の印加および読み出し部への接続が行われていない状態）にする。
　次に、図８の時刻ｔ９，ｔ１０，ｔ１１では、図８の時刻ｔ２，ｔ６，ｔ７と同様の動作が行われる。なお、この例では、時刻ｔ９から時刻ｔ１０までの期間において、第１露光転送動作は、行われない。
　　〔出力処理〕
　図１１を参照して、出力処理について説明する。出力処理では、駆動処理部２２は、駆動制御部４１による制御に応答して、第１画素１００ａおよび第２画素１００ｂの各々において、中間電位ＶＦＤがリセットされた後に、第２電荷蓄積部５００に蓄積された電荷が第２スイッチ部６００を経由して第１電荷蓄積部３００に転送され、第１電荷蓄積部３００に蓄積された電荷に応じた信号が出力部９００により出力されるように、第１画素１００ａおよび第２画素１００ｂを駆動させる。
　具体的には、図１１の時刻ｔ２１に示すように、駆動処理部２２の画素駆動回路２５は、第１画素１００ａおよび第２画素１００ｂの各々に供給される第３スイッチング制御信号ＳＣＴの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａおよび第２画素１００ｂの各々において、第３スイッチングトランジスタ７０１がオン状態となる。また、列信号線駆動部１０２は、第１画素１００ａと第２画素１００ｂが接続された列信号線１０１の状態をリセット状態（リセット電圧ＶＲＳが印加される状態）にする。これにより、列信号線１０１に印加されたリセット電圧ＶＲＳが第１画素１００ａのオン状態の第３スイッチングトランジスタ７０１を経由して第１画素１００ａの第１電荷蓄積部３００に伝達され、第１画素１００ａの中間電位ＶＦＤがリセットされる。これと同様に、列信号線１０１に印加されたリセット電圧ＶＲＳが第２画素１００ｂのオン状態の第３スイッチングトランジスタ７０１を経由して第２画素１００ｂの第１電荷蓄積部３００に伝達され、第１画素１００ａの中間電位ＶＦＤがリセットされる。そして、中間電位ＶＦＤのリセットが完了する（例えば予め定められたリセット時間が経過する）と、画素駆動回路２５は、第１画素１００ａおよび第２画素１００ｂの各々に供給される第３スイッチング制御信号ＳＣＴの信号レベルをハイレベルからローレベルにする。これにより、第１画素１００ａおよび第２画素１００ｂの各々において第３スイッチングトランジスタ７０１がオフ状態となる。そして、列信号線駆動部１０２は、第１画素１００ａと第２画素１００ｂとが接続された列信号線１０１の状態を読み出し状態（読み出し部に接続された状態）にする。
　次に、図１１の時刻ｔ２２に示すように、駆動処理部２２の画素駆動回路２５は、第１画素１００ａおよび第２画素１００ｂの各々に供給される第２スイッチング制御信号ＣＮＴの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａおよび第２画素１００ｂの各々において、第２スイッチングトランジスタ６０１がオン状態となり、第２電荷蓄積部５００からオン状態の第２スイッチングトランジスタ６０１を経由して第１電荷蓄積部３００へ電荷が転送され、その転送された電荷の量に応じて中間電位ＶＦＤが変化する。なお、第２電荷蓄積部５００から第１電荷蓄積部３００へ転送される電荷の量は、第１電荷蓄積部３００と第２電荷蓄積部５００との静電容量の比に応じた量となっている。そして、画素駆動回路２５は、第１画素１００ａおよび第２画素１００ｂの各々において第２電荷蓄積部５００から第１電荷蓄積部３００への電荷の転送が完了する（例えば予め定められた転送時間が経過する）と、第１画素１００ａおよび第２画素１００ｂの各々に供給される第２スイッチング制御信号ＣＮＴの信号レベルをハイレベルからローレベルにする。これにより、第１画素１００ａおよび第２画素１００ｂの各々において第２スイッチングトランジスタ６０１がオフ状態となる。
　次に、図１１の時刻ｔ２３に示すように、駆動処理部２２の垂直シフトレジスタ２６は、第１画素１００ａに供給される選択制御信号ＳＥＬの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａにおいて、選択トランジスタ９０２がオン状態となり、第１電荷蓄積部３００に蓄積された電荷に応じた信号が増幅トランジスタ９０１からオン状態の選択トランジスタ９０２を経由して列信号線１０１に出力される。そして、駆動処理部２２の垂直シフトレジスタ２６は、第１画素１００ａに供給される選択制御信号ＳＥＬの信号レベルをローレベルからハイレベルにした時点から予め定められた出力時間（信号期間）が経過すると、第１画素１００ａに供給される選択制御信号ＳＥＬの信号レベルをハイレベルからローレベルにする。これにより、第１画素１００ａから列信号線１０１への信号の出力が一旦停止される。
　次に、図１１の時刻ｔ２４に示すように、駆動処理部２２の画素駆動回路２５は、第１画素１００ａに供給される第３スイッチング制御信号ＳＣＴの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａにおいて、第３スイッチングトランジスタ７０１がオン状態となる。また、列信号線駆動部１０２は、第１画素１００ａが接続された列信号線１０１の状態をリセット状態（リセット電圧ＶＲＳが印加される状態）にする。これにより、列信号線１０１に印加されたリセット電圧ＶＲＳが第１画素１００ａのオン状態の第３スイッチングトランジスタ７０１を経由して第１画素１００ａの第１電荷蓄積部３００に伝達され、第１画素１００ａの中間電位ＶＦＤがリセットされる。そして、中間電位ＶＦＤのリセットが完了する（例えば予め定められたリセット時間が経過する）と、画素駆動回路２５は、第１画素１００ａに供給される第３スイッチング制御信号ＳＣＴの信号レベルをハイレベルからローレベルにする。これにより、第１画素１００ａにおいて第３スイッチングトランジスタ７０１がオフ状態となる。そして、列信号線駆動部１０２は、第１画素１００ａが接続された列信号線１０１の状態を読み出し状態（読み出し部に接続された状態）にする。
　次に、図１１の時刻ｔ２５に示すように、駆動処理部２２の垂直シフトレジスタ２６は、第１画素１００ａに供給される選択制御信号ＳＥＬの信号レベルをローレベルからハイレベルにする。これにより、第１画素１００ａにおいて、選択トランジスタ９０２がオン状態となり、第１電荷蓄積部３００に蓄積された電荷に応じた信号（すなわちリセットレベルの信号）が増幅トランジスタ９０１からオン状態の選択トランジスタ９０２を経由して列信号線１０１に出力される。そして、垂直シフトレジスタ２６は、第１画素１００ａに供給される選択制御信号ＳＥＬの信号レベルをローレベルからハイレベルにした時点から予め定められた出力時間（リセット期間）が経過すると、第１画素１００ａに供給される選択制御信号ＳＥＬの信号レベルをハイレベルからローレベルにする。
　なお、図１１の例では、時刻ｔ２３から選択制御信号ＳＥＬの信号レベルがハイレベルからローレベルになる時刻までの期間が信号期間となり、時刻ｔ２５から選択制御信号ＳＥＬの信号レベルがハイレベルからローレベルになる時刻までの期間がリセット期間となる。そして、相関二重サンプリング回路２７は、第１画素１００ａの出力部９００から列信号線１０１に出力された信号のうち信号期間における信号レベルとリセット期間における信号レベルとをサンプリングする。相関二重サンプリング回路２７により処理された信号は、水平シフトレジスタ２８と出力回路２９とを経由して制御部４０の情報出力部４２に供給される。
　次に、図１１の時刻ｔ２６に示すように、駆動処理部２２の垂直シフトレジスタ２６は、第２画素１００ｂに供給される選択制御信号ＳＥＬの信号レベルをローレベルからハイレベルにする。これにより、第２画素１００ｂにおいて、選択トランジスタ９０２がオン状態となり、第１電荷蓄積部３００に蓄積された電荷に応じた信号が増幅トランジスタ９０１からオン状態の選択トランジスタ９０２を経由して列信号線１０１に出力される。そして、駆動処理部２２の垂直シフトレジスタ２６は、第２画素１００ｂに供給される選択制御信号ＳＥＬの信号レベルをローレベルからハイレベルにした時点から予め定められた出力時間（信号期間）が経過すると、第２画素１００ｂに供給される選択制御信号ＳＥＬの信号レベルをハイレベルからローレベルにする。これにより、第２画素１００ｂから列信号線１０１への信号の出力が一旦停止される。
　次に、図１１の時刻ｔ２７に示すように、駆動処理部２２の画素駆動回路２５は、第２画素１００ｂに供給される第３スイッチング制御信号ＳＣＴの信号レベルをローレベルからハイレベルにする。これにより、第２画素１００ｂにおいて、第３スイッチングトランジスタ７０１がオン状態となる。また、列信号線駆動部１０２は、第２画素１００ｂが接続された列信号線１０１の状態をリセット状態（リセット電圧ＶＲＳが印加される状態）にする。これにより、列信号線１０１に印加されたリセット電圧ＶＲＳが第２画素１００ｂのオン状態の第３スイッチングトランジスタ７０１を経由して第２画素１００ｂの第１電荷蓄積部３００に伝達され、第２画素１００ｂの中間電位ＶＦＤがリセットされる。そして、中間電位ＶＦＤのリセットが完了する（例えば予め定められたリセット時間が経過する）と、画素駆動回路２５は、第２画素１００ｂに供給される第３スイッチング制御信号ＳＣＴの信号レベルをハイレベルからローレベルにする。これにより、第２画素１００ｂにおいて第３スイッチングトランジスタ７０１がオフ状態となる。そして、列信号線駆動部１０２は、第２画素１００ｂが接続された列信号線１０１の状態を読み出し状態（読み出し部に接続された状態）にする。
　次に、図１１の時刻ｔ２８に示すように、駆動処理部２２の垂直シフトレジスタ２６は、第２画素１００ｂに供給される選択制御信号ＳＥＬの信号レベルをローレベルからハイレベルにする。これにより、第２画素１００ｂにおいて、選択トランジスタ９０２がオン状態となり、第１電荷蓄積部３００に蓄積された電荷に応じた信号（すなわちリセットレベルの信号）が増幅トランジスタ９０１からオン状態の選択トランジスタ９０２を経由して列信号線１０１に出力される。そして、垂直シフトレジスタ２６は、第２画素１００ｂに供給される選択制御信号ＳＥＬの信号レベルをローレベルからハイレベルにした時点から予め定められた出力時間（リセット期間）が経過すると、第２画素１００ｂに供給される選択制御信号ＳＥＬの信号レベルをハイレベルからローレベルにする。
　なお、図１１の例では、時刻ｔ２６から選択制御信号ＳＥＬの信号レベルがハイレベルからローレベルになる時刻までの期間が信号期間となり、時刻ｔ２８から選択制御信号ＳＥＬの信号レベルがハイレベルからローレベルになる時刻までの期間がリセット期間となる。そして、相関二重サンプリング回路２７は、第２画素１００ｂの出力部９００から列信号線１０１に出力された信号のうち信号期間における信号レベルとリセット期間における信号レベルとをサンプリングする。相関二重サンプリング回路２７により処理された信号は、水平シフトレジスタ２８と出力回路２９とを経由して制御部４０の情報出力部４２に供給される。
　以上のように、出力処理では、Ｈ個の画素行部の各々において、ｊｍａｘ個の距離検出期間毎に、その画素行部に属する第１画素１００ａの群および第１画素１００ａの群に対応する第２画素１００ｂの群から信号が出力されることにより、制御部４０の情報出力部に対してｊｍａｘ×２個のカウント画像が出力されたことになる。なお、カウント画像は、それぞれがカウント値を示すＰ×Ｑ個の信号値からなる情報のことである。また、カウント値は、第２電荷蓄積部５００に蓄積された電荷の量に応じた値であり、この例では、露光状態の受光部２００が受光した反射光ＬＬ２の数に応じた値となっている。また、この例では、第２電荷蓄積部５００に蓄積された電荷の量が多くなる（露光状態の受光部２００が受光した反射光ＬＬ２の数が多くなる）に連れてカウント値が大きくなる。
　　〔情報出力部の動作：距離情報の出力〕
　次に、情報出力部４２による動作について説明する。駆動制御部４１による距離検出処理が完了すると、情報出力部４２は、Ｎ個（この例ではｊｍａｘ×２）の距離区間にそれぞれ対応するＮ個のカウント画像（それぞれがカウント値を示すＰ×Ｑ個の信号値からなる情報）を取得する。そして、情報出力部４２は、これらのＮ個のカウント画像に基づいて距離画像（それぞれが対象物までの距離に応じた値を示すＰ×Ｑ個の距離値により構成された三次元情報）を生成し、その距離画像を出力する。
　例えば、情報出力部４２は、Ｎ個のカウント画像の各々に対して比較処理を行う。第Ｋ番目のカウント画像に対する比較処理では、情報出力部４２は、第Ｋ番目のカウント画像を構成するＰ×Ｑ個の信号値（カウント値）の各々について、その信号値が第Ｋ番目のカウント画像に対応する第Ｋ番目の距離区間に対して定められた閾値以上であるか否かを判定する。Ｎ個の距離区間の各々に対して定められた閾値は、例えば、その距離区間に対象物が存在しているときに取得される信号値（カウント値）に設定されている。
　そして、情報出力部４２は、Ｎ個のカウント画像の各々に対する比較処理の結果に基づいて距離画像を生成する。例えば、情報出力部４２は、第Ｋ番目のカウント画像を構成するＰ×Ｑ個の信号値（カウント値）のうち第Ｘ行目（Ｘは１以上でＰ以下の整数）で第Ｙ列目（Ｙは１以上でＱ以下の整数）の信号値が第Ｋ番目のカウント画像に対して定められた閾値以上である場合に、距離画像を構成するＰ×Ｑ個の距離値のうち第Ｘ行目で第Ｙ行目の距離値を第Ｋ番目の距離区間に対応する値に設定する。
　なお、情報出力部４２は、背景光に応じてＮ個の距離区間の各々に対して定められた閾値を調節するように構成されていてもよい。
　　〔駆動制御部の動作：撮像制御〕
　次に、図１２を参照して、駆動制御部４１による撮像制御について説明する。撮像制御では、駆動処理部２２は、駆動制御部４１による制御に応答して撮像動作を行う。
　　　〈ステップＳＴ２０１〉
　まず、駆動処理部２２は、駆動制御部４１による制御に応答して、入力電位ＶＰＤと中間電位ＶＦＤとがリセットされるように、複数の画素１００を駆動させる。
　　　〈ステップＳＴ２０２〉
　次に、駆動処理部２２は、駆動制御部４１による制御に応答して、受光部２００が予め定められた露光時間だけ露光状態となるように、複数の画素１００を駆動させる。これにより、受光部２００が露光状態となり、受光部２００が受光した光に応じた電荷が生成され、その生成された電荷の量に応じて入力電位ＶＰＤが変化する。
　　　〈ステップＳＴ２０３〉
　次に、駆動処理部２２は、駆動制御部４１による制御に応答して、受光部２００により生成された電荷が第１スイッチ部４００により第１電荷蓄積部３００に転送されるように、複数の画素１００を駆動させる。これにより、受光部２００から第１スイッチ部４００を経由して第１電荷蓄積部３００に電荷が転送され、その転送された電荷の量に応じて中間電位ＶＦＤが変化する。
　　　〈ステップＳＴ２０４〉
　次に、駆動処理部２２は、駆動制御部４１による制御に応答して、第１電荷蓄積部３００に蓄積された電荷に応じた信号が出力部９００により出力されるように、複数の画素１００をＰ個の画素行毎に駆動させる。これにより、複数の画素１００の各々の第１電荷蓄積部３００に蓄積された電荷に応じた信号が相関二重サンプリング回路２７と水平シフトレジスタ２８と出力回路２９とを経由して制御部４０に供給される。すなわち、制御部４０には、それぞれが輝度に応じた値を示す複数の信号値からなる情報（輝度画像）が供給される。
　　〔実施形態による効果〕
　以上のように、複数の画素１００のＰ個の画素行のうち少なくとも１つの画素行が指定されている期間中に、複数の画素１００のＱ個の画素列のうち少なくとも１つの画素列において、その画素列を構成するＰ個の画素のうち指定された画素行に属する第１画素１００ａの受光部２００により生成された電荷を、その第１画素１００ａの第２電荷蓄積部５００だけでなく、その画素列に属するＰ個の画素１００のうち第１画素１００ａとともに列信号線１０１に接続された第２画素１００ｂの第２電荷蓄積部５００にも転送することができる。具体的には、第１露光転送動作により第１画素１００ａの受光部２００から第２画素１００ｂの第２電荷蓄積部５００に電荷を転送することができ、第２露光転送動作により第１画素１００ａの受光部２００から第１画素１００ａの第２電荷蓄積部５００に電荷を転送することができる。これにより、固体撮像装置２０の処理速度を向上させることができる。
　なお、固体撮像装置２０から対象物までの距離が長くなるに連れて、対象物から固体撮像装置２０に帰還する反射光ＬＬ２の強度が低くなる傾向にある。すなわち、光源３０から信号光ＬＬ１が照射された時点から第２遅延時間ＴＢ（第１遅延時間ＴＡよりも長い遅延時間）の経過後に受光部２００により受光される反射光ＬＬ２強度は、光源３０から信号光ＬＬ１が照射された時点から第１遅延時間ＴＡの経過後に受光部２００により受光される反射光ＬＬ２の強度よりも低くなる傾向にある。また、第２露光転送動作における電荷の転送経路（第１画素１００ａの受光部２００から第１画素１００ａの第２電荷蓄積部５００に至る経路）は、第１露光転送動作における電荷の転送経路（第１画素１００ａの受光部２００から第２画素１００ｂの第２電荷蓄積部５００に至る経路）よりも短くなっている。そのため、第２露光転送動作における電荷の転送ロスは、第１露光転送動作における電荷の転送ロスよりも少なくなっている。したがって、連続露光転送動作において、光源３０から信号光ＬＬ１が照射された時点から第１遅延時間ＴＡの経過後に第１露光転送動作を行い、その後、光源３０から信号光ＬＬ１が照射された時点から第２遅延時間ＴＢの経過後に第２露光転送動作を行うことにより、反射光ＬＬ２の強度が比較的に低くなる場合（すなわち第２遅延時間ＴＢの経過後）に、電荷の転送ロスが比較的に少ない転送経路（すなわち第２露光転送動作における転送経路）を利用して、第１画素１００ａの受光部２００により生成された電荷を転送することができる。
　また、信号光ＬＬ１の照射範囲がライン状となるように光源３０が信号光ＬＬ１を照射することにより、信号光ＬＬ１の照射範囲が複数の画素１００の全部に対応する被写界を同時に照らす範囲に設定されている場合よりも、信号光ＬＬ１の強度を向上させることができる。これにより、固体撮像システム１０により測定することが可能な距離を長くすることができる。
　また、この例では、複数の列信号線１０１の各々にリセット電圧ＶＲＳを印加する列信号線駆動部１０２が設けられている。そして、複数の画素１００の各々において第３スイッチ部７００により第１電荷蓄積部３００と列信号線１０１とを接続して列信号線駆動部１０２により列信号線１０１にリセット電圧ＶＲＳを印加することにより、第１電荷蓄積部３００の電位（中間電位ＶＦＤ）をリセットすることができる。また、複数の画素１００の各々において第４スイッチ部８００により第２電荷蓄積部５００と列信号線１０１とを接続して列信号線駆動部１０２により列信号線１０１にリセット電圧ＶＲＳを印加することにより、第２電荷蓄積部５００の電位（記憶電位ＶＭＭ）をリセットすることができる。このように、列信号線駆動部１０２を設けることにより、画素１００に中間電位ＶＦＤをリセットするための構成（例えばトランジスタ）を別途設けることなく、中間電位ＶＦＤをリセットすることができる。また、画素１００に記憶電位ＶＭＭをリセットするための構成（例えばトランジスタ）を別途設けることなく、記憶電位ＶＭＭをリセットすることができる。これにより、画素１００の回路規模を低減することができる。
　また、この例では、複数の画素１００の各々に出力部９００が設けられている。そして、第２電荷蓄積部５００に蓄積されている電荷を第２スイッチ部６００を経由して第１電荷蓄積部３００に転送して第１電荷蓄積部３００に蓄積された電荷に応じた信号を出力部９００により列信号線１０１に出力することにより、第２電荷蓄積部５００に蓄積された電荷に応じた信号を列信号線１０１に出力することができる。
　（固体撮像装置の変形例）
　図１２に示すように、複数の列信号線１０１は、複数の画素１００のＱ個の画素列の各々に対して２つ以上の列信号線１０１が対応するように設けられていてもよい。図１２の例では、複数の画素１００のＱ個の画素列の各々に対して３つの列信号線（第１列信号線１０１ａと第２列信号線１０１ｂと第３列信号線１０１ｃ）が対応している。そして、第３Ｚ－２行目（Ｚは１以上でＰ/３以下の整数、この例ではＰは３の倍数）の画素１００が第１列信号線１０１ａに接続され、第３Ｚ－１行目の画素１００が第２列信号線１０１ｂに接続され、第３Ｚ段目の画素１００が第３列信号線１０１ｃに接続されている。
　図１２に示した固体撮像装置２０では、複数の画素１００のＰ個の画素行の中から２以上の画素行を同時に指定することができる。具体的には、この例では、３つの画素行（第３Ｚ－２行目の画素行と第３Ｚ－１行目の画素行と第３Ｚ行目の画素行）を同時に指定することができる。これにより、固体撮像装置２０の処理速度を向上させることができる。
　（距離検出制御の変形例）
　なお、図１４および図１５に示すように、１つの距離検出期間において３つ以上の距離区間に関する距離検出制御が行われてもよい。
　図１４の例では、第１番目～第３番目の距離検出期間の各々において、第２番目の信号光ＬＬ１に応答して行われる第１露光転送動作に関連する第１距離区間および転送先（電荷の転送先）は、第１番目の信号光ＬＬ１に応答して行われる第１露光転送動作に関連する第１距離区間および転送先（電荷の転送先）と異なっている。例えば、図１４の例の第１段目は、第１番目の距離検出期間の第１番目の信号光ＬＬ１に対して、第１露光転送動作が実施され、その第１露光転送動作に関連する第１距離区間が第１番目の距離区間に設定され、その第１露光転送動作における電荷の転送先が第２画素に設定されていることを示している。そして、図１４の例の第２段目は、第１番目の距離検出期間の第２番目の信号光ＬＬ１に対して、第１露光転送動作が実施され、その第１露光転送動作に関連する第１距離区間が第２番目の距離区間に設定され、その第１露光転送動作における電荷の転送先が第３画素に設定されていることを示している。なお、第３画素は、第１画素１００ａおよび第２画素１００ｂが属する画素列に属するＰ個の画素１００のうち第１画素１００ａおよび第２画素１００ｂとともに列信号線１０１に接続される画素のことである。
　図１４の例のような設定の場合、図１５に示すように、第１番目から第３番目までの３つの距離検出期間の各々において３つの距離区間に関する距離検出制御が行われることになる。例えば、図１４の例では、第１番目の距離検出期間において、第１番目の信号光ＬＬ１が照射されると、第１番目の距離区間（図１４の例ではゼロからＲ/８までの区間）に関連する第１露光転送動作と第８番目の距離区間（図１４の例では７Ｒ/８からＲまでの区間）に関連する第２露光転送動作とが行われ、第２番目の信号光ＬＬ１が照射されると、第２番目の距離区間（図１４の例ではＲ/８から２Ｒ/８までの区間）に関連する第１露光転送動作と第８番目の距離区間に関連する第２露光転送動作とが行われる。
　（その他の実施形態）
　以上の説明において、Ｎ個の距離区間は、それぞれ同一の区間長さに設定されていてもよいし、それぞれ異なる区間長さに設定されていてもよい。
　また、以上の実施形態および変形例を適宜組み合わせて実施してもよい。以上の実施形態および変形例は、本質的に好ましい例示であって、この発明、その適用物、あるいはその用途の範囲を制限することを意図するものではない。
　以上説明したように、ここに開示する技術は、固体撮像装置、固体撮像システム、固体撮像装置の駆動方法に有用である。
１０　　　　　固体撮像システム
２０　　　　　固体撮像装置
２１　　　　　画素領域
２２　　　　　駆動処理部
２５　　　　　画素駆動回路
２６　　　　　垂直シフトレジスタ
２７　　　　　相関二重サンプリング回路
２８　　　　　水平シフトレジスタ
２９　　　　　出力回路
３０　　　　　光源
４０　　　　　制御部
４１　　　　　駆動制御部
４２　　　　　情報出力部
１００　　　　画素
１００ａ　　　第１画素
１００ｂ　　　第２画素
２００　　　　受光部
２０１　　　　光電変換要素
２０２　　　　電荷制御トランジスタ
３００　　　　第１電荷蓄積部
３０１　　　　フローティングディフュージョン部
４００　　　　第１スイッチ部
４０１　　　　第１スイッチングトランジスタ
５００　　　　第２電荷蓄積部
５０１　　　　電荷蓄積キャパシタ
６００　　　　第２スイッチ部
６０１　　　　第２スイッチングトランジスタ
７００　　　　第３スイッチ部
７０１　　　　第３スイッチングトランジスタ
８００　　　　第４スイッチ部
８０１　　　　第４スイッチングトランジスタ
９００　　　　出力部
９０１　　　　増幅トランジスタ
９０２　　　　選択トランジスタ

Claims (10)

  1. 　Ｐ行Ｑ列の行列状に配列された複数の画素と、
    　それぞれが前記複数の画素のＱ個の画素列のいずれか１つに対応し、該画素列に属するＰ個の画素のうち２つ以上の画素が接続される複数の列信号線とを備え、
    　前記複数の画素の各々は、
    　　露光状態と遮光状態とを切り換え可能に構成されて該露光状態において受光した光に応じた電荷を生成する受光部と、
    　　前記電荷を蓄積する第１電荷蓄積部と、
    　　前記受光部と前記第１電荷蓄積部との接続を切り換える第１スイッチ部と、
    　　前記電荷を蓄積する第２電荷蓄積部と、
    　　前記第１電荷蓄積部と前記第２電荷蓄積部との接続を切り換える第２スイッチ部と、
    　　前記第１電荷蓄積部と前記複数の列信号線のうち該画素に対応する列信号線との接続を切り換える第３スイッチ部と、
    　　前記第２電荷蓄積部と前記複数の列信号線のうち該画素に対応する列信号線との接続を切り換える第４スイッチ部とを有している
    ことを特徴とする固体撮像装置。
  2. 　請求項１において、
    　前記複数の列信号線は、前記複数の画素のＱ個の画素列の各々に対して２つ以上の列信号線が対応するように設けられている
    ことを特徴とする固体撮像装置。
  3. 　請求項１または２において、
    　前記複数の画素の各々は、前記第１電荷蓄積部に蓄積された電荷に応じた信号を該画素に対応する列信号線に出力する出力部を有している
    ことを特徴とする固体撮像装置。
  4. 　請求項１～３のいずれか１項において、
    　前記複数の列信号線の各々に対してリセット電圧を印加する列信号線駆動部を備えている
    ことを特徴とする固体撮像装置。
  5. 　請求項１～４のいずれか１項において、
    　前記複数の画素を駆動させる駆動処理部を備え、
    　前記駆動処理部は、前記複数の画素のＰ個の画素行のうち少なくとも１つの画素行が指定されて該複数の画素のＱ個の画素列のうち少なくとも１つの画素列において第１露光転送動作と第２露光転送動作とが少なくとも１回ずつ行われるように該複数の画素を駆動させるフォトンカウンティング動作を行い、
    　前記第１露光転送動作では、前記画素列に属するＰ個の画素のうち指定された画素行に属する画素である第１画素の受光部が第１露光期間において露光状態となり、該第１画素の受光部により生成された電荷が該第１画素の第１スイッチ部と第１電荷蓄積部と第３スイッチ部とを経由して前記複数の列信号線のうち該第１画素が接続される列信号線に転送され、該列信号線に転送された電荷が該画素列に属するＰ個の画素のうち該第１画素とともに該列信号線に接続される画素である第２画素の第４スイッチ部を経由して該第２画素の第２電荷蓄積部に転送され、
    　前記第２露光転送動作では、前記第１画素の受光部が第２露光期間において露光状態となり、該第１画素の受光部により生成された電荷が該第１画素の第１スイッチ部と第１電荷蓄積部と第２スイッチ部とを経由して該第１画素の第２電荷蓄積部に転送される
    ことを特徴とする固体撮像装置。
  6. 　請求項５に記載の固体撮像装置と、
    　信号光を照射する光源と、
    　前記固体撮像装置の動作および前記光源の動作を制御する制御部とを備えている
    ことを特徴とする固体撮像システム。
  7. 　請求項６において、
    　前記制御部は、前記複数の画素のＰ個の画素行のうち少なくとも１つの画素行が指定されて複数の距離検出期間の各々において前記駆動処理部により前記フォトンカウンティング動作が行われ、該複数の距離検出期間の各々において行われるフォトンカウンティング動作において連続露光転送動作が少なくとも１回行われるように、前記固体撮像装置の動作および前記光源の動作を制御する距離検出制御を行い、
    　前記連続露光転送動作では、前記光源から前記信号光が照射され、該光源から該信号光が照射された時点から第１距離区間に対応する第１遅延時間が経過した後に前記第１露光転送動作および前記第２露光転送動作の一方が行われ、その後、該光源から該信号光が照射された時点から第２距離区間に対応する第２遅延時間が経過した後に該第１露光転送動作および該第２露光転送動作の他方が行われ、
    　前記第２距離区間は、前記第１距離区間よりも前記固体撮像装置から遠い区間に設定され、前記第２遅延時間は、前記第１遅延時間よりも長い時間に設定されている
    ことを特徴とする固体撮像システム。
  8. 　請求項７において、
    　前記連続露光転送動作では、前記光源から前記信号光が照射され、該光源から該信号光が照射された時点から前記第１遅延時間が経過した後に前記第１露光転送動作が行われ、その後、該光源から該信号光が照射された時点から前記第２遅延時間が経過した後に前記第２露光転送動作が行われる
    ことを特徴とする固体撮像システム。
  9. 　請求項７または８において、
    　前記光源は、前記信号光の照射範囲が前記複数の画素の行方向に延びるライン状となるように該信号光を照射可能であり、且つ、該信号光の照射範囲を該複数の画素の列方向に切り換え可能に構成され、
    　前記制御部は、前記複数の画素のＰ個の画素行のうち指定された画素行に対応する被写界が前記信号光の照射範囲内となるように前記光源の動作を制御する
    ことを特徴とする固体撮像システム。
  10. 　Ｐ行Ｑ列の行列状に配列された複数の画素と、それぞれが前記複数の画素のＱ個の画素列のいずれか１つに対応し、該画素列に属するＰ個の画素のうち２つ以上の画素が接続される複数の列信号線とを備え、前記複数の画素の各々は、露光状態と遮光状態とを切り換え可能に構成されて該露光状態において受光した光に応じた電荷を生成する受光部と、前記電荷を蓄積する第１電荷蓄積部と、前記受光部と前記第１電荷蓄積部との接続を切り換える第１スイッチ部と、前記電荷を蓄積する第２電荷蓄積部と、前記第１電荷蓄積部と前記第２電荷蓄積部との接続を切り換える第２スイッチ部と、前記第１電荷蓄積部と前記複数の列信号線のうち該画素に対応する列信号線との接続を切り換える第３スイッチ部と、前記第２電荷蓄積部と前記複数の列信号線のうち該画素に対応する列信号線との接続を切り換える第４スイッチ部とを有する固体撮像装置の駆動方法であって、
    　前記複数の画素のＰ個の画素行のうち少なくとも１つの画素行を指定する行指定ステップと、
    　前記複数の画素のＱ個の画素列のうち少なくとも１つの画素列において、該画素列に属するＰ個の画素のうち前記行指定ステップにおいて指定された画素行に属する画素である第１画素の受光部が第１露光期間において露光状態となり、該第１画素の受光部により生成された電荷が該第１画素の第１スイッチ部と第１電荷蓄積部と第３スイッチ部とを経由して前記複数の列信号線のうち該第１画素が接続される列信号線に転送され、該列信号線に転送された電荷が該画素列に属するＰ個の画素のうち該第１画素とともに該列信号線に接続される画素である第２画素の第４スイッチ部を経由して該第２画素の第２電荷蓄積部に転送されるように、該複数の画素を駆動させる第１露光転送ステップと、
    　前記複数の画素のＱ個の画素列のうち少なくとも１つの画素列において、前記第１画素の受光部が第２露光期間において露光状態となり、該第１画素の受光部により生成された電荷が該第１画素の第１スイッチ部と第１電荷蓄積部と第２スイッチ部とを経由して該第１画素の第２電荷蓄積部に転送されるように、該複数の画素を駆動させる第２露光転送ステップとを備えている
    ことを特徴とする固体撮像装置の駆動方法。
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