KR20220107260A

KR20220107260A - 랜덤 액세스 센서

Info

Publication number: KR20220107260A
Application number: KR1020227022161A
Authority: KR
Inventors: 찰스 애덤스 제이알. 슈나이더; 브라이언 클렘바라; 라파엘 도밍게스 캐스트로우; 제수스 루이스 아마야; 조세 엔젤 세고비아 델 라 토레; 브루노우 질리; 아나 곤잘레스 마르케즈
Original assignee: 퍼킨엘머 헬스 사이언시즈, 아이엔씨.
Priority date: 2019-12-13
Filing date: 2020-12-08
Publication date: 2022-08-02
Also published as: WO2021118971A1; AU2020401544A1; EP4074022A1; US11758257B2; JP2023506188A; CN114902650A; JP7474852B2; CA3164318A1; US20210185199A1

Abstract

개별적으로 어드레싱가능한 전송 트랜지스터들 및 개별적으로 어드레싱가능한 리셋 트랜지스터들을 갖는 회로, 예를 들어, CMOS 센서가 설명된다. 개별적으로 어드레싱가능한 트랜지스터들을 통해, 동일하거나 상이한 크기 및/또는 동일하거나 상이한 노출 시간의 상이한 관심 영역들 내의 픽셀들이 효율적으로 처리될 수 있다. 상이한 관심 영역들은 동시에 노출되고, 독립적으로 판독될 수 있다.

Description

랜덤 액세스 센서

관련 사건들에 대한 상호참조

본 출원은 공동 계류 중인, 2019년 12월 13일에 출원된 "Random Access Sensor"라는 명칭의 US 가출원 제62/947,579호, 및 2020년 11월 19일에 출원된 "Random Access Sensor"라는 명칭의 US 정규출원 제16/952,418호의 우선권을 주장한다.

기술분야

본 개시의 다양한 양태들은 랜덤하게 어드레싱가능한 센서에 관한 것이다.

CMOS 센서들은 이미지 캡처 환경들에서 널리 사용되고 있다. CMOS 센서에서의 픽셀 어레이들은 모든 픽셀들이 동일한 노출 간격 동안 동시에 노출되는 글로벌 셔터, 및 픽셀들이 보통 라인 단위로 순차적으로 노출되는 롤링 셔터를 포함하는 상이한 기술들을 사용하여 노출될 수 있다. 포토그래피 및 일부 비디오 적용예들에서, 롤링 셔터들은 움직임 아티팩트(movement artifact)들을 통합함으로써 이미지들을 부자연스럽게 스큐(skew)시킬 수 있다. 다른 적용예들에서, 캡처된 데이터를 신속하게 캡처하고 판독하는 능력은 더 중요하다.

다음의 요약은 특정 특징들의 단순화된 요약을 제시한다. 본 요약은 광범위한 개관이 아니고, 핵심 또는 중요 요소들을 식별하도록 의도되지 않는다.

개별적으로 어드레싱가능한 전송 트랜지스터들 및 개별적으로 어드레싱가능한 리셋 트랜지스터들을 갖는 회로, 예를 들어, CMOS 센서가 개시된다. 개별적으로 어드레싱가능한 트랜지스터들을 통해, 동일하거나 상이한 크기 및/또는 동일하거나 상이한 노출 시간의 상이한 관심 영역들 내의 픽셀들이 효율적으로 처리될 수 있다. 상이한 관심 영역들은 동시에 노출되고, 독립적으로 판독될 수 있다. 이와 같이, 랜덤 액세스 CMOS 센서에 대한 시스템들, 장치들, 및 방법들이 설명된다. CMOS 센서는 포토다이오드들, 부동 확산 노드들, 및 포토다이오드들을 부동 확산 노드들에 연결하는 전송 트랜지스터들을 포함할 수 있다. 전송 트랜지스터들은 두 개 이상의 전송 선택 신호에 의해 선택가능할 수 있다. 전송 선택 신호들은 전송 트랜지스터들의 동작을 제어하기 위해 연결된 하나 이상의 트랜지스터에 의해 조합될 수 있다. 두 개 이상의 전송 선택 신호를 사용함으로써, 전송 트랜지스터들은 개별적으로 어드레싱될 수 있다. CMOS 센서의 출력은 소스-팔로워 출력을 포함할 수 있다. CMOS 센서는 리셋 트랜지스터들 및/또는 선택 트랜지스터들을 포함할 수 있고, 여기서 트랜지스터들은 두 개 이상의 선택 신호에 의해 제어될 수 있다. 선택 신호들의 조합들을 사용하여, 관련 트랜지스터들은 개별적으로 어드레싱될 수 있다. CMOS 센서는 각 ROI가 제어 회로부의 하나 이상의 세트에 의해 핸들링되는 하나 이상의 관심 영역(ROI)을 포함할 수 있다.

이에 따라, 본 개시는 CMOS 센서들, 픽셀들, 및/또는 회로들을 포함하며, 회로들은, 포토다이오드를 부동 확산 노드에 연결하는 제1 전송 트랜지스터 - 제1 전송 트랜지스터는: (i) 제1 전송 선택 입력과, (ii) 제2 전송 선택 입력의 조합에 의해 개별적으로 선택가능함 -; 부동 확산 노드에 연결된 게이트를 갖는 소스-팔로워 구성의 출력 트랜지스터; 및 출력 트랜지스터의 출력에 연결된 선택 트랜지스터를 포함한다. 일부 실시예들에서, 회로는 (i) 제1 전송 선택 입력, 또는 (ii) 제2 전송 선택 입력에 연결되는 게이트 단자를 갖는 제1 전송 선택 트랜지스터를 더 포함하며, 제1 전송 선택 트랜지스터는: (1) 제1 전송 선택 트랜지스터의 게이트 단자, 및 (2) (a) 제1 전송 선택 입력 또는 (b) 제2 전송 선택 입력의 다른 하나 사이에 연결된다.

하나 이상의 양태에서, 회로는, 개별적으로 어드레싱가능한 제1 리셋 선택 입력; 개별적으로 어드레스 가능한 제2 리셋 선택 입력; 하나 이상의 전위와 부동 확산 노드 사이에 연결된 리셋 트랜지스터; 및 (i) 제1 리셋 선택 입력, 또는 (ii) 제2 리셋 선택 입력에 연결되는 게이트 단자를 갖는 제1 리셋 선택 트랜지스터 - 제1 리셋 선택 트랜지스터는 그 외, (1) 제1 리셋 트랜지스터의 게이트 단자와, (2) (a) 제1 리셋 선택 입력, 또는 (b) 제2 리셋 선택 입력의 다른 하나 사이에 연결됨 - 를 더 포함한다. 회로는 또한, 제2 전송 선택 트랜지스터를 포함하며, 제2 전송 선택 트랜지스터는 (i) 제1 전송 선택 입력, 또는 (ii) 제2 전송 선택 입력의 보완물에 연결되는 게이트 단자를 포함하며, 제2 전송 선택 트랜지스터는 그 외, (1) 제1 전송 트랜지스터의 게이트 단자와, (2) 하나 이상의 전위 사이에 연결된다.

일부 실시예들에서, 회로는 제2 리셋 선택 트랜지스터를 더 포함하며, 제2 리셋 선택 트랜지스터는 (i) 제1 리셋 선택 입력, 또는 (ii) 제2 리셋 선택 입력 중 하나의 보완물에 연결되는 게이트 단자를 가지며, 제2 리셋 선택 트랜지스터는 그 외, (1) 리셋 트랜지스터의 게이트 단자와, (2) 전위들 중 하나 이상 사이에 연결된다.

또한, (i) 제1 전송 선택 입력, 또는 (ii) 제2 전송 선택 입력 중 하나에 연결되는 게이트 단자를 갖는 전송 선택 트랜지스터를 더 포함하는 회로가 개시되며, 전송 선택 트랜지스터는 그 외, (1) 제1 전송 선택 트랜지스터의 게이트 단자, 및 (2) (a) 제1 전송 선택 입력 또는 (b) 제2 전송 선택 입력의 다른 하나 사이에 연결된다.

회로들은 개별적으로 어드레싱가능한 제1 리셋 선택 입력; 개별적으로 어드레스 가능한 제2 리셋 선택 입력; 적어도 하나의 전위와 부동 확산 노드 사이에 연결된 리셋 트랜지스터; 및 (i) 제1 리셋 선택 입력, 또는 (ii) 제2 리셋 선택 입력 중 하나에 연결되는 게이트 단자를 갖는 리셋 선택 트랜지스터 - 리셋 선택 트랜지스터는 (1) 제1 리셋 트랜지스터의 게이트 단자, 및 (2) (a) 제1 리셋 선택 입력, 및 (b) 제2 리셋 선택 입력의 다른 하나 사이에 연결됨 - 를 더 포함할 수 있다. 실시예들에서, 회로는 적어도 하나의 안티-블루밍(anti-blooming) 트랜지스터를 포함한다. 하나 이상의 실시예에서, 회로는, (i) 제1 전송 선택 입력들을 개별적으로 어드레싱하도록, 그리고 (ii) 제2 전송 선택 입력들을 개별적으로 어드레싱하도록 구성된 적어도 하나의 전송 선택 제어 회로를 포함한다.

본원에서의 회로들은 예를 들어, 분광계 시스템에 사용될 수 있고, 이에 따라 또한 본원에서 설명되는 회로들을 포함하는 분광계들이 개시된다.

또한, CMOS 센서들이 개시되며, CMOS 센서들은, 적어도 하나의 소스-팔로워 출력; 적어도 하나의 전송 선택 제어 회로 - 적어도 하나의 전송 선택 제어 회로는 (i) 개별적으로 어드레싱가능한 제1 전송 선택 입력들, 및 (ii) 개별적으로 어드레싱가능한 제2 전송 선택 입력들을 제어하도록 구성됨 -; 픽셀들의 어레이 - 픽셀들의 어레이는: (a) 포토다이오드들; (b) 부동 확산 노드들; (c) 포토다이오드들을 부동 확산 노드들에 연결하는 전송 트랜지스터들로서, 제1 전송 선택 입력들과 제2 전송 선택 입력들의 조합에 의해 개별적으로 선택가능한, 전송 트랜지스터들; 및 (d) 부동 확산 노드들을 출력 노드들에 연결하는 소스-팔로워 구성의 출력 트랜지스터들을 포함함 -; 및, 제어기 - 제어기는, (i) 제1 길이의 시간 동안 픽셀들의 어레이의 제1 픽셀, 및 (ii) 제2 길이의 시간 동안 픽셀들의 어레이의 제2 픽셀을 노출시키도록 적어도 하나의 전송 선택 제어 회로를 제어하도록 구성되며, 제2 길이의 시간은 제1 길이의 시간과 독립적임 - 를 포함한다. 일부 실시예들에서, 제1 길이의 시간은 제2 길이의 시간과 상이하고/하거나, 일부 실시예들에서, 제1 길이의 시간과 제2 길이의 시간은 상이한 시간들에서 시작된다.

CMOS 센서는 멀티플렉서; 및 복수의 판독 회로들을 더 포함할 수 있으며, 제1 기록 회로가 제1 판독 시간 동안, 제1 소스-팔로워 출력 상의 값을 판독하기 위해 멀티플렉서를 통해 연결되고, 제2 기록 회로가 제2 판독 시간 동안, 제2 소스-팔로워 출력 상의 값을 판독하기 위해 멀티플렉서를 통해 연결된다. 실시예들에서, 제2 판독 시간은 제1 판독 시간과 독립적이다.

이에 따라, 개시된 CMOS 센서는 제1 픽셀 및 제2 픽셀은 제1 로우에 있고, 적어도 제1 픽셀은 제1 노출 시간 동안 노출되며, 적어도 제2 픽셀은 제2 노출 시간 동안 노출되며, 제2 노출 시간은 제1 노출 시간과 독립적이고/거나 상이한 것인 실시예들을 포함할 수 있다는 것이 이해될 수 있다. 일부 실시예들에서, 제1 픽셀 및 제2 픽셀은 제1 컬럼에 있고, 적어도 제1 픽셀은 제1 노출 시간 동안 노출되며, 적어도 제2 픽셀은 제2 노출 시간 동안 노출되며, 제2 노출 시간은 제1 노출 시간과 독립적이고/거나 상이한 것인 실시예들을 포함할 수 있다. 일부 CMOS 센서들에서, 포토다이오드들은 전송 트랜지스터들과 광원 사이에 배열되고, 일부 시스템들에서, 광원은 분광계의 광원이다. 이에 따라, 당업자들은 개시된 방법들 및 시스템들이 간섭성 및 비간섭성 광을 방출하는 광원에 적용되고, 이에 따라 센서(들)는 단색 또는 색채일 수 있고, 센서들에 대한 적용예들은 감지 적용예들, 이미징 적용예들 등을 포함할 수 있지만, 이에 제한되지 않는다는 것을 인식할 것이다.

또한, 적어도 하나의 포토다이오드; 적어도 하나의 부동 확산 노드; 적어도 하나의 출력 노드; 적어도 하나의 개별적으로 어드레싱가능한 제1 전송 선택 입력; 적어도 하나의 개별적으로 어드레싱가능한 제2 전송 선택 입력; 제1 포토다이오드를 제1 부동 확산 노드에 연결하는 적어도 하나의 전송 트랜지스터 - 제1 전송 트랜지스터는, (i) 제1 전송 선택 입력들 중 하나와, (ii) 제2 전송 선택 출력들 중 하나의 조합에 의해 개별적으로 선택가능함 -; 및, 적어도 하나의 제1 부동 확산 노드를 적어도 하나의 출력 노드에 연결하는 소스-팔로워 구성의 적어도 하나의 출력 트랜지스터를 포함하는, CMOS 센서가 개시된다. CMOS 센서는 (i) 제1 전송 선택 입력들 중 하나, 또는 (ii) 제2 전송 선택 입력들 중 하나에 연결되는 게이트 단자를 갖는 적어도 제1 전송 선택 트랜지스터를 더 포함할 수 있으며, 제1 전송 선택 트랜지스터는 그 외, (1) 적어도 하나의 제1 전송 선택 트랜지스터의 게이트 단자와, (2) (a) 제1 전송 선택 입력 또는 (b) 제2 전송 선택 입력의 다른 하나 사이에 연결된다. CMOS 센서는 적어도 하나의 개별적으로 어드레싱가능한 제1 리셋 선택 입력; 적어도 하나의 개별적으로 어드레싱가능한 제2 리셋 선택 입력; 하나 이상의 전위와 부동 확산 노드들 사이에 연결된 적어도 하나의 리셋 트랜지스터; 및 (i) 제1 리셋 선택 입력들 중 하나, 또는 (ii) 제2 리셋 선택 입력들 중 하나에 연결되는 게이트 단자를 갖는 적어도 하나의 제1 리셋 선택 트랜지스터 - 제1 리셋 선택 트랜지스터는 그 외, 제1 리셋 트랜지스터들 중 하나의 게이트 단자와, (2) (a) 제1 리셋 선택 입력, 또는 (b) 제2 리셋 선택 입력의 다른 하나 사이에 연결됨 - 를 더 포함할 수 있다.

개시된 CMOS 센서들은 제2 전송 선택 트랜지스터 - 제2 전송 선택 트랜지스터를 더 포함할 수 있으며, 제2 전송 선택 트랜지스터는 (i) 제1 전송 선택 입력들 중 하나, 또는 (ii) 제2 전송 선택 입력들 중 하나의 보완물에 연결되는 게이트 단자를 가지며, 제2 전송 선택 트랜지스터는 그 외, (i) 제1 전송 트랜지스터의 게이트 단자와, (ii) 하나 이상의 전위 사이에 연결된다. 실시예에서, CMOS 센서는 제2 리셋 선택 트랜지스터를 더 포함하며, 제2 리셋 선택 트랜지스터는 (i) 제1 리셋 선택 입력, 또는 (ii) 제2 리셋 선택 입력 중 하나의 보완물에 연결되는 게이트 단자를 가지며, 제2 리셋 선택 트랜지스터는 그 외, (i) 제1 리셋 트랜지스터의 게이트 단자와, (ii) 전위들 중 하나 이상 사이에 연결된다.

CMOS 센서는 (i) 제1 전송 선택 입력, 또는 (ii) 제2 전송 선택 입력 중 하나에 연결되는 게이트 단자를 갖는 적어도 제1 전송 선택 트랜지스터를 더 포함할 수 있으며, 제1 전송 선택 트랜지스터는 (i) 제1 전송 선택 트랜지스터의 게이트 단자, 및 (ii) (a) 제1 전송 선택 입력 또는 (b) 제2 전송 선택 입력의 다른 하나 사이에 연결된다. CMOS 센서는 실시예들에서, 적어도 하나의 전송 선택 트랜지스터를 더 포함할 수 있으며, 제1 전송 선택 트랜지스터는 제1 포토다이오드와 제1 부동 확산 노드 사이에 소스-팔로워 구성으로 연결된다. 일부 실시예들에서, CMOS 센서는 적어도 하나의 개별적으로 어드레싱가능한 제1 리셋 선택 입력; 적어도 하나의 개별적으로 어드레싱가능한 제2 리셋 선택 입력; 적어도 하나의 전위와 부동 확산 노드들 사이에 연결된 적어도 하나의 리셋 트랜지스터; 및 적어도 하나의 리셋 선택 트랜지스터 - 제1 리셋 선택 트랜지스터는 (i) 제1 리셋 선택 입력, 또는 (ii) 제2 리셋 선택 입력 중 하나에 연결되는 게이트 단자를 가지며, 제1 리셋 선택 트랜지스터들은 그 외, (1) 제1 리셋 트랜지스터들 중 하나의 게이트 단자와, (2) (a) 제1 리셋 선택 입력, 및 (b) 제2 리셋 선택 입력의 다른 하나 사이에 연결됨 - 를 더 포함할 수 있다.

일부 실시예들에서, CMOS 센서는 (i) 제1 전송 선택 입력들을 개별적으로 어드레싱하도록, 그리고 (ii) 제2 전송 선택 입력들을 개별적으로 어드레싱하도록 구성된 적어도 하나의 전송 선택 제어 회로를 더 포함한다.

하나 이상의 실시예에서, CMOS 센서는 적어도 하나의 안티-블루밍 트랜지스터를 포함한다. CMOS 센서는 분광계 시스템에 이용될 수 있고, 이에 따라 본 개시는 개시된 바와 같은 CMOS 센서를 이용하는 분광계 시스템들을 포함한다.

또한, 적어도 하나의 출력; 적어도 하나의 전송 선택 제어 회로 - 적어도 하나의 전송 선택 제어 회로는 (i) 개별적으로 어드레싱가능한 제1 전송 선택 입력들, 및 (ii) 개별적으로 어드레싱가능한 제2 전송 선택 입력들을 제어하도록 구성됨 -; 픽셀들의 어레이 - 픽셀들의 어레이는: (a) 포토다이오드들; (b) 부동 확산 노드들; (c) 포토다이오드들을 부동 확산 노드들에 연결하는 전송 트랜지스터들로서, 제1 전송 선택 입력과 제2 전송 선택 입력들의 조합에 의해 개별적으로 선택가능한, 전송 트랜지스터들; 및 (d) 부동 확산 노드들을 적어도 하나의 출력에 연결하는 소스-팔로워 구성의 출력 트랜지스터들을 포함함 -; 및 제어기 - 제어기는,(1) 제1 길이의 시간 동안 픽셀들의 어레이의 제1 픽셀, 및 (2) 제2 길이의 시간 동안 픽셀들의 어레이의 제2 픽셀을 노출시키도록 적어도 하나의 전송 선택 제어 회로를 제어하도록 구성되며, 제2 길이의 시간은 제1 길이의 시간과 독립적임 - 를 포함하는 CMOS 센서가 개시된다. 일부 실시예들에서, 제1 길이의 시간은 제2 길이의 시간과 상이하고/하거나, 제1 길이의 시간과 제2 길이의 시간은 상이한 시간들에서 시작된다.

하나 이상의 실시예에서, CMOS 센서는 멀티플렉서; 및 복수의 판독 회로들(예를 들어, 복수의 단일 아날로그-디지털 변환기 채널들)을 더 포함할 수 있으며, 제1 기록 회로가 제1 판독 시간 동안, 제1 소스-팔로워 출력 상의 값을 판독하기 위해 멀티플렉서를 통해 연결되고, 제2 기록 회로가 제2 판독 시간 동안, 제2 소스-팔로워 출력 상의 값을 판독하기 위해 멀티플렉서를 통해 연결된다. 제2 판독 시간은 제1 판독 시간과 독립적일 수 있다.

일부 실시예들에서, 제1 픽셀 및 제2 픽셀은 제1 로우에 있고, 적어도 제1 픽셀은 제1 노출 시간 동안 노출되며, 적어도 제2 픽셀은 제2 노출 시간 동안 노출되며, 제2 노출 시간은 제1 노출 시간과 독립적인 실시예들을 포함할 수 있다. 제1 픽셀 및/또는 제2 픽셀은 제1 컬럼에 있을 수 있고, 적어도 제1 픽셀은 제1 노출 시간 동안 노출되며, 적어도 제2 픽셀은 제2 노출 시간 동안 노출되며, 제2 노출 시간은 제1 노출 시간과 독립적이다. 실시예들에서, 포토다이오드들은 전송 트랜지스터들과 광원 사이에 배열되고, 일부 실시예들에서, 광원으로부터의 광은 분광계의 광학 구성요소들에 의해 변경된다. 이들 및 다른 특징들 및 이점들은 아래에서 더 상세히 설명된다.

일부 특징들은 첨부 도면들에서 제한이 아닌 예로서 도시된다. 도면들에서, 같은 부호들은 유사한 요소들을 지칭한다.
도 1은 세 개의 트랜지스터들을 갖는 CMOS 센서의 회로/픽셀을 도시한다.
도 2는 네 개의 트랜지스터들을 갖는 CMOS 센서의 회로/픽셀을 도시한다.
도 3은 안티-블루밍 트랜지스터를 갖는 CMOS 센서의 회로/픽셀을 도시한다.
도 4는 두 개의 전송 선택 신호들 및 선택적인 안티-블루밍 트랜지스터를 갖는 CMOS 센서의 회로/픽셀을 도시한다.
도 5는 두 개의 전송 선택 신호들을 이용하는 CMOS 센서의 예시적인 타이밍도를 도시한다.
도 6은 두 개의 전송 선택 신호들을 사용하는 전송 트랜지스터의 동작의 예시적인 논리 테이블을 도시한다.
도 7은 두 개의 전송 선택 신호들 및 두 개의 리셋 선택 신호들과 선택적인 안티-블루밍 트랜지스터를 갖는 CMOS 센서의 회로/픽셀을 도시한다.
도 8은 두 개의 전송 선택 신호들 및 두 개의 리셋 선택 신호들을 이용하는 CMOS 센서의 예시적인 타이밍도를 도시한다.
도 9a는 두 개의 리셋 선택 신호들을 사용하는 리셋 트랜지스터의 동작에 대한 예시적인 논리 테이블을 도시한다. 도 9b는 두 개의 전송 선택 신호들을 사용하는 전송 트랜지스터의 동작에 대한 예시적인 논리 테이블을 도시한다.
도 10a는 전송 트랜지스터 및 리셋 트랜지스터의 동작을 제어하는 개별 트랜지스터를 갖는 CMOS 센서의 회로/픽셀을 도시한다. 도 10b는 추가적인 주석들을 갖는 도 10a의 회로/픽셀의 대안적인 뷰를 도시한다.
도 11은 도 10b의 CMOS 센서의 하나의 예시적인 타이밍도를 도시한다.
도 12a는 도 10b의 리셋 트랜지스터의 동작에 대한 예시적인 논리 테이블을 도시한다. 도 12b는 도 10b의 전송 트랜지스터의 동작에 대한 예시적인 논리 테이블을 도시한다.
도 13a는 두 개의 트랜지스터들에 의해 제어되는 전송 트랜지스터를 갖는 회로/픽셀을 도시한다. 도 13b는 추가적인 주석들을 갖는 도 13a의 회로/픽셀의 대안적인 뷰를 도시한다.
도 14는 도 13B의 픽셀에 대한 예시적인 타이밍도를 도시한다.
도 15a는 도 13b의 리셋 트랜지스터에 대한 예시적인 논리 테이블을 도시한다. 도 15b는 도 13b의 전송 트랜지스터에 대한 예시적인 논리 테이블을 도시한다.
도 16a는 두 개의 전송 트랜지스터들을 갖는 회로/픽셀을 도시한다. 도 16b는 추가적인 주석들을 갖는 도 16a의 회로/픽셀의 대안적인 뷰를 도시한다.
도 17은 도 16B의 픽셀에 대한 타이밍도의 일례를 도시한다.
도 18a는 도 16b의 리셋 트랜지스터에 대한 예시적인 논리 테이블을 도시한다. 도 18B는 도 16B의 전송 트랜지스터에 대한 논리 테이블을 도시한다.
도 19는 다수의 리셋 및 전송 선택 신호들을 이용하는 리셋 및 전송 트랜지스터의 예시적인 타이밍도를 도시한다.
도 20은 상이한 노출 시간들을 이용하는 두 개의 ROI들에 대한 예시적인 타이밍도를 도시한다.
도 21은 제어 회로부 및 다수의 ROI들을 갖는 CMOS 픽셀 어레이의 블록도를 도시한다.
도 22는 ROI에 6개의 픽셀들을 갖는 회로도를 도시한다.
도 23은 제어 회로부 및 상이한 제어 회로부에 의해 관리되는 ROI들을 갖는 CMOS 어레이의 블록도를 도시한다.
도 24는 제어 회로부 및 상이한 제어 회로부 사이에서 공유되는 ROI들에 대한 책임을 갖는 CMOS 어레이의 블록도를 도시한다.
도 25는 제어 회로부의 상이한 세트들에 의해 제어되는 ROI에 6개의 픽셀들을 갖는 회로도를 도시한다.
도 26은 다수의 전송 선택 신호들, 다수의 리셋 선택 신호들, 및 다수의 출력 선택 트랜지스터들을 갖는 픽셀을 도시한다.
도 27은 ROI들이 활성화될 때 스케줄링하기 위한 프로세스를 도시한다.
도 28은 하드웨어 컴퓨팅 디바이스의 블록도를 도시한다.
본 개시의 이점을 고려하면, 도면들에서 구성요소들의 정확한 배열, 크기들 및 위치 설정이 반드시 스케일링되거나 요구되는 것은 아니라는 것이 당업자에 의해 인식될 것이다. 하나의 구성요소의 다른 구성요소에 대한 특정 크기 및 각도들은 구성요소 또는 구성요소를 포함하는 광학 분광계 시스템으로부터 원하는 응답 또는 출력을 제공하도록 달라질 수 있다.

본 명세서의 일부를 형성하는 첨부 도면은 본 개시의 예를 도시한다. 도면들에 도시되고 및/또는 본 명세서에서 논의되는 예들은 비배타적이며, 본 개시가 어떻게 실시될 수 있는지의 다른 예들이 있다는 것이 이해될 것이다.

광학 센서들은 다양한 적용예들에서 그리고 산업들에 걸쳐 사용된다. 전하 결합 소자(CCD)는 1970년대 이래로 사용되어 왔다. 최근에, CMOS 센서들은 CCD 센서들보다 더 빠르고 일반적으로 덜 비싼 CMOS 센서들에 기초하여 더 널리 보급되었다.

랜덤 액세스 CMOS 센서는 관심 영역(ROI)의 고속 감지가 요구되는 환경을 포함하는 다양한 환경에서 사용될 수 있다. 예를 들어, 랜덤 액세스 CMOS 센서는 분광계, 고속 카메라, 및 원격 센서를 포함하지만 이에 한정되지 않는 진단 또는 테스트 장비에서 사용될 수 있다. 분광계들과 관련하여, 랜덤 액세스 CMOS 센서는 다수의 파장들에서 광을 캡처하기 위해 사용될 수 있다. 분광계로부터 출력된 광의 위치가 (예를 들어, 분광계의 구성에 기초하여) 미리 알려질 수 있기 때문에, ROI는 광이 픽셀 어레이에 걸쳐 수신될 것으로 예상되는 특정 영역으로 제한될 수 있다.

다른 광 감지 디바이스들과 같은 CMOS 픽셀들은 픽셀들이 적절하게 노출될 때 광 강도 측정 디바이스로서 사용될 수 있다. 픽셀을 중첩하거나 부족하게 하는 것은 광이 픽셀에 의해 정확하게 측정되는 것을 방지할 수 있다. 도면들에 도시되고 첨부 텍스트에 설명된 기술들을 사용하는 랜덤 액세스 CMOS 픽셀은 고속 환경에서 가변 노출 시간들 및/또는 상이한 ROI들의 사용 중 하나 이상을 허용한다. 설명의 목적을 위해, 용어 "픽셀"은 각 픽셀이 포토다이오드 또는 다른 감광 디바이스를 포함하는 센서 어레이 내의 화상 요소를 설명하는 데 사용된다. "회로"라는 용어는 구성요소들의 조합을 설명하는 데 사용된다. 예를 들어, 용어 "회로"는 센서 어레이 내의 디바이스들의 어드레싱가능한 집합을 설명하는 데 사용될 수 있으며, 여기서 디바이스들의 집합은 포토다이오드 또는 다른 감광성 디바이스를 포함할 수 있거나 포함하지 않을 수 있다

도 1은 소스-팔로워 구성에서 전위(예를 들어, 접지)와 출력 트랜지스터 사이에 연결된 포토다이오드(101)를 포함한다. 출력 트랜지스터(108)의 게이트(본 개시에서, "출력 트랜지스터"에 대한 모든 참조들은 소스-팔로워 구성의 트랜지스터를 지칭할 수 있음)는 포토다이오드(101)의 단자 및 리셋 트랜지스터(105)의 드레인에 연결되며, 여기서 리셋 트랜지스터(105)는 그 게이트에 연결된 리셋 신호(106)에 의해 제어된다. 리셋 트랜지스터(105)의 소스는 VRST(102)로서 도시된 전위에 연결된다. 도 1에서, 부동 확산 노드(104)는 출력 트랜지스터(108)의 게이트에 위치한다. 선택 트랜지스터(109)는 출력 트랜지스터(108)의 단자(소스/드레인)를 판독 회로(도시되지 않음)에 이르는 하나 이상의 출력 라인(하나 이상의 출력 노드)에 연결한다. 판독 회로는 단일 아날로그-디지털 변환기("ADC") 채널에 대응한다는 것이 본원에서 이해될 것이다. 선택 트랜지스터(109)는 선택 트랜지스터(109)의 게이트에 연결된 선택 신호(110)에 의해 제어될 수 있다. 도 1 및 본 발명의 나머지 도면들에서, 트랜지스터들은 유사하거나 상이한 유형들(p-형, n-형 또는 이들의 조합을 포함함)일 수 있다. 본 명세서에서의 목적을 위해, 트랜지스터의 단자에 대해 사용될 때 용어 "게이트"는 트랜지스터의 게이트 단자를 지칭하도록 의도된다. 또한, 용어 "출력 노드들"은 선택 트랜지스터들(예를 들어, 선택 트랜지스터(109) 또는 본 명세서에 설명된 다른 선택 트랜지스터들)의 출력을 설명하는 데 사용될 수 있다. 이에 따라, 선택 신호(110)는 예를 들어, 픽셀들의 어레이에서의 로우 선택과 연관된 신호일 수 있는 반면, 판독 회로 신호는 예를 들어 픽셀들의 어레이의 컬럼과 연관될 수 있거나, 그 반대일 수 있다는 것이 이해될 수 있다.

도 1의 CMOS 픽셀은 포토다이오드(101) 및/또는 부동 확산 노드(104)의 출력 상의 전하들이 리셋되는 리셋 상태(B); 포토다이오드(101)가 출력 트랜지스터(108)의 단자를 충전하도록 허용되는 노출 상태(Exp); 및 출력 트랜지스터(108)의 V_DD(107)와 포토다이오드(101) 사이의 전위차를 선택 트랜지스터(109)의 단자(예를 들어, 소스/드레인)에 전달하는 판독 상태(RO)를 포함하는 다양한 동작 상태들을 갖는 것으로 설명될 수 있다. 선택 트랜지스터(109)는 판독 회로가 (출력 트랜지스터(108)의 게이트 상의 축적된 전하에 기초하여) 출력 트랜지스터(108)에 의해 선택 트랜지스터(109)로 선택적으로 공급되는 전위를 판독하게 하도록 동작될 수 있다.

개시된 방법 및 시스템의 도면은 하나 이상의 전위의 사용을 포함하고, 이러한 전위는 상이할 수 있지만; 일부 실시예에서, 이들은 동일할 수 있는 것으로 이해될 수 있다.

도 2는 도 1의 회로와 유사하지만, 부동 확산 노드(204)와 포토다이오드(201) 사이에 배치된 추가 전송 트랜지스터(202)를 포함하는 회로를 도시하며, 포토다이오드는 전위(예를 들어, 접지)에 연결된다. 전송 트랜지스터(202)는 전송 트랜지스터(202)의 게이트에 연결된 전송 신호(203)에 의해 제어될 수 있다. 전송 트랜지스터(202)는 포토다이오드(201)를 부동 확산 노드(204)에 연결한다. 리셋 트랜지스터(205)는 부동 확산 노드(204)를 V_DD(207)로서 도 2에 도시된 일정한 전위와 연결할 수 있다. 리셋 트랜지스터(205)는 리셋 트랜지스터(205)의 게이트에 연결된 리셋 신호(206)에 의해 제어될 수 있다. 출력 트랜지스터(208)의 게이트는 부동 확산 노드(204)에 연결될 수 있고, 출력 트랜지스터(208)의 단자(예를 들어, 소스/드레인)는 선택 트랜지스터(209)의 단자에 연결될 수 있다. 출력 트랜지스터(208)의 다른 단자는 정전압(여기서는 V_DD(207))에 연결될 수 있다. 선택 트랜지스터(209)는 출력 트랜지스터(208)의 단자를 판독 회로(도시되지 않음)에 이르는 하나 이상의 출력 라인에 연결한다. 선택 트랜지스터(209)는 선택 트랜지스터(209)의 게이트에 연결된 선택 신호(210)에 의해 제어될 수 있다. 출력 트랜지스터(208)(또한 도 1에서, 108로 도시됨)는 부동 확산 노드(204)에 높은 임피던스를 제공하여, 픽셀들의 어레이에 걸쳐 보다 일관된 판독 동작을 허용한다. 전송 트랜지스터(202)의 추가는 또 다른 리셋 상태(예를 들어, 부동 확산 노드(204)가 (예를 들어 암전류, 기생 감도 등을 제거하기 위해) 리셋되는 리셋 상태(F))의 포함을 허용한다. 이에 따라, 다음 네 개의 상태들이 도 2에 의해 식별될 수 있다: 리셋 상태(B)(이 동안 포토다이오드(201) 및/또는 부동 확산 노드(204)의 출력 상의 전하들이 리셋됨), 노출 상태(Exp)(이 동안 포토다이오드(201)가 전하를 축적하도록 허용됨)), 리셋 상태(F)(이 동안 부동 확산 노드가 리셋됨), 및 판독 상태(RO)(이 동안 포토다이오드(201)에 의해 축적된 전하가 부동 확산 노드로 전달됨).

도 3은 도 1에 따른 픽셀을 도시하지만, 안티-블루밍 연결을 갖는다. 안티-블루밍 트랜지스터(310)는 포토다이오드(301)와 정전압 전위(여기서, V_DD(307)) 사이에 연결될 수 있다. 안티-블루밍 신호(311)는 안티-블루밍 트랜지스터(310)의 게이트에 연결될 수 있다.

일부 적용예에서, 전체 픽셀 어레이는 어레이를 조명하는 이미지를 획득하도록 동작될 수 있다. 다른 적용예들에서, 특정 관심 영역들(ROI들)만이 모니터링되는 것이 바람직할 수 있다. CMOS 센서의 동작 동안 활성화될 픽셀들의 수 및 각 픽셀의 대응하는 상태 제어(예를 들어, 리셋, 노출, 리셋 및 판독)를 감소시킴으로써, CMOS 센서의 유효 속도가 증가될 수 있다. 예를 들어, 일부 적용예들에서, 전체 로우가 노출을 위해 선택될 수 있다. 로우는 글로벌 셔터 또는 롤링 셔터의 일부로서 노출될 수 있다. 예를 들어, 전체 로우를 노출시키는 것의 문제는 상이한 시간 기간 동안 동일한 로우 상의 다른 픽셀들을 후속하여 노출시키지 못하는 것이다. 동일한 컬럼에서 두 개의 픽셀을 동시에 판독하려고 시도하는 것이 픽셀의 판독 상태 사이에 "충돌"을 발생시키기 때문에(즉, 두 개의 픽셀로부터의 전하가 동시에 공통 컬럼에 공급되어, 판독 회로가 두 개의 픽셀의 전하 사이를 구별하는 것을 방지함), 예를 들어, 공통 컬럼을 공유하는 픽셀을 판독하려고 시도할 때 유사한 문제가 존재한다. 동일한 로우의 픽셀들로부터 데이터를 판독하려고 시도할 때 발생하는 충돌들에 대해 유사한 문제가 존재할 수 있다.

도 4 및 후속 도면들과 관련하여 설명된 바와 같이, 개시된 시스템들 및 방법들은 개별화된 픽셀 제어를 허용하는 CMOS 센서 어레이를 포함한다. 도 4에 도시된 바와 같이, 이러한 시스템, 방법, 및/또는 회로는 전송 트랜지스터 및/ 또는 리셋 트랜지스터가 하나 이상의 전송 선택 신호 또는 하나 이상의 리셋 선택 신호에 의해 제어될 수 있는 시간에 CMOS 센서 어레이의 선택된 부분을 노출시키는 롤링 셔터의 사용을 통해 이를 달성할 수 있다. 이에 따라, 개별 픽셀에 대한 롤링 셔터는 중첩 노출 시간 또는 비중첩 노출 시간을 가질 수 있다. 제어 회로에 따라, 판독 간격은 서로 연결되거나 중첩되도록 허용될 수 있다. 예를 들어, 주어진 ROI에 대해, 유사한 파형들이 다양한 전송, 리셋, 및 선택 트랜지스터들을 제어하는데 사용될 수 있다. 이러한 유사한 파형들은 서로 시간적으로 시프트되거나 시프트되지 않을 수 있다.

도 4는 두 개의 전송 선택 신호 TXx(411) 및 TXy(412)에 의해 제어되는 전송 트랜지스터의 게이트를 갖는 픽셀을 도시한다. 도 4는 전위(예를 들어, 접지)와 전송 트랜지스터(402) 사이에 연결된 포토다이오드(401)를 포함한다. 전송 트랜지스터(402)는 전송 트랜지스터(402)의 게이트에 연결된 전송 신호에 의해 제어될 수 있다. 도시된 바와 같이, 전송 트랜지스터(402)의 게이트를 구동하는 두 개 이상의 전송 선택 신호들(TXx(411) 및 TXy(412))은 따라서 전송 트랜지스터(402)의 제어 및 따라서 동일한 로우 및/또는 컬럼에 있을 수 있는 것들을 포함하는 다른 픽셀들과 독립적인 픽셀의 기능을 조합하여 사용된다. 도 4에 도시된 바와 같이, 기능적으로, 두 개 이상의 전송 선택 신호(TXx(411) 및 TXy(412))는 및 논리 게이트(403)의 등가물에 대한 입력인 것으로 이해될 수 있지만, 이러한 기능은 많은 상이한 방식으로 달성될 수 있고, 도 4 및 게이트(403)는 단지 이러한 기능의 표현이다. 전송 트랜지스터(402)는 포토다이오드(401)를 부동 확산 노드(404)에 연결한다. 선택적인 안티-블루밍 트랜지스터(413)는 포토다이오드(401)를 전위(예를 들어, V_DD(407))에 연결할 수 있고, 안티-블루밍 트랜지스터(413)의 게이트는 안티-블루밍 선택 신호(414)에 의해 구동될 수 있다. 리셋 트랜지스터(405)는 부동 확산 노드(404)를 V_DD(407)로서 도 4에 도시된 일정한 전위에 연결할 수 있다. 리셋 트랜지스터(405)는 리셋 트랜지스터(405)의 게이트에 연결된 리셋 신호(406)에 의해 제어될 수 있다. 출력 트랜지스터(408)의 게이트는 부동 확산 노드(404)에 연결될 수 있고, 출력 트랜지스터(408)의 단자(예를 들어, 소스/드레인)는 선택 트랜지스터(409)의 단자에 연결될 수 있다. 출력 트랜지스터(408)의 다른 단자는 정전압(여기서, V_DD(407))에 연결될 수 있다. 선택 트랜지스터(409)는 출력 트랜지스터(408)의 단자를 판독 회로(도시되지 않음)에 이르는 하나 이상의 출력 라인에 연결한다. 선택 트랜지스터(409)는 선택 트랜지스터(409)의 게이트에 연결된 선택 신호(410)에 의해 제어될 수 있다.

다수의 전송 선택 라인을 갖는 이점은 다음 중 하나 이상을 포함한다: 픽셀의 개별 제어, 각 픽셀이 개별적으로 어드레스되는 것을 허용하는 것; 특정 ROI가 리셋, 노출, 리셋, 및 판독되도록 인에이블될 때의 유연성을 증가시키는 것; CMOS 센서에 걸쳐 ROI 당 상태의 순서화를 허용함으로써 이들 동작 동안 충돌을 제어하는 것; ROI가 상이한 크기, 위치, 및 노출 시간을 갖도록 허용함으로써 CMOS 센서 상의 ROI의 유연성을 증가시키는 것과; ROI 당 판독 시간의 유연성을 증가시키는 것을 포함한다.

도 5는 도 4에 따른 CMOS 센서에 대한 하나의 예시적인 타이밍도를 도시한다. 도 5는 리셋 신호(406), 제1 전송 선택 신호(TXx)(411), 및 제2 전송 선택 신호(TXy)(412)를 포함한다. 도 5는 또한 리셋 신호(406)에 응답하는 리셋 트랜지스터(405)의 동작을 도시한다. 리셋 신호(406)가 제1 레벨로부터 제2 레벨로 변화할 때(도 5에서 저전압 상태로부터 고전압 상태로 천이하는 것으로 도시됨), 리셋 트랜지스터는 턴 온된다.

도 5는 제1 및 제2 전송 선택 신호들(TXx(411) 및 TXy(412))의 조합에 응답하는 전송 트랜지스터(402)의 동작을 추가로 도시한다. 제1 및 제2 전송 선택 신호(TXx(411) 및 TXy(412)) 모두가 고전압 상태에 있을 때, 전송 트랜지스터는 턴온된다. 그러나, 전송 선택 신호들 TXx(411) 및 TXy(412) 중 하나 또는 둘 모두가 저전압 상태에 있을 때, 전송 트랜지스터는 오프된다.

도면에 도시되고 본 명세서에 설명된 트랜지스터는 에지 트리거형, 레벨 트리거형 또는 이 둘의 조합일 수 있다. 이에 따라, 예를 들어, 도 5와 관련하여, 리셋 트랜지스터 및/또는 전송 트랜지스터는 각 트리거링 방법으로만 턴온될 수 있다.

도 6은 두 개의 전송 선택 신호를 사용하는 도 4의 전송 트랜지스터의 동작의 논리 테이블의 예를 도시한다. 제1 TXx 전송 선택 신호에 대한 두 개의 가능한 값들 {0,1}은 도 6의 테이블에서 로우 식별자들로서 도시되고, 제2 TXy 전송 선택 신호를 위한 두 개의가능한 값들 {0,1}는 도 6 의 테이블에서 컬럼 식별자들로서 도시된다. 전송 선택 신호들 중 적어도 하나가 {0}일 때, 전송 트랜지스터는 오프된다. 전송 선택 신호 모두가 {1}일 때, 전송 트랜지스터는 온이다.

도 7은 예를 들어, CMOS 센서의 픽셀일 수 있는 회로를 도시하며, 전송 트랜지스터(702)의 게이트는 두 개의 전송 선택 신호에 의해 제어되고, 리셋 트랜지스터(705)의 게이트가 두 개의 리셋 선택 신호들에 의해 제어되어, 어레이 내의 다른 픽셀들에 대한 픽셀의 개별화된 전송 및 리셋을 허용한다. 도 7은 전위(예를 들어, 접지)와 전송 트랜지스터(702) 사이에 연결된 포토다이오드(701)를 포함한다. 선택적으로, 포토다이오드(701)는 안티-블루밍 선택 신호(716)에 의해 구동될 수 있는 안티-블루밍 트랜지스터(715)에 추가적으로 연결될 수 있다. 전송 트랜지스터(702)는 전송 트랜지스터(702)의 게이트에 연결된 전송 신호(도 7에서 AND 논리 게이트(703)로서 기능적으로 표현됨)에 의해 제어될 수 있다. 전송 트랜지스터(702)는 포토다이오드(701)를 부동 확산 노드(704)에 연결한다. 리셋 트랜지스터(705)는 부동 확산 노드(704)를 V_DD(707)로서 도 7에 도시된 일정한 전위와 연결시킬 수 있다. 리셋 트랜지스터(705)는 리셋 신호(도 7에서 및 논리 게이트(706)로서 기능적으로 표현됨)에 의해 제어될 수 있으며, 리셋 신호는 리셋 트랜지스터(705)의 게이트에 연결된다. 출력 트랜지스터(708)의 게이트는 부동 확산 노드(704)에 연결될 수 있고, 출력 트랜지스터(708)의 단자(예를 들어, 소스/드레인)는 선택 트랜지스터(709)의 단자에 연결될 수 있다. 출력 트랜지스터(708)의 다른 단자는 일정한 전위(여기서, V_DD(707))에 연결될 수 있다. 선택 트랜지스터 709는 출력 트랜지스터 708의 단자를 판독 회로(도시되지 않음)에 이르는 하나 이상의 출력 라인에 연결한다. 선택 트랜지스터(709)는 선택 트랜지스터(709)의 게이트에 연결된 선택 신호(710)에 의해 제어될 수 있다. 및 논리 게이트(703)는 제1 및 제2 전송 선택 신호 TXx(711) 및 TXy(712)에 의해 표현되는 두 개 이상의 전송 선택 신호를 입력으로서 수신할 수 있다. 주어진 전송 트랜지스터에 대해 두 개 이상의 전송 선택 신호를 사용함으로써, 전송 트랜지스터는 전송 트랜지스터의 전체 로우(또는 컬럼)만을 어드레싱하는 것과 비교하여 개별적으로 어드레싱될 수 있다. 도 7 리셋 선택 및 논리 게이트(706)는 제1 및 제2 리셋 선택 신호(RSTx(713) 및 RSTy(714))에 의해 표현되는 두 개 이상의 리셋 선택 신호를 입력으로서 수신할 수 있다. 주어진 리셋 트랜지스터에 대해 두 개 이상의 리셋 선택 신호를 사용함으로써, 리셋 트랜지스터는 리셋 트랜지스터의 전체 로우(또는 컬럼)만을 어드레싱하는 것과 비교하여 개별적으로 어드레싱될 수 있다.

도 8은 두 개의 전송 선택 신호들 및 두 개의 리셋 선택 신호들을 이용하는, 도 7에 따른 회로, 예를 들어, CMOS 센서의 픽셀에 따른 하나의 예시적인 타이밍도를 도시한다. 도 7 회로를 참조하면, 도 8은 제1 리셋 선택 신호(RSTx)(713), 제1 리셋 신호(RSTx)(713)와 상이한 폭인(또는 상이한(예를 들어, 더 긴 또는 더 짧은) 시기 동안 "하이" 상태에 있는) 제2 리셋 선택 신호(RSTy)(714), 제1 전송 선택 신호(TXx)(711), 및 제1 전송 선택 신호(TXx)(711)와 상이한 폭인(또는 상이한 시기 동안 "하이" 상태에 있는) 제2 전송 선택 신호(TXy)(712)를 포함하지만, 제1 및 제2 리셋 선택 신호들(RSTx 및 RSTy) 뿐만 아니라, 제1 및 제2 전송 선택 신호들(TXx 및 TXy)은 동일한 폭/지속 시간(또는 동일한 시간량 동안 "하이"), 또는 (예를 들어, TX 트랜지스터들에 대해 RST 트랜지스터들이 또는 RSTy/TXy 트랜지스터들에 대해 RSTx/TXx 트랜지스터들이) 상이한(예를 들어, 상대적으로 "더 긴" 또는 "더 짧은") 폭/지속 시간일 수 있다는 것이 이해될 수 있다.이에 따라, 본 명세서에 제공된 다양한 예시적인 타이밍도에서와 같이, 타이밍도의 다른 변형이 특정 적용예에 더 적합할 수 있다는 것이 발견될 수 있고, 본 개시는 이러한 타이밍도 예에 의해 제한되지 않을 것이다.

도 8은 도시된 제1 및 제2 리셋 신호(RSTx(713) 및 RSTy(714))에 응답하여 리셋 트랜지스터(705)의 동작을 도시한다. 도시된 바와 같이, 리셋 선택 신호(RSTx(713) 및 RSTy(714)) 모두가 고전압 상태에 있을 때, 리셋 트랜지스터는 온이다. 그러나, 리셋 선택 신호(RSTx(713) 및 RSTy(714)) 중 하나 또는 둘 모두가 저전압 상태에 있을 때, 리셋 트랜지스터는 오프된다. 도 7 및 도 8의 예시적인 실시예와 같은 일부 실시예들에서, TXx가 TXy보다 긴 시간 기간 동안 더 높다고 결정될 수 있고, 유사하게, RSTx는 RSTy보다 더 긴 시간 기간동안 더 높다.

도 8은 또한 전송 선택 신호 TXx(711) 및 TXy(712)의 조합에 응답하는 전송 트랜지스터(702)의 동작을 도시한다. . 전송 선택 신호들(TXx(711) 및 TXy(712)) 모두가 고전압 상태에 있을 때, 전송 트랜지스터는 온이다. 그러나, 전송 선택 신호들 TXx(711) 및 TXy(712) 중 하나 또는 둘 모두가 저전압 상태에 있을 때, 전송 트랜지스터는 오프된다.

도 9a는 제1 및 제2 리셋 선택 신호(713, 714)에 응답하여 리셋 트랜지스터의 동작에 대한 예시적인 논리 테이블을 도시한다. RSTx 리셋 선택 신호에 대한 두 개의 값 {0,1}은 도 9a의 표에서 로우 식별자로서 도시되고, RSTy 리셋 선택 신호를 위한 두 개의 값들 {0,1}는 도 9a의 표에 컬럼 식별자로서 도시된다. 리셋 선택 신호들 중 적어도 하나가 {0}일 때, 리셋 트랜지스터는 오프된다. 리셋 선택 신호들 모두가 {1}일 때, 리셋 트랜지스터는 온이다.

도 9b는 전송 선택 신호에 응답하여 전송 트랜지스터의 동작에 대한 예시적인 논리 테이블을 도시한다. TXx 전송 선택 신호에 대한 두 개의 값들 {0,1}은 도 9b의 테이블에서 로우 식별자들로서 도시되고, TXy 전송 선택 신호를 위한 두 개의 값 {0,1}는 도 9B의 테이블에서의 컬럼 식별자들로서 도시된다. 전송 선택 신호들 중 적어도 하나가 {0}일 때, 전송 트랜지스터는 오프된다. 전송 선택 신호 모두가 {1}일 때, 전송 트랜지스터는 온이다.

도 10a는 도 7의 회로에 따른 회로, 예를 들어 CMOS 센서의 픽셀을 도시하지만, 및 게이트의 기능은 트랜지스터로 대체된다. 도 10a의 실시예에서, 개별 트랜지스터들은 전송 트랜지스터(1002) 및 리셋 트랜지스터(1005)의 동작을 제어한다. 본 명세서에서 설명되는 바와 같이, 도 10a의 실시예에서, 전송 트랜지스터(1002) 및 리셋 트랜지스터(1005)는 "부동" 상태이다. 전송 트랜지스터(1002)는 포토다이오드(1001)와 부동 확산 노드(1004) 사이에 연결된다. 전송 트랜지스터 1002의 게이트는 전송 선택 트랜지스터 1003의 출력에 연결된다. 전송 선택 트랜지스터(1003)의 게이트는 제1 전송 선택 신호(TXx)를 수신한다. 전송 선택 트랜지스터(1003)는 전송 트랜지스터(1002)의 게이트와 제2 전송 선택 신호 TXy 사이에 연결된다. 유사하게, 리셋 트랜지스터(1005)는 부동 확산 노드(1004)와 전위(예를 들어, VDDrst) 사이에 연결된다. 리셋 선택 트랜지스터(1006)의 게이트는 제1 리셋 선택 신호 RSTx를 수신한다. 리셋 선택 트랜지스터(1006)는 리셋 트랜지스터(1005)의 게이트와 제2 리셋 선택 신호 RSTy 사이에 연결된다. 출력 트랜지스터(1008)는 전위(예를 들어, VDDpix)와 선택 트랜지스터(1009) 사이에 연결된다. 출력 트랜지스터(1008)의 게이트는 부동 확산 노드(1004)에 연결된다. 선택 트랜지스터(1009)는 출력 트랜지스터(1008)와 판독 회로(도시되지 않음) 사이에 연결된다. 선택 트랜지스터(1009)의 게이트는 선택 신호(SEL)를 수신한다. 선택적인 안티-블루밍 트랜지스터(1016)는 포토다이오드(1001)와 전위(예를 들어, VDDpix) 사이에 연결된다. 안티-블루밍 트랜지스터(1016)의 게이트는 안티-블루밍 선택 신호 AB를 수신한다.

도 10b는 추가적인 주석들을 갖는 도 10a의 픽셀의 대안적인 뷰를 도시한다. 도 10b는 전위(예를 들어, 접지)와 전송 트랜지스터(1002) 사이에 연결된 포토다이오드(1001)를 포함한다. 전송 트랜지스터(1002)는 전송 트랜지스터(1002)의 게이트에 연결된 전송 선택 트랜지스터(1003)의 출력에 의해 제어될 수 있다. 전송 트랜지스터(1002)는 포토다이오드(1001)를 부동 확산 노드(1004)에 연결한다. 리셋 트랜지스터(1005)는 부동 확산 노드(1004)를, 도 10b에서 VDDrst(1007)로 나타낸, 일정한 전위에 연결할 수 있다. 리셋 트랜지스터(1005)는 리셋 트랜지스터(1005)의 게이트에 연결된 리셋 선택 트랜지스터(1106)에 의해 제어될 수 있다. 출력 트랜지스터(1008)의 게이트는 부동 확산 노드(1004)에 연결될 수 있고, 출력 트랜지스터(1008)의 단자(예를 들어, 소스/드레인)는 선택 트랜지스터(1009)의 단자에 연결될 수 있다. 출력 트랜지스터(1008)의 다른 단자는 일정한 전위(여기서, VDDsf(1015))에 연결될 수 있다. 정전압 VDDrst(1007) 및 VDDsf(1015)는 동일하거나 상이할 수 있다. 선택 트랜지스터(1009)는 출력 트랜지스터(1008)의 단자를 판독 회로(도시되지 않음)에 이르는 하나 이상의 출력 라인에 연결한다. 선택 트랜지스터(1009)는 선택 트랜지스터(1009)의 게이트에 연결된 선택 신호(1010)에 의해 제어될 수 있다. 전송 선택 트랜지스터(1003)는 전송 선택 신호들 TXx(1011) 및 TXy(1012)에 의해 표현되는 두 개 이상의 전송 선택 신호들을 입력들로서 수신할 수 있다. 예를 들어, 전송 선택 트랜지스터(1003)의 게이트는 전송 선택 신호(TXx)(1011)를 수신할 수 있고, 그 나머지 단자(예를 들어, 소스/드레인 중 다른 하나는 전송 트랜지스터(1002)의 게이트에 연결되지 않음)가 전송 선택 신호(TXy)(1012)에 연결되게 할 수 있다. 주어진 전송 선택 트랜지스터(1003)에 대해 두 개 이상의 전송 선택 신호를 사용함으로써, 전송 트랜지스터(1002)는 전송 트랜지스터의 전체 로우만을 어드레싱하는 것과 비교하여 개별적으로 어드레싱될 수 있다. 리셋 선택 트랜지스터(1006)는 리셋 선택 신호들(RSTx(1013) 및 RSTy(1014))에 의해 표현되는 두 개 이상의 리셋 선택 신호들을 입력들로서 수신할 것이다. 예를 들어, 리셋 선택 트랜지스터(1006)의 게이트는 리셋 선택 신호(RSTx)(1013)를 수신할 수 있고, 그 나머지 단자(예를 들어, 소스/드레인 중 다른 하나는 리셋 트랜지스터(1005)의 게이트에 연결되지 않음)가 리셋 선택 신호 RSTy(1014)에 연결된다. 주어진 리셋 트랜지스터에 대해 두 개 이상의 리셋 선택 신호를 사용함으로써, 리셋 트랜지스터(1005)는 리셋 트랜지스터의 전체 로우만을 어드레싱하는 것과 비교하여 개별적으로 어드레싱될 수 있다. 도 10b는 또한 포토다이오드(1001)에 연결된 선택적인 안티-블루밍 트랜지스터(1016)를 포함한다. 안티-블루밍 트랜지스터(1016)의 다른 단부는 일정한 전위(예를 들어, VDDsf(1015))에 연결될 수 있다. 안티-블루밍 트랜지스터(1016)의 게이트는 안티-블루밍 신호 AB(1017)를 수신할 수 있다.

도 11은 제1 및 제2 전송 선택 신호(1011, 1012) 및 제1과 제2 리셋 선택 신호(1013, 1014)를 갖는 도 10 회로, 예를 들어 CMOS 센서에 따른 예시적인 타이밍도를 도시한다. 도 11은 리셋 선택 신호(RSTx)(1013), 리셋 선택 신호(RSTy)(1014), 전송 선택 신호 TXx(1011), 및 전송 선택 신호 TXy(1012)를 포함한다. 도 11은 리셋 신호(리셋 선택 트랜지스터(1006)의 출력)에 응답하는 리셋 트랜지스터(1005)의 동작을 도시한다. 리셋 선택 신호(RSTx(1013) 및 RSTy(1014)) 모두가 고전압 상태에 있을 때, 리셋 트랜지스터는 온이다. 그러나, 리셋 선택 신호(RSTx(1013) 및 RSTy(1014)) 중 하나 또는 둘 모두가 저전압 상태에 있을 때, 리셋 트랜지스터는 오프된다.

도 11은 또한 전송 선택 신호 TXx(1011) 및 TXy(1012)의 조합에 응답하는 전송 트랜지스터(1002)의 동작을 도시한다. 전송 선택 신호들(TXx(1011) 및 TXy(1012)) 모두가 고전압 상태에 있을 때, 전송 트랜지스터는 온이다. 그러나, 전송 선택 신호 TXx(1011) 및 TXy(1012) 중 하나 또는 둘 모두가 저전압 상태에 있을 때, 전송 트랜지스터는 오프된다.

회로들, 예를 들어, 도 10a 및 도 10b에 따른 픽셀들에 대해, 예시적인 RSTx는 TXx와 동일한 폭(예를 들어, 동일한 양의 시간 동안 하이 상태에서)으로 도시되고, RSTy는 TXy와 동일한 폭을 갖는 것으로 도시되지만, 이러한 실시예는 단지 예시적인 것이며, 다양한 TX 신호와 RST 신호 사이의 다른 관계들이 회로의 사용에 의해 결정되는 바와 같이 사용될 수 있다는 것이 이해될 수 있다. 또한, 예시적인 실시예에 대해, 도 11에 도시된 바와 같이, 리셋 선택 트랜지스터(1006)의 게이트에 연결된 RSTx는 리셋 선택 트랜지스터(1006)의 소스에 연결된 신호(RSTy)보다 더 길 수 있지만(예를 들어, 더 긴 시간 기간 동안 하이 상태에서 있음), 이러한 예시적인 실시예는 단지 예시적인 것이다. 유사하게, 도 11에 또한 도시된 바와 같이, 전송 선택 트랜지스터(1003)의 게이트에 연결된 TXx는 전송 선택 트랜지스터의 소스에 연결된 신호 TXy보다 더 길 수 있다(예를 들어, 더 긴 시간 기간 동안 하이 상태에서 있음).

도 12a는 제1 및 제2 리셋 선택 신호를 사용하는 리셋 선택 트랜지스터, 따라서 리셋 트랜지스터의 동작에 대한 예시적인 논리 테이블을 도시한다. RSTx 리셋 선택 신호에 대한 두 개의 값 {0,1}은 예를 들어, 도 12a의 테이블에서 로우 식별자로서 도시되고, RSTy 리셋 선택 신호를 위한 두 개의 값들 {0,1}는 예를 들어 도 12A의 테이블에서의 컬럼 식별자로서 도시된다. RSTx 신호가 {0}일 때, 리셋 선택 트랜지스터는 부동된다. RSTx 신호가 {1}이고 RSTy 신호가 {0}일 때, 리셋 선택 트랜지스터는 오프된다({0}으로 표시됨). 리셋 선택 신호들 둘 모두가 {1}일 때, 리셋 선택 트랜지스터, 및 그에 따른 리셋 트랜지스터는 온이다({1}로 표시됨).

도 12b는 제1 및 제2 전송 선택 신호를 사용하는 전송 선택 트랜지스터의 동작에 대한 예시적인 논리 테이블을 도시한다. 도 12b는 제1 및 제2 전송 선택 신호를 사용하는 도 10b의 전송 선택 트랜지스터의 동작의 논리 테이블의 예를 도시한다. TXx 전송 선택 신호에 대한 두 개의 값들 {0,1}은 예를 들어, 도 12b의 테이블에서 로우 식별자들로서 도시되고, TXy 전송 선택 신호를 위한 두 개의 값 {0,1}는 예를 들어 도 12B의 테이블에 컬럼 식별자들로서 도시된다. TXx 신호가 {0}일 때, 전송 선택 트랜지스터는 부동된다. TXx 신호가 {1}이고 TXy 신호가 {0}일 때, 전송 선택 트랜지스터는 오프된다({0}으로 표시됨). 전송 선택 신호들 모두가 {1}일 때, 전송 선택 트랜지스터, 및 따라서 전송 트랜지스터는 온이다({1}로 표시됨).

도 13a는 전송 및 리셋 트랜지스터가 부동되지 않고 바이어싱되는 것을 제외하고는 도 10a와 유사한 회로, 예를 들어 CMOS 센서의 픽셀의 실시예를 도시한다. 도 13a에 도시된 바와 같이, 두 개의 전송 선택 트랜지스터들(1303a, 1303b)에 의해 제어되는 전송 트랜지스터(1302) 및 두 개의 리셋 선택 트랜지스터들(1306a, 1306b)에 의해서 제어되는 리셋 트랜지스터(1305)가 존재한다. 도 13a는 전위(예를 들어, VSS)와 전송 트랜지스터(1302) 사이에 연결된 포토다이오드(1301)를 포함한다. 전송 트랜지스터(1302)는 포토다이오드(1301)와 부동 확산 노드(1304) 사이에 연결되어 있다. 전송 트랜지스터(1302)의 게이트는 제1 전송 선택 트랜지스터(1303a)의 출력에 연결된다. 제1 전송 선택 트랜지스터(1303a)의 게이트는 제1 전송 선택 신호(TXx)를 수신한다. 제1 전송 선택 트랜지스터(1303a)는 전송 트랜지스터(1302)의 게이트와 제2 전송 선택 신호(TXy) 사이에 연결된다. 전송 트랜지스터(1302)의 게이트와 전위(예를 들어, VSS) 사이에는 제2 전송 선택 트랜지스터(1303b)가 연결되어 있다. 제2 전송 선택 트랜지스터(1303b)는 제1 전송 선택 신호(예를 들어, TXx_n)의 보수에 연결된다. 부동 확산 노드(1304)와 전위(예를 들어, VDDrst) 사이에 연결된 리셋 트랜지스터(1305)가 또한 도시되어 있다. 제1 리셋 선택 트랜지스터(1306a)의 게이트는 제1 리셋 선택 신호(RSTx)를 받는다. 제1 리셋 선택 트랜지스터(1306a) 는 리셋 트랜지스터(1305)의 게이트와 제2 리셋 선택 신호(RSTy) 사이에 연결된다. 리셋 트랜지스터(1305)의 게이트와 전위(예를 들어, VSS) 사이에는 제2 리셋 선택 트랜지스터(1306b)가 연결된다. 제2 리셋 선택 트랜지스터(1306b)는 제1 리셋 선택 신호의 보수(예를 들어, RSTx_n)에 연결된다. 출력 트랜지스터(1308)는 전위(예를 들어, VDDpix)와 선택 트랜지스터(1309) 사이에 연결된다. 출력 트랜지스터(1308)의 게이트는 부동 확산 노드(1304)에 연결된다. 선택 트랜지스터 1309는 출력 트랜지스터 1308과 판독 회로(도시되지 않음) 사이에 연결된다. 선택 트랜지스터(1309)의 게이트는 선택 신호(SEL)를 수신한다. 선택적인 안티-블루밍 트랜지스터(1316)는 포토다이오드(1301)와 전위(예를 들어, VDDpix) 사이에 연결된다. 안티-블루밍 트랜지스터(1316)의 게이트는 안티-블루밍 선택 신호 AB를 수신한다.

도 13b는 추가적인 주석들을 갖는 도 13a의 회로(예를 들어, 픽셀)의 대안적인 뷰를 도시한다. 도 13b는 전위(예를 들어, 접지)와 전송 트랜지스터(1302) 사이에 연결된 포토다이오드(1301)를 포함한다. 전송 트랜지스터(1302)는 전송 트랜지스터(1302)의 게이트에 연결된 전송 선택 트랜지스터(1303a)의 출력에 의해 제어될 수 있다. 전송 트랜지스터(1302)는 포토다이오드(1301)를 부동 확산 노드(1304)에 연결한다. 리셋 트랜지스터(1305)는 부동 확산 노드(1304)를 VDDrst(1307)로서 도 13b에 도시된 일정한 전위와 연결할 수 있다. 리셋 트랜지스터(1305)는 리셋 트랜지스터(1305)의 게이트에 연결된 리셋 선택 트랜지스터(1306a)에 의해 제어될 수 있다. 출력 트랜지스터(1308)의 게이트는 부동 확산 노드(1304)에 연결될 수 있고, 출력 트랜지스터(1308)의 단자(예를 들어, 소스/드레인)는 선택 트랜지스터(1309)의 단자에 연결될 수 있다. 출력 트랜지스터(1308)의 다른 단자는 정전압(여기서, VDDsf(1315))에 연결될 수 있다. 정전압 VDDrst(1307) 및 VDDsf(1315)는 동일하거나 상이할 수 있다. 선택 트랜지스터(1309)는 판독 회로(도시되지 않음)에 이르는 하나 이상의 출력 라인에 출력 트랜지스터(1308)의 단자를 연결한다. 선택 트랜지스터(1309)는 선택 트랜지스터(1309)의 게이트에 연결된 선택 신호(1310)에 의해 제어될 수 있다. 전송 선택 트랜지스터(1303a)는 전송 선택 신호들 TXx(1311a) 및 TXy(1312)에 의해 표현되는 두 개 이상의 전송 선택 신호들을 입력들로서 수신할 수 있다. 예를 들어, 전송 선택 트랜지스터(1303a)의 게이트는 전송 선택 신호(TXx(1311a))에 연결될 수 있고, 그 나머지 단자(예를 들어, 소스/드레인 중 다른 하나는 전송 트랜지스터(1302)의 게이트에 연결되지 않음)가 전송 선택 신호들(TXy(1312))에 연결된다. 도 13b는 전송 트랜지스터(1302)의 게이트와 일정 전위(예를 들어, 접지) 사이에 연결된 다른 전송 선택 트랜지스터(1303b)를 포함한다. 전송 선택 트랜지스터(1303b)의 게이트는 전송 선택 신호 TXx(1311a)의 보수(즉, 전송 선택 신호들 /TXx 1311b)에 연결될 수 있다. 주어진 전송 트랜지스터에 대해 두 개 이상의 전송 선택 신호를 사용함으로써, 전송 트랜지스터는 전송 트랜지스터의 전체 로우(또는 컬럼)만을 어드레싱하는 것과 비교하여 개별적으로 어드레싱될 수 있다.

전송 선택 트랜지스터(1303a 및 1303b)는 동일한 유형의 트랜지스터(p형 또는 n형)일 수 있다. 부가적으로 또는 대안적으로, 전송 선택 트랜지스터들(1303a 및 1303b)은 상이한 타입들의 트랜지스터들(하나의 p-타입 및 하나의 n-타입)일 수 있다. 전송 선택 트랜지스터(1303a 및 1303b)가 상이한 유형의 트랜지스터이므로, 동일한 전송 선택 신호 TXx(1311a)가 두 개의 전송 선택 트랜지스터의 게이트에 인가될 수 있다. 높은 게이트 전압으로, 하나는 턴온되고 다른 하나는 턴오프된다. 유사하게, 낮은 게이트 전압으로, 하나는 턴오프되고 다른 하나는 턴온된다. 이러한 접근법은 상보적인 /TXx(1311b) 신호를 생성하기 위해 별도의 인버터를 추가하는 것을 감소시킨다.

리셋 선택 트랜지스터(1306a)는 리셋 선택 신호들(RSTx(1313a) 및 RSTy(1314))에 의해 표현되는 두 개 이상의 리셋 선택 신호들에 연결될 수 있다. 예를 들어, 리셋 선택 트랜지스터(1306a)의 게이트는 리셋 선택 신호(RSTx)(1313a)에 연결될 수 있고, 그 나머지 단자(예를 들어, 소스/드레인 중 다른 하나는 리셋 트랜지스터(1305)의 게이트에 연결되지 않음)가 리셋 선택 신호(RSTy)(1314)에 연결될 수 있다. 도 13b는 리셋 트랜지스터(1305)의 게이트와 일정 전위(예를 들어, 접지) 사이에 연결된 다른 리셋 선택 트랜지스터(1306b)를 포함한다. 리셋 선택 트랜지스터(1306b)의 게이트는 리셋 선택 신호(RSTx)(1313a)의 보완물(complement)에 연결될 수 있다(즉, 리셋 선택 신호(/RSTx)(1313b). 주어진 리셋 트랜지스터에 대해 두 개 이상의 리셋 선택 신호를 사용함으로써, 리셋 트랜지스터는 리셋 트랜지스터의 전체 로우(또는 컬럼)만을 어드레싱하는 것과 비교하여 개별적으로 어드레싱될 수 있다.

리셋 선택 트랜지스터들(1306a 및 1306b)은 동일한 유형의 트랜지스터(p형 또는 n형)일 수 있다. 추가적으로 또는 대안적으로, 리셋 선택 트랜지스터들(1306a 및 1306b)은 상이한 타입들의 트랜지스터들(하나의 p-타입 및 하나의 n-타입)일 수 있다. 리셋 선택 트랜지스터들(1306a 및 1306b)이 상이한 타입들의 트랜지스터들인 것에 의해, 동일한 리셋 선택 신호(RSTx 1313a)가 두 개의 리셋 선택 트랜지스터의 게이트들에 인가될 수 있다. 높은 게이트 전압으로, 하나는 턴온되고 다른 하나는 턴오프된다. 유사하게, 낮은 게이트 전압으로, 하나는 턴오프되고 다른 하나는 턴온된다. 이 접근법은 상보적인 /RSTx(1313b) 신호를 생성하기 위해 별도의 인버터를 추가하는 것을 감소시킨다.

도 13b는 또한 포토다이오드(1301)에 연결된 선택적인 안티-블루밍 트랜지스터(1316)를 포함한다. 안티-블루밍 트랜지스터(1316)의 다른 단부는 일정한 전위(예를 들어, VDDsf(1315))에 연결될 수 있다. 안티-블루밍 트랜지스터(1316)의 게이트는 안티-블루밍 신호 AB(1317)를 수신할 수 있다.

도 14는 도 13b에 따른 두 개의 전송 선택 신호 및 두 개의 리셋 선택 신호를 갖는 회로, 예를 들어 CMOS 센서의 하나의 타이밍도를 도시한다. 도 14는 RSTx 및 그 보수(/RSTx)에 의해 표현되는 리셋 선택 신호, 리셋 선택 신호(RSTy), TXx 및 그의 보수/TXx로 표현되는 전송 선택 신호, 및 전송 선택 신호(TXy)를 포함한다. 도 14는 리셋 신호(리셋 선택 트랜지스터(1306a) 및 리셋 선택 트랜지스터(1306b)의 출력)에 응답하는 리셋 트랜지스터(1305)의 동작을 도시한다. 리셋 선택 신호 RSTx(1313a) 및 RSTy(1314)가 고전압 상태에 있고 리셋 선택 신호 /RSTx(1313b)가 저전압 상태에 있을 때, 리셋 트랜지스터는 온된다. 그러나, 리셋 선택 신호(RSTx)가 저전압 상태에 있고 리셋 선택 신호(/RSTx)가 고전압 상태에 있을 때, 리셋 트랜지스터(1305)는 오프이다. 유사하게, 리셋 선택 신호(RSTy)가 저전압 상태에 있을 때, 리셋 트랜지스터(1305)는 오프이다.

도 14는 또한 전송 신호(전송 선택 트랜지스터(1303a) 및 전송 선택 트랜지스터의 출력(1303b))에 응답한 전송 트랜지스터(1302)의 동작을 도시한다. 전송 선택 신호(TXx(1311a) 및 TXy(1312))가 고전압 상태이고, 전송 선택 신호(/TXx)(1311b)가 저전압 상태일 때, 전송 트랜지스터는 온된다. 그러나, 전송 선택 신호(TXx)가 저전압 상태에 있고, 전송 선택 신호(/TXx)가 고전압 상태에 있을 때, 전송 트랜지스터(1302)는 오프된다. 유사하게, 전송 선택 신호(TXy)가 저전압 상태에 있을 때, 전송 트랜지스터는 오프된다. 도 14는 고전압/전위 상태에서 동일한 길이/지속 시간을 갖는 전송 선택 신호들(TXx 및 TXy)을 도시하지만, 이러한 지속 시간의 등가가 요구되지 않고 두 개의 신호들 사이에서 상이할 수 있다는 것이 이해될 수 있다.

도 15a는 리셋 선택 신호를 사용하는 리셋 트랜지스터의 동작에 대한 예시적인 논리 테이블을 도시한다. 설명의 목적을 위해, 리셋 선택 신호들(RSTx(1313a), /RSTx(1313b), 및 RSTy(1314))에 대한 전체 논리 테이블이 도시되며, 각각은 {0,1} 값을 갖는다. RSTx 신호가 {0}이고 /RSTx 신호는 {1}일 때, 리셋 트랜지스터는 오프된다({0}으로 표시됨). RSTx 신호가 {1}이고, /RSTx 신호는 {0}이며, RSTy 신호가 {O}일 때, 리셋 트랜지스터는 오프된다({0}으로 표시됨). RSTx 및 RSTy 신호가 {1}이고 /RSTx 신호가 {0}일 때, 리셋 트랜지스터는 온이다({1}로 표시됨). RSTx 및 /RSTx가 동일한 값을 갖는 로우들은 리셋 선택 트랜지스터들(1306a 및 1306b)의 게이트들에 공급되는 신호들이 항상 상보적인 것은 아니라는 것을 식별하기 위해 각 값들에 후속하는 단일 별표 "*"를 포함한다(즉, 이들은 예를 들어, 상이한 소스들로부터 유도될 때 동일할 수 있음). 이들 로우에서, 리셋 트랜지스터는 부동으로 식별된다. 또한, 이중 별표 "**"를 갖는 로우들에서, 리셋 선택 트랜지스터들(1306a 및 1306b)은 모두 온이고 높은 전류 인출을 초래할 수 있다.

도 15b는 전송 선택 신호들을 사용하는 전송 트랜지스터의 동작에 대한 예시적인 논리 테이블을 도시한다. 설명을 위해, 각각 {0,1} 값을 갖는 전송 선택 신호들(TXx(1311a), /TXx(1311b) 및 TXy(1312))에 대한 전체 논리 테이블이 도시되어 있다. TXx 신호가 {0}이고 /TXx 신호가 {1}일 때, 전송 트랜지스터는 오프된다({0}으로 표시됨). TXx 신호가 {1} 이고, /TXx 신호는 {0} 이며, TXy 신호가 {O} 일 때, 전송 트랜지스터는 오프된다({0} 으로 표시됨). TXx 및 TXy 신호들이 {1}이고 /TXx 신호가 {0}일 때, 전송 트랜지스터는 온이다({1}로 표시됨). TXx 및 /TXx가 동일한 값을 갖는 로우들은 전송 선택 트랜지스터들(1303a 및 1303b)의 게이트들에 공급되는 신호들이 항상 상보적인 것은 아니라는 것을 식별하기 위해 각 값들에 후속하는 단일 별표 "*"를 포함한다(즉, 이들은 예를 들어, 상이한 소스들로부터 유도될 때 동일할 수 있다). 이들 로우에서, 전송 트랜지스터는 부동으로 식별된다. 또한, 이중 별표 "**"를 갖는 로우에서, 전송 선택 트랜지스터(1303a 및 1303b)는 모두 온이고 높은 전류 인출을 초래할 수 있다.

도 16a는 전송 트랜지스터가 두 개의 전송 트랜지스터(1603a, 1603b)를 갖는 설명의 목적으로 도시된 기능을 갖는 제1 전송 회로(1602)에 의해 도시된 것을 제외하고는 도 13a에 도시된 것과 유사한 회로, 예를 들어 픽셀의 다른 실시예를 도시한다. 실시예들에서, 전송 회로(1602)는 두 개의 게이트 핀들을 갖는 단일 트랜지스터를 사용하여 구현될 수 있다는 것이 이해될 수 있다. 도 16a는 전위(예를 들어, VSS)와 전송 회로(1602) 사이에 연결된 포토다이오드(1601)를 포함한다. 전송 회로(1602)는 포토 다이오드(1601)와 부동 디퓨전 노드(1604)의 사이에 연결되어 있다. 전송 회로(1602)는 전송 선택 신호에 의해 각각 제어되는 하나 이상의 전송 트랜지스터일 수 있다. 예를 들어, 전송 회로(1602)(도 16a에서 점선으로 정의된 영역으로서 도시됨)는 제1 전송 회로 선택 트랜지스터(1603a) 및 제2 전송 회로선택 트랜지스터(1603b)의 직렬 연결을 포함할 수 있다. 제1 전송 회로 선택 트랜지스터(1603a)는 그 게이트에서 전송 선택 신호 TXx를 수신할 수 있다. 제2 전송 회로 선택 트랜지스터(1603b)는 그 게이트에서 전송 선택 신호(TXy)를 수신할 수 있다. 부동 확산 노드(1604)와 전위(예를 들어, VDDrst) 사이에는 리셋 트랜지스터(1605)가 연결된다. 리셋 선택 트랜지스터(1606)의 게이트는 제1 리셋 선택 신호(RSTx)를 수신한다. 리셋 선택 트랜지스터(1606)는 리셋 트랜지스터(1605)의 게이트와 제2 리셋 선택 신호 RSTy 사이에 연결된다. 출력 트랜지스터(1608)는 전위(예를 들어, VDDpix)와 선택 트랜지스터(1609) 사이에 연결된다. 출력 트랜지스터(1608)의 게이트는 부동 확산 노드(1604)에 연결된다. 선택 트랜지스터(1609)는 출력 트랜지스터(1608)와 판독 회로(도시되지 않음) 사이에 연결된다. 선택 트랜지스터(1609)의 게이트는 선택 신호(SEL)를 수신한다. 선택적인 안티-블루밍 트랜지스터(1616)는 포토다이오드(1601)와 전위(예를 들어, VDDpix) 사이에 연결된다. 안티-블루밍 트랜지스터(1616)의 게이트는 안티-블루밍 선택 신호 AB를 수신한다.

도 16b는 회로, 예를 들어 추가적인 주석들을 갖는 도 16a의 픽셀의 대안적인 뷰이다. 도 16b는 전위(예를 들어, 접지)와 전송 회로(1602) 사이에 연결된 포토다이오드(1601)를 포함한다. 전송 회로(1602)는 포토 다이오드(1601)를 부동 디퓨전 노드(1604)에 연결한다. 리셋 트랜지스터(1605)는 도 16b에서 VDDrst(1607)로서 표현되는 일정한 전위에 부동 확산 노드(1604)를 연결할 수 있다. 리셋 트랜지스터(1605)는 리셋 트랜지스터(1605)의 게이트에 연결된 리셋 선택 트랜지스터(1606)에 의해 제어될 수 있다. 출력 트랜지스터(1608)의 게이트는 부동 확산 노드(1604)에 연결될 수 있고, 출력 트랜지스터의 단자(예를 들어, 소스/드레인)는 선택 트랜지스터(1609)의 단자에 연결될 수 있다. 출력 트랜지스터(1608)의 다른 단자는 정전압(여기서, VDDsf(1615))에 연결될 수 있다. 정전압 VDDrst(1607) 및 VDDsf(1615)는 동일하거나 상이할 수 있다. 선택 트랜지스터(1609)는 출력 트랜지스터(1608)의 단자를 판독 회로(도시되지 않음)에 이르는 하나 이상의 출력 라인에 연결한다. 선택 트랜지스터(1609)는 선택 트랜지스터(1609)의 게이트에 연결된 선택 신호(1610)에 의해 제어될 수 있다.

제2 전송 회로 선택 트랜지스터(1603b)는 그 게이트에서 전송 선택 신호(TXx)(1611)를 수신할 수 있고, 앞서 설명된 바와 같이, 제1 전송 회로선택 트랜지스터(1603a)는 그의 게이트에서, 전송 선택 신호를 수신할 수 있다(TXy)(1612). 주어진 전송 트랜지스터에 대해 두 개 이상의 전송 선택 신호를 사용함으로써, 전송 트랜지스터는 전송 트랜지스터의 전체 로우(또는 컬럼)만을 어드레싱하는 것과 비교하여 개별적으로 어드레싱될 수 있다.

리셋 선택 트랜지스터(1606)는 리셋 선택 신호(RSTx(1613) 및 RSTy(1614))로 표현되는 두 개 이상의 리셋 선택 신호를 입력으로서 수신할 수 있다. 예를 들어, 리셋 선택 트랜지스터(1606)의 게이트는 리셋 선택 신호(RSTx)(1613)를 수신할 수 있고, 그 나머지 단자(예를 들어, 소스/드레인 중 다른 하나는 리셋 트랜지스터(1605)의 게이트에 연결되지 않음)가 리셋 선택 신호(RSTy)(1614)에 연결되게 할 수 있다. 대안적으로, 리셋 트랜지스터(1605)는 전송 회로(1602)와 유사한 구성의 두 개의 리셋 트랜지스터를 포함하는 리셋 회로일 수 있다. 주어진 리셋 트랜지스터에 대해 두 개 이상의 리셋 선택 신호를 사용함으로써, 리셋 트랜지스터는 리셋 트랜지스터의 전체 로우(또는 컬럼)만을 어드레싱하는 것과 비교하여 개별적으로 어드레싱될 수 있다.

도 16b는 또한 포토다이오드(1601)에 연결된 선택적인 안티-블루밍 트랜지스터(1616)를 포함한다. 안티-블루밍 트랜지스터(1616)의 다른 단부는 일정한 전위(예를 들어, VDDsf(1615))에 연결될 수 있다. 안티-블루밍 트랜지스터(1616)의 게이트는 안티-블루밍 신호 AB(1617)를 수신할 수 있다.

부가적으로 또는 대안적으로, 리셋 트랜지스터(1605)는 듀얼 게이트 리셋 선택 트랜지스터가 부동 확산 노드(1604)와 전위 VDDrst(1607) 사이에 직렬로 연결될 수 있는 리셋 회로(전달 회로(1602)와 유사함)일 수 있고, 리셋 선택 트랜지스터 게이트들 중 하나는 RSTx(1613)에 의해 제어되고 다른 하나는 RSTy(1614)에 의해 제어된다.

도 17은 도 16b에 따른 두 개의 전송 선택 신호 및 두 개의 리셋 선택 신호를 갖는 회로, 예를 들어 CMOS 센서에 대한 예시적인 타이밍도를 도시한다. 도 17은 리셋 선택 신호(RSTx), 리셋 선택 신호(RSTy), 전송 선택 신호들(TXx) 및 전송 선택 신호들(TXy)을 포함한다. 도 17은 리셋 선택 신호(RSTx)와 리셋 선택 신호(RSTy)의 조합인 리셋 신호에 응답하는 리셋 트랜지스터의 동작을 도시한다. 리셋 선택 신호(RSTx 및 RSTy) 모두가 고전압 상태에 있을 때, 리셋 트랜지스터는 온이다. 그러나, 리셋 선택 신호(RSTx 및 RSTy) 중 하나 또는 둘 모두가 저전압 상태에 있을 때, 리셋 트랜지스터는 오프된다.

도 17은 또한 전송 선택 신호(TXx 및 TXy)의 조합에 응답하는 전송 트랜지스터의 동작을 도시한다. 전송 선택 신호들(TXx 및 TXy) 모두가 고전압 상태에 있을 때, 전송 트랜지스터는 온이다. 그러나, 전송 선택 신호들(TXx 및 TXy) 중 하나 또는 둘 모두가 저전압 상태에 있을 때, 전송 트랜지스터는 오프된다.

도 18a는 도 16b에 도시된 바와 같이 두 개의 리셋 선택 신호를 사용하는 리셋 트랜지스터의 동작에 대한 예시적인 논리 테이블을 도시한다. RSTx 리셋 선택 신호에 대한 두 개의 값 {0,1}은 도 18a의 표에서 로우 식별자로서 도시되고, RSTy 리셋 선택 신호를 위한 두 개의 값들 {0,1}는 도 18A의 표에 컬럼 식별자로서 도시된다. RSTx 신호가 {0}일 때, 리셋 트랜지스터는 부동된다. RSTx 신호가 {1}이고 RSTy 신호가 {0}일 때, 리셋 트랜지스터는 오프된다({0}으로 표시됨). 리셋 선택 신호들 모두가 {1}일 때, 리셋 트랜지스터는 온이다({1}로 표시됨).

도 18b는 도 16b에 도시된 바와 같이 두 개의 전송 선택 신호를 사용하는 전송 트랜지스터의 동작에 대한 예시적인 논리 테이블을 도시한다. 전송 선택 신호(TXx)에 대한 두 개의 값들({0,1})은 도 18b의 테이블에서 로우 식별자들로서 도시되고, 전송 선택 신호(TXy)에 대해 두 개의 값({0,1})은 도면 18b의 테이블에서 컬럼 식별자들로서 도시되어 있다. TXx 신호가 {0}일 때, 전송 트랜지스터는 오프된다({0}으로 표시됨). TXx 신호가 {1} 이고 TXy 신호가 {0} 일 때, 리셋 트랜지스터는 오프된다. 전송 선택 신호들 모두가 {1}일 때, 전송 트랜지스터는 온이다({1}로 표시됨).

도 19는 다수의 리셋 및 전송 선택 신호를 갖는 리셋 및 전송 트랜지스터에 대한 예시적인 타이밍도를 도시한다. 도 19는 네 개의 로우 및 공통 컬럼에서 네 개의 픽셀을 갖는 ROI를 도시한다. ROI 1은 로우 J, 로우 J+1, 컬럼 J+2, 및 로우 J+3의 각각에 픽셀들을 포함한다. 픽셀들은 롤링 셔터를 사용하여 노출된다. 도 19의 타이밍도는 네 개의 픽셀 각각에 대한 리셋 선택 신호 및 전송 선택 신호에 대한 것이다. 제1 픽셀(로우 J에서)은 RSTx<J>, TXx<J>, RSTy<cols> 및 TXy<cols> 신호가 하이일 때 B 리셋 상태로 들어간다. 제2 픽셀(로우 J+1에서)은 RSTx<J+1>, TXx<J+1>, RSTy<cols> 및 TXy<cols> 신호가 하이일 때 B 리셋 상태로 들어간다. 제3 픽셀(로우 J+2에서)은 RSTx<J+2>, TXx<J+2>, RSTy<cols> 및 TXy<cols> 신호가 하이일 때 B 리셋 상태로 들어간다. 제4 픽셀(로우 J+3에서)은 RSTx<J+3>, TXx<J+3>, RSTy<cols> 및 TXy<cols> 신호가 하이일 때 B 리셋 상태로 들어간다. 픽셀들의 상이한 로우들의 B 리셋 상태들은 상이한 시간들에서 시작한다.

Exp(노출) 상태에 진입하기 위해, 로우 관련 선택 신호들은 저전압 레벨로 하강된다. 제1 픽셀(로우 J에서)은 RSTx<J> 및 TXx<J> 신호가 로우일 때 Exp 상태로 들어간다. 제2 픽셀(로우 J+1에서)은 RSTx<J+1> 및 TXx<J+1> 신호가 로우일 때 Exp 상태로 들어간다. 제3 픽셀(로우 J+2에서)은 RSTx<J+2> 및 TXx<J+2> 신호가 로우일 때 Exp 상태로 들어간다. 제4 픽셀(로우 J+3에서)은 RSTx<J+3> 및 TXx<J+3> 신호가 로우일 때 Exp 상태로 들어간다. 픽셀은 RSTy<cols> 및 TXy<cols> 신호 레벨에 관계 없이 Exp 노출 상태로 들어간다. 이에 따라, RSTy<cols> 및 TXy<cols> 신호들은 RSTY<cols> 및 RXy<cols>가 저전압 레벨로 설정되기 전에 나머지 픽셀들을 리셋하는데 사용된다. 픽셀들의 상이한 로우들의 Exp 상태들은 상이한 시간들에서 시작한다.

F 리셋 상태로 진입하기 위해, 리셋 선택 신호는 로우 관련 전송 선택 신호가 로우로 유지되는 동안 하이 레벨로 상승된다. 제1 픽셀(로우 J에서)은 RSTx<J> 신호가 하이이고 RSTy<cols> 신호가 로우일 때 F 리셋 상태로 들어간다. 제2 픽셀(로우 J+1)은 RSTx<J+1> 신호가 하이이고 RSTy<cols>가 하이일 때 F 리셋 상태로 들어간다. 제3 픽셀(로우 J+2에서)은 RSTx<J+2> 신호가 하이이고 RSTy<cols>가 하이일 때 F 리셋 상태로 들어간다. 제4 픽셀(로우 J+3)은 RSTx<J+3> 신호가 하이이고 RSTy<cols>가 하이일 때 F 리셋 상태로 들어간다. 픽셀들의 상이한 로우들의 F 리셋 상태들은 상이한 시간들에서 시작한다.

RO(판독) 상태에 진입하기 위해, 로우-관련 리셋 선택 신호는 로우 레벨로 강하되고 로우-관련 전송 선택 신호는 하이 레벨로 상승된다. 제1 픽셀(로우 J에서)은 RSTx<J> 신호가 로우이고, TXx<J> 신호가 하이이며, TXy<cols> 신호가 높은 경우에 RO 상태로 들어간다. RSTx<J+1> 신호가 로우이고, TXx<J+1> 신호는 하이이며, TXy<cols> 신호가 하이일 때, 제2 픽셀(로우 J+1)은 RO 상태로 들어간다. 제3 픽셀(로우 J+2에서)은 RSTx<J+2> 신호가 로우이고, TXx<J+2> 신호가 하이이며, TXy<cols> 신호가 하이일 때 RO 상태로 들어간다. 제4 픽셀(로우 J+3)은 RSTx<J+3> 신호가 로우(low)이고, TXx<J+3> 신호가 하이(high)이며, TXy<cols> 신호가 하이(high)인 경우에 RO 상태에 들어간다. 픽셀들의 상이한 로우들의 RO 상태들은 상이한 시간들에서 시작한다.

도 20은 상이한 노출 길이를 갖는 두 개의 ROI에 대한 예시적인 타이밍도를 도시한다. 제1 ROI 0은 두 개의 로우들: 로우 k 및 로우 k+1의 픽셀들을 포함한다. 제2 ROI 1은 네 개의 로우, 즉 로우 m, 로우 m+1, 컬럼 m+2, 및 로우 m+3의 픽셀을 포함한다. ROI 0의 픽셀들에 대한 노출 시간들은 ROI 1의 픽셀들의 노출 시간들보다 길다. (리셋 B, 리셋 F, 및 판독 RO를 포함하는) 다른 상태들은 또한 ROI 0에서의 대응하는 상태들에 비해 ROI 1에서 더 짧다. 추가적으로 또는 대안적으로, 다른 상태들(리셋 B, 리셋 F, 및 판독 RO)은 ROI 0에서의 대응하는 상태들에 비해 ROI 1에서 동일한 길이 또는 더 길 수 있다. ROI 0 및 ROI 1에서의 개별 픽셀들의 Exp 상태들은 상이한 시간들에서 시작할 수 있거나 또는 두 개 또는 그 초과가 동시에 시작할 수 있다. ROI 0과 ROI 1 사이의 노출 시간들의 길이들은 동일하거나 상이할 수 있다.

도 21은 다수의 ROI들을 갖는 CMOS 어레이 및 제어 회로의 일 블록도의 예를 도시한다. 도 21의 CMOS 픽셀 어레이(2101)는 8개의 ROI(ROI 0 내지 ROI 7로 도시됨)를 포함하며, 일부 ROI(예를 들어, ROI 0, ROI 2, ROI 4, 및 ROI 6)는 CMOS 픽셀 어레이의 좌측(2101)에 나타나고, 다른 ROI들(예를 들어, ROI 1, ROI 3, ROI 5 및 ROI 7)은 CMOS 픽셀 어레이(2101)의 우측에 나타난다. ROI는 모니터링될 CMOS 픽셀 어레이의 영역과 부합하도록 배열될 수 있고, 이와 같이, 도 21에 도시된 바와 같이, 일부 ROI는 다른 ROI와 동일한 로우 및/또는 컬럼을 공유할 수 있다. 도 21은 TXx(2102)에 대한 제어 회로, TXy(2103)에 대한 컨트롤 회로, RSTx(2104)에 대한 콘트롤 회로, 및 RSTy(2105)에 대한 콘트롤 회로를 포함할 수 있는 콘트롤 회로를 포함한다. 제어 회로들의 동작을 통해, ROI들(0-8)은 ROI들 중 둘 이상이 상이한 노출 시간들을 갖는 경우를 포함하는 다양한 타이밍들에서 리셋, 노출, 리셋 및 판독될 수 있다. 도 21에는 개별 기능 블록들로서 도시되어 있지만, 제어 회로들(2102, 2103, 2104 및/또는 2105) 중 하나 이상은 원하는 대로 조합 제어 회로 또는 회로들에 조합될 수 있다.

도 21은 또한 멀티플렉서(2106) 및 다수의 아날로그-디지털 변환기(ADC)(2107)를 포함한다. 멀티플렉서(2106)는 ROI 내의 컬럼의 하나의 픽셀의 라우팅이 특정 ADC로 라우팅되고 판독되도록 허용한다. 예를 들어, 멀티플렉서(2106)는 ROI 0의 모든 컬럼들이 제1 세트의 ADC들에 의해 판독되도록 지시하면서 ROI 1의 모든 로우들보다 적은 로우들이 제2 세트의 ADC에 의해 판독되게 지시하면서 나머지 로우들은 제3 세트의 ADCs에 의해 판독될 수 있다. ROI의 하나 이상의 컬럼들을 선택적으로 할당하는 멀티플렉서(2106)의 능력은 각 ROI에서 픽셀들의 상태들의 제어의 개선된 인터리빙을 허용한다. ADC는 단독으로 또는 하나 이상의 멀티플렉서를 포함하는 다른 회로와 조합하여 판독 회로의 일례로서 이해될 수 있다.

도 22는 도 21에 따른 실시예에 대한 ROI에서 6개의 픽셀들을 갖는 예시적인 회로도를 도시하지만, 본 개시는 이러한 구현들로 제한되지 않는다. ROI 0(2201)은 더 큰 CMOS 픽셀 어레이의 일부이며, 여기서 ROI0(2201) 외부의 픽셀들은 도시되지 않는다. ROI 0(2201)은 세 개의 로우(로우 0, 로우 1, 및 로우 2)에 의해 두 개의 컬럼(컬럼 0 및 컬럼 1)에서 6개의 픽셀을 포함한다. 도 22의 각 픽셀은 두 개의 전송 선택 입력(TXx 및 TXy), 두 개의 리셋 선택 입력들(RSTx 및 RSTy) 및 안티-블루밍 입력(AB), 픽셀 선택 입력(Sel) 및 출력 단자(Out)를 포함한다. 도 22는 픽셀 어레이의 로우의 수에 대응하는 다수의 전송 선택 라인을 갖는 제1 전송 제어 회로(2202)를 포함한다. 도 22는 또한 픽셀 어레이의 컬럼의 수에 대응하는 다수의 전송 선택 라인을 갖는 제2 전송 제어 회로(2203)를 포함한다. 간략함을 위해, 제1 전송 제어 회로(2202) 및 제2 전송 제어 회로(2203)는 ROI 0(2201)에 관련된 로우들의 수 및 컬럼들의 수에 대응하는 세 개의 선택 라인들 및 두 개의 선택 라인들을 각각 갖는 것으로 도시된다. 도 22는 또한 제1 리셋 선택 제어 회로(RSTx)(2204) 및 제2 리셋 선택 회로(RSTy)(2205)를 포함한다.

도 22는 픽셀이 관련 선택 신호를 수신하는 것을 허용하기 위해 서브-제어 라인에 연결된 다양한 제어 라인을 도시한다. 도 22의 제어 라인의 배열은 단지 예이며, 다른 배열이 쉽게 사용될 수 있다. 간략화를 위해, 각 픽셀의 안티-블루밍 입력들, 선택 입력들 및 출력 단자들에 대한 연결들은 도시되지 않는다.

도 23은 상이한 제어 회로에 의해 관리되는 ROI들을 갖는 예시적인 제어 회로 및 CMOS 어레이의 블록도를 도시한다. CMOS 어레이(2301)는 네 개의 ROI들(예를 들어, ROI 10, ROI 11, ROI 12, 및 ROI 13)을 포함한다. 도 21의 CMOS 어레이와 대조적으로, ROI는 제어 회로의 상이한 조합에 의해 처리된다. 제1 전송 선택 제어 회로(TXx 0(2302))는 제1 세트의 로우들을 지원하고, 제2 전송 선택 회로(TXx 1(2303))는 제2 세트의 로우들를 지원한다. 제1 전송 선택 제어 회로(TXy 0(2304))는 제1 세트의 컬럼들을 지원하고, 제2 전송 선택 회로(TXy 1(2305))는 제2 세트의 로우들을 지원한다. 제1 리셋 선택 제어 회로(RSTx 0(2306))는 제1 세트의 로우들을 지원하고, 제2 리셋 선택 회로(RSTx 1(2307))는 제2 세트의 로우들을 지원한다제1 리셋 선택 제어 회로(RSTy 0(2308))는 제1 컬럼 세트를 지원하고, 제2 리셋 선택 컨트롤 회로(RSTy 1(2309))는 제2 컬럼 세트를 지원한다. 멀티플렉서(2310)는 CMOS 어레이(2301) 내의 모든 픽셀들이 ADC들(2311) 중 임의의 ADC에 의해 판독되게 할 수 있거나, 또는 CMOS 어레이(2301)의 컬럼들이 ADC들의 세트(2311)에 의해서만 판독되게 제한할 수 있다.

예를 들어, ROI 10은 전송 선택 제어 회로(TXx 0(2302)), 전송 선택 제어 회로(TXy 0(2304)), 리셋 선택 제어 회로(RSTx 0(2306)), 및 리셋 선택 제어 회로(RSTy 0(2308))로부터 선택 입력들을 수신한다. ROI 11은 전송 선택 제어 회로(TXx 0(2302)), 전송 선택 제어 회로(TXy 1(2305)), 리셋 선택 제어 회로(RSTx 0(2306)), 및 리셋 선택 제어 회로(RSTy 1(2309))로부터 선택 입력들을 수신한다. ROI 12는 전송 선택 제어 회로(TXx 1(2303)), 전송 선택 제어 회로(TXy 0(2304)), 리셋 선택 제어 회로(RSTx 1(2307)), 및 리셋 선택 제어 회로(RSTy 0(2308))로부터 선택 입력들을 수신한다. ROI 13는 전송 선택 제어 회로(TXx 1(2303)), 전송 선택 제어 회로(TXy 1(2305)), 리셋 선택 제어 회로(RSTx 1(2307)) 및 리셋 선택 제어 회로(RSTy 1(2309))로부터 선택 입력들을 수신한다.

도 23에 도시된 접근법은 2^N으로 더 확장될 수 있으며, 여기서 N은 CMOS 어레이 내의 개별 블록들의 총 수이다.

도 24는 상이한 제어 회로 사이에서 공유되는 각 ROI에 대한 책임을 갖는 제어 회로 및 CMOS 어레이의 일 실시예의 블록도를 도시한다. CMOS 어레이(2401)는 세 개의 ROI들(예를 들어, ROI 20, ROI 21, 및 ROI 22)을 포함한다. 각 ROI는 제어 회로의 상이한 조합에 의해 처리된다. 제1 전송 선택 제어 회로(TXx 0(2402))는 제1 세트의 로우들을 지원하고, 제2 전송 선택 제어 회로(TXx 1(2403))는 제2 세트의 로우를 지원한다. 제1 전송 선택 제어 회로(TXy 0(2404))는 제1 컬럼 세트를 지원하고, 제2 전송 선택 회로(TXy 1(2405))은 제2 컬럼 세트를 지원한다. 제1 리셋 선택 제어 회로(RSTx 0(2406))는 로우들의 제1 세트를 지원하고, 제2 리셋 선택 회로(RSTx 1(2407))는 로우들의 제2 세트를 지원한다. 제1 리셋 선택 제어 회로(RSTy 0(2408))는 제1 컬럼 세트를 지원하고, 제2 리셋 선택 회로(RSTy 1(2409))은 제2 컬럼 세트를 지원한다. 멀티플렉서(2410)는 CMOS 어레이(2401) 내의 모든 픽셀들이 ADC들(2411) 중 임의의 ADC에 의해 판독되는 것을 가능하게 할 수 있거나, 또는 CMOS 어레이(2401)의 컬럼들이 ADC들의 세트(2411)에 의해서만 판독되도록 제한할 수 있다.

예를 들어, ROI 20의 제1 부분은 전송 선택 제어 회로(TXx 0(2402)), 전송 선택 제어 회로(TXy 0(2404)), 리셋 선택 제어 회로(RSTx 0(2406)), 및 리셋 선택 제어 회로(RSTy 0(2408))로부터 선택 입력들을 수신한다. ROI 20의 제2 부분은 전송 선택 제어 회로(TXx 1(2403)), 전송 선택 제어 회로(TXy 0(2404)), 리셋 선택 제어 회로(RSTx 1(2407)), 및 리셋 선택 제어 회로(RSTy 0(2408))로부터 선택 입력들을 수신한다.

ROI 21의 제1 부분은 전송 선택 제어 회로(TXx 0(2402)), 전송 선택 제어 회로(TXy 1(2405)), 리셋 선택 제어 회로(RSTx 0(2406)), 및 리셋 선택 제어 회로(RSTy 1(2409))로부터 선택입력들을 받는다. ROI 21의 제2 부분은 전송 선택 제어 회로(TXx 1(2403)), 전송 선택 제어 회로(TXy 1(2405)), 리셋 선택 제어 회로(RSTx 1(2407)) 및 리셋 선택 제어 회로(RSTy 1(2409))로부터 선택 입력을 수신한다.

ROI 22는 선택 신호들의 네 개의 상이한 조합들을 수신한다. 제1 부분은 전송 선택 제어 회로(TXx 0(2402)), 전송 선택 제어 회로(TXy 0(2404)), 리셋 선택 제어 회로(RSTx 0(2406)), 및 리셋 선택 제어 회로(RSTy 0(2408))로부터 선택 입력들을 수신한다. ROI 22의 제2 부분은 전송 선택 제어 회로(TXx 1(2403)), 전송 선택 제어 회로(TXy 0(2404)), 리셋 선택 제어 회로(RSTx 1(2407)), 및 리셋 선택 제어 회로(RSTy 0(2408))로부터 선택 입력들을 수신한다. ROI 22의 제3 부분은 전송 선택 제어 회로(TXx 0(2402)), 전송 선택 제어 회로(TXy 1(2405)), 리셋 선택 제어 회로(RSTx 0(2406)), 및 리셋 선택 제어 회로(RSTy 1(2409))로부터 입력들을 선택한다. ROI 22의 제4 부분은 전송 선택 제어 회로(TXx 1(2403)), 전송 선택 제어 회로(TXy 1(2405)), 리셋 선택 제어 회로(RSTx 1(2407)), 및 리셋 선택 제어 회로(RSTy 1(2409))로부터 선택 입력들을 수신한다.

가능하게는 잡음을 증가시키지만, 도 24의 접근법은 ROI가 하나의 회로 세트에 의해서만 지원되는 ROI보다 2배 빠르게 핸들링되는 것을 허용할 수 있다.

도 25는 제어 회로의 상이한 세트에 의해 제어되는 ROI 내의 6개의 픽셀을 갖는 예시적인 회로도를 도시한다. 도 25는 ROI에서 6개의 픽셀을 갖는 회로도를 도시한다. ROI 0(2501)은 더 큰 CMOS 픽셀 어레이의 일부이며, 여기서 ROI 0의 외측의 픽셀(2501)은 도시되지 않는다. ROI 0(2501)은 세 개의 로우(로우 0, 로우 1 및 로우 2)에 의해 두 개의 컬럼(컬럼 0 및 컬럼 1)에서 6개의 픽셀을 포함한다. 도 25의 각 픽셀은 두 개의 전송 선택 입력(TXx 및 TXy), 두 개의 리셋 선택 입력들(RSTx 및 RSTy) 및 안티-블루밍 입력(AB), 픽셀 선택 입력(Sel) 및 출력 단자(Out)를 포함한다. 도 25는 픽셀 어레이의 로우들의 제1 부분에 대응하는 다수의 전송 선택 라인들을 갖는 제1 전송 선택 제어 회로(TXx A(2502))를 포함한다. 도 25는 또한 픽셀 어레이의 로우들의 제2 부분에 대응하는 다수의 전송 선택 라인들을 갖는 제2 전송 선택 제어 회로(TXx B)(2503)를 포함한다. 도 25는 픽셀 어레이의 컬럼들의 제1 부분에 대응하는 다수의 전송 선택 라인들을 갖는 제3 전송 선택 제어 회로(TXy 0(2504))를 포함한다. 도 25는 또한 픽셀 어레이의 컬럼들의 제2 부분에 대응하는 다수의 전송 선택 라인들을 갖는 제4 전송 선택 제어 회로 TXy 1(2505)을 포함한다.

도 25는 픽셀 어레이의 로우들의 제1 부분에 대응하는 다수의 리셋 선택 라인들을 갖는 제1 리셋 선택 제어 회로(RSTx A)(2506)를 포함한다. 도 25는 또한 픽셀 어레이의 로우들의 제2 부분에 대응하는 다수의 리셋 선택 라인들을 갖는 제2 리셋 선택 제어 회로(RSTx B)(2507)를 포함한다. 도 25는 픽셀 어레이의 컬럼들의 제1 부분에 대응하는 다수의 리셋 선택 라인들을 갖는 제3 리셋 선택 제어 회로(RSTy 0)(2508)을 포함한다. 도 25는 또한 픽셀 어레이의 컬럼들의 제2 부분에 대응하는 다수의 리셋 선택 라인들을 갖는 제4 리셋 선택 제어 회로(RSTy 1)(2509)를 포함한다.

로우 및 컬럼은 대응하는 선택 회로에 의해 제어될 수 있거나 아키텍처에 기초하여 변할 수 있다. 예를 들어, 로우 전송 선택 회로의 개수는 컬럼 선택 회로의 개수와 상이하거나 동일할 수 있다.

도 25는 픽셀들이 관련 선택 신호들을 수신하는 것을 허용하기 위해 서브-제어 라인들에 연결된 다양한 제어 라인들을 도시한다. 도 25의 제어 라인의 배열은 단지 예이며, 다른 배열이 쉽게 사용될 수 있다. 간략화를 위해, 각 픽셀의 안티-블루밍 입력들, 선택 입력들 및 출력 단자들에 대한 연결들은 도시되지 않는다.

도 26은 다수의 전송 선택 신호, 다수의 리셋 선택 신호 및 다수의 출력 선택 트랜지스터를 갖는 예시적인 픽셀을 도시한다. 도 26은 전위(예를 들어, 접지)와 전송 트랜지스터(2602) 사이에 연결된 포토다이오드(2601)를 포함한다. 전송 트랜지스터(2602)는 전송 신호(도 26에서 및 논리 게이트(2603)로서 기능적으로 표현되지만, 당업자들은 이러한 기능이 다수의 방식들로 달성될 수 있다는 것을 이해할 것이다)에 의해, 이 전송 신호(2602)의 게이트에 연결되어 제어될 수 있다. 전송 트랜지스터(2602)는 포토다이오드(2601)를 부동 확산 노드(2604)에 연결한다. 리셋 트랜지스터(2605)는 도 26에서 VDD(2607)로 표시된 일정한 전위와 부동 확산 노드(2604)를 연결할 수 있다. 리셋 트랜지스터(2605)는 리셋 트랜지스터(2605)의 게이트에 연결된 리셋 신호(도 26에서 AND 논리 게이트(2606)로서 기능적으로 표현되지만, 당업자는 이러한 기능이 다수의 방식으로 달성될 수 있음을 이해할 것이다)에 의해 제어될 수 있다. 및 논리 게이트(2603)는 입력으로서 TXx(2611) 및 TXy(2612)로 표현되는 두 개 이상의 전송 선택 신호를 수신할 수 있다. 및 논리 게이트(2606)는 RSTx(2613) 및 RSTy(2614)로 표현되는 두 개 이상의 리셋 선택 신호를 입력으로서 수신할 수 있다. 출력 트랜지스터(2608)의 게이트는 부동 확산 노드(2604)에 연결될 수 있고, 출력 트랜지스터(2608)의 단자(예를 들어, 소스/드레인)는 제1 선택 트랜지스터(2609)의 단자 및 제2 선택 트랜지스터(2615)의 단자에 연결될 수 있다. 출력 트랜지스터(2608)의 다른 단자는 정전위(여기서는 VDD(2607))에 연결될 수 있다. 제1 선택 트랜지스터(2609)는 출력 트랜지스터(2608)의 단자를 판독 회로(0)(도시되지 않음)에 이르는 하나 이상의 출력 라인에 연결시키고, 제2 선택 트랜지스터들(2615)은 출력 트랜지스터(2608)의 단자를 동일 또는 상이한 판독회로(1)(미도시)에 이어지는 하나 이상의 입력 라인에 연결시킨다. 제1 선택 트랜지스터(2609)는 제1 선택된 트랜지스터(2609)의 게이트에 연결된 선택 신호(2610)에 의해 제어될 수 있다. 제2 선택 트랜지스터(2615)는 제2선택 트랜지스터(2615)의 게이트에 연결된 선택 신호(2616)에 의해 제어될 수 있다. 셀당 두 개 이상의 선택 트랜지스터의 조합은 ROI의 로우 및/또는 컬럼의 인터리빙 제어를 상이한 세트의 판독 회로(예를 들어, 판독 회로 0 및 판독 회로 1)에 전송된 출력으로 허용한다. 도 26은 또한 포토다이오드(2601)와 VDD로 도시된 전위 사이에 연결된 선택적인 안티-블루밍 트랜지스터(2617)를 포함한다. 안티-블루밍 선택 신호(2618, AB)는 안티-블루밍 트랜지스터(2617)의 게이트에 연결된다.

도 27은 ROI들이 리셋, 노출, 리셋 및 판독될 때를 스케줄링하기 위한 하나의 가능한 도면의 예를 도시한다. 당업자는 도 27이 선형 흐름도가 아니라, 본 명세서에 기술된 바와 같이, 스케줄링의 묘사임을 이해할 것이다. 이에 따라, 프로세스는 로우들의 수, 컬럼들의 수, 판독 모드, 및 노출 시간(2701)에 의해 정의되는 ROI들에 관한 것이다. 여기서, ROI의 수는 M으로 지정된다. 또한, 프레임의 수 N의 버짓이 ROI마다 수립된다. 추가적으로 또는 대안적으로, 정지 시간(Tstop)이 또한 포함될 수 있다. 2702에서, ROI들이 활성화될 때 분류하기 위한 프로세스가 개시된다. 2703에서, 루프의 시작이 1 내지 M개의 ROI에 이르는 ROI들에 대해 도시된다. 2704에서, 프레임 1 내지 N에 대해 루프의 시작이 도시되어 있다. 2705에서, 리셋 B, 리셋 F, 및 판독 RO에 대한 시간이 계산된다. 2706에서, 특정 ROI의 동작을 제어하기 위한 프레임이 다음 이용가능한 시간 슬롯에 배치된다. 2707에서, 도면 27 스케줄링은 ROI에 대한 프레임을 완료하는 시간이 이용가능한지(예를 들어, 원하는 총 시간이 초과되었는지)를 결정한다. 불충분한 시간이 이용가능하다면, 프로세스는 2703으로 복귀하여 다음 ROI를 처리한다. ROI의 픽셀의 모든 상태들을 처리하기 위해 충분한 시간이 이용가능하다면, 프로세스는 2708로 진행한다. 2708에서, 프로세스는 원하는 수의 프레임들이 ROI에 대해 수집되었는지 여부를 결정한다. ROI에 대해 충분한 프레임들이 수집되었다면, 프로세스는 다음 ROI를 처리하기 위해 2703으로 복귀한다. 다른 프레임이 추가될 필요가 있다면, 프로세스는 전송 선택 신호, 리셋 선택 신호 및 새롭게 추가된 프레임에 대한 컬럼으로의 출력 사이에 충돌이 존재하는지를 결정한다. 충돌이 없으면, 프로세스는 2704로 복귀한다. 충돌이 있는 경우, 프레임은 2710에 도시된 바와 같이 시간 Tro만큼 지연되고 2705로 복귀한다. 시간 Tro는 판독 회로를 통해 포토다이오드로부터 정보를 판독하기 위한 시간으로서 정의될 수 있다. 판독 동작은 n개의 로우 또는 컬럼에 대해 스택될 수 있기 때문에, 시간 Tro는 n개의 로우들 또는 컬럼들로부터의 판독들을 포함할 수 있다. 모든 ROI로부터 모든 로우 또는 컬럼을 판독하는 총 시간을 계산하는 것은 개별적으로 판독되는 로우 또는 컬럼의 총 시간 및 함께 판독되는 컬럼 또는 로우의 1/n일 수 있다. 이에 따라, 일부 경우들에서 Tro는 Trow/n과 같을 수 있으며, 여기서 Trow는 로우의 판독 시간이다.

도 28은 ROI들의 핸들링의 순서를 결정하고 추가적으로 또는 대안적으로 CMOS 센서의 관련 회로를 제어하는데 사용될 수 있는 컴퓨팅 디바이스(2800)의 하드웨어 요소들을 도시한다. 컴퓨팅 디바이스(2800)는 하나 이상의 프로세서들(2801)을 포함할 수 있으며, 이는 본 명세서에 설명된 기능들 중 임의의 기능을 수행하기 위해 컴퓨터 프로그램의 명령어들을 실행할 수 있다. 명령들은 판독 전용 메모리(ROM)(2802), 랜덤 액세스 메모리(RAM)(2803), 착탈식 매체(2804)(예를 들어, USB 드라이브, 컴팩트 디스크(CD), 디지털 다기능 디스크(DVD)), 및/또는 임의의 다른 유형의 컴퓨터 판독가능 매체 또는 메모리에 저장될 수 있다. 명령어는 또한 부착된(또는 내부) 고정 드라이브(2805) 또는 다른 유형의 저장 매체에 저장될 수 있다. 컴퓨팅 디바이스(2800)는 디스플레이 디바이스(2806)(예를 들어, 외부 디스플레이 스크린 및/또는 다른 외부 또는 내부 디스플레이 디바이스) 및 스피커(2811)와 같은 하나 이상의 출력 디바이스들을 포함할 수 있고, 비디오 프로세서와 같은 하나 이상의 출력 디바이스 제어기들(2807)을 포함할 수 있다. 하나 이상의 사용자 입력 디바이스들(2808)은 원격 제어, 키보드, 마우스, 터치 스크린(디스플레이 디바이스(2806)와 통합될 수 있음), 마이크로폰 등을 포함할 수 있다. 컴퓨팅 디바이스(2800)는 또한 외부 네트워크(2809)와 통신하기 위해 네트워크 입력/출력(I/O) 인터페이스(2810)(예를 들어, 네트워크 카드)와 같은 하나 이상의 네트워크 인터페이스를 포함할 수 있다. 네트워크 I/O 인터페이스(2810)는 유선 인터페이스(예를 들어, 전기, RF(동축(coax)을 통해), 광학(섬유를 통해)), 무선 인터페이스 또는 이 둘의 조합일 수 있다. 네트워크 I/O 인터페이스(2810)는 외부 네트워크(2809)를 통해 통신하도록 구성된 모뎀을 포함할 수 있다.

컴퓨팅 디바이스는 CMOS 센서와 연관된 전송 선택, 리셋 선택, 및 다른 회로를 제어 및/또는 프로그래밍하기 위한 인터페이스(2812)를 포함할 수 있다. 프로세서(2801)는 단일 프로세서 또는 다수의 프로세서들을 포함할 수 있고, 다수의 프로세서들 각각은 더 적은 동작들을 수행할 수 있다. 예를 들어, 하나의 프로세서가 CMOS 센서를 포함하는 하우징 내에 상주할 수 있다. 다른 프로세서는 CMOS 센서와 상호작용하는 외부 장치에 상주할 수 있다.

도 28은 예시적인 하드웨어 구성을 도시하지만, 컴퓨팅 디바이스(2800)의 요소들 중 하나 이상은 소프트웨어 또는 하드웨어와 소프트웨어의 조합으로서 구현될 수 있다. 컴퓨팅 디바이스(2800)의 구성요소들을 추가, 제거, 결합, 분할 등에 대한 수정들이 이루어질 수 있다. 또한, 도 28에 도시된 요소는 본 명세서에 기술된 바와 같은 동작을 수행하도록 구성된 기본 컴퓨팅 디바이스 및 구성요소를 사용하여 구현될 수 있다. 예를 들어, 컴퓨팅 디바이스(2800)의 메모리는 프로세서(2801) 및/또는 컴퓨팅 디바이스(2800)의 하나 이상의 다른 프로세서들에 의해 실행될 때, 컴퓨팅 디바이스(2800)로 하여금 본 명세서에 설명된 동작들 중 하나, 일부 또는 전부를 수행하게 하는 컴퓨터 실행가능 명령들을 저장할 수 있다. 이러한 메모리 및 프로세서(들)는 또한 또는 대안적으로 하나 이상의 집적 회로(IC)를 통해 구현될 수 있다. IC는 예를 들어, ROM에 저장된 및/또는 IC에 하드와이어드된 프로그래밍 명령어들 또는 다른 데이터에 액세스하는 마이크로프로세서일 수 있다. 예를 들어, IC는 본 명세서에 설명된 계산들 및 다른 동작들에 전용되는 게이트들 및/또는 다른 로직을 갖는 주문형 집적 회로(ASIC)를 포함할 수 있다. IC는 ROM 또는 RAM으로부터 판독된 프로그래밍 명령어들의 실행에 기초하여 일부 동작들을 수행할 수 있고, 다른 동작들은 게이트들 또는 다른 로직에 하드와이어링된다. 또한, IC는 디스플레이 버퍼에 이미지 데이터를 출력하도록 구성될 수 있다.

CMOS 센서가 사용될 수 있는 분광계 시스템의 예에서, 주어진 파장의 광은 광 센서의 특정 부분에 집중될 수 있다. 광이 집중될 특정 위치로 ROI를 제한함으로써, CMOS 센서는 전체 어레이를 스캐닝하는 것보다 더 효율적으로 동작될 수 있다. 분광계에서, 광 센서에 의해 측정되는 광은 다수의 차수의 크기를 커버할 수 있다. 주어진 시간 길이 동안 모든 ROI들을 노출시키는 것은 일부 ROI들이 적절하게 노출될 것이지만 다른 ROI들은 노출 부족 또는 노출 과다 중 어느 하나일 수 있기 때문에 검출가능한 광을 제한한다. 예를 들어, 유도 결합 플라즈마 광학 방출 분광법(ICP-OES)에서, 샘플은 플라즈마에 주입될 수 있고, 플라즈마에서 샘플의 결과적인 여기는 대전된 이온을 생성한다. 샘플 내의 다양한 분자들이 그들 각 원자들로 분해되고, 그 후 전자들을 잃고 플라즈마에서 반복적으로 재결합함에 따라, 그들은 관련된 요소들의 특성 파장에서 방사선을 방출한다. 분광계는 광원(예를 들어, ICP-OES 플라즈마 또는 망원경, 현미경, 또는 다른 광-발생 또는 광-전달 시스템을 포함하지만 이에 제한되지 않는 다른 광원)으로부터 광을 수신할 수 있다.

광의 크기의 차수를 수용하기 위해 CMOS 센서 어레이에 다양한 기술들이 적용될 수 있다. 샘플은 플라즈마에 주입될 수 있고, 그 광은 CMOS 센서 상에 수신된다. 하나 이상의 ROI들 내의 픽셀들은 픽셀들이 과다 노출되었는지, 부족 노출되었는지 또는 적절하게 노출되었는지를 결정하기 위해 분석될 수 있다. ROI들의 노출 길이들은 조절될 수 있고 CMOS 센서의 동작은 수정된 노출 길이들 및 임의의 부가적인 리셋 B, 리셋 F, 및/또는 RO 시간들을 판독하도록 조절될 수 있다. 그 후, 샘플은 플라즈마를 통해 다시 통과될 수 있고, 필요한 경우, 원하는 ROI 에서의 픽셀이 적절히 노출되도록 조정된 노출 시간(예를 들어, 노출 부족 픽셀의 노출 시간을 길게 하고/하거나 노출 과잉 픽셀에 대한 노출 시간을 짧게 함)을 통과할 수 있다.

CMOS 센서에 의해 측정된 광을 분석하기 위해, 각 ROI 또는 각 개별 픽셀에 대한 강도는 CMOS 센서의 ROI를 조명하는 샘플의 실제 농도를 결정하는데 사용될 수 있다.

예들이 위에서 설명되었지만, 이들 예들의 특징들 및/또는 단계들은 임의의 원하는 방식으로 조합, 분할, 생략, 재배열, 개정, 및/ 또는 증강될 수 있다. 다양한 변경들, 수정들, 및 개선들이 당업자들에게 쉽게 발생할 것이다. 이러한 변경들, 수정들, 및 개선들은 본 명세서에서 명시적으로 언급되지는 않았지만, 본 설명의 일부인 것으로 의도되고, 본 개시의 사상 및 범위 내에 있는 것으로 의도된다. 이에 따라, 전술한 설명은 단지 예시적인 것이며, 제한적인 것이 아니다.

Claims

회로로서,
포토다이오드를 부동 확산 노드에 연결하는 제1 전송 트랜지스터 - 상기 제1 전송 트랜지스터는:
(i) 제1 전송 선택 입력과,
(ii) 제2 전송 선택 입력의 조합에 의해 개별적으로 선택가능함 -;
상기 부동 확산 노드에 연결된 게이트를 갖는 소스-팔로워 구성의 출력 트랜지스터; 및
상기 출력 트랜지스터의 출력에 연결된 선택 트랜지스터를 포함하는, 회로.
제1항에 있어서,
제1 전송 선택 트랜지스터를 더 포함하며, 상기 제1 전송 선택 트랜지스터는,
(i) 상기 제1 전송 선택 입력, 또는
(ii) 상기 제2 전송 선택 입력에 연결되는 게이트 단자를 가지며,
상기 제1 전송 선택 트랜지스터는 (1) 상기 제1 전송 트랜지스터의 게이트 단자와, (2)
(a) 상기 제1 전송 선택 입력, 또는
(b) 상기 제2 전송 선택 입력의 다른 하나 사이에 연결되는 것인, 회로.
제2항에 있어서,
개별적으로 어드레싱가능한 제1 리셋 선택 입력;
개별적으로 어드레스 가능한 제2 리셋 선택 입력;
하나 이상의 전위와 상기 부동 확산 노드 사이에 연결된 리셋 트랜지스터; 및
제1 리셋 선택 트랜지스터를 더 포함하며, 상기 제1 리셋 선택 트랜지스터는,
(i) 상기 제1 리셋 선택 입력, 또는
(ii) 상기 제2 리셋 선택 입력에 연결되는 게이트 단자를 가지며,
상기 제1 리셋 선택 트랜지스터는 그 외, (1) 상기 제1 리셋 트랜지스터의 게이트 단자와, (2)
(a) 상기 제1 리셋 선택 입력, 또는
(b) 상기 제2 리셋 선택 입력의 다른 하나 사이에 연결되는 것인, 회로.
제2항에 있어서,
제2 전송 선택 트랜지스터를 더 포함하며, 상기 제2 전송 선택 트랜지스터는,
(i) 상기 제1 전송 선택 입력, 또는
(ii) 상기 제2 전송 선택 입력 중 보완물에 연결되는 게이트 단자를 포함하며,
상기 제2 전송 선택 트랜지스터는 그 외, (1) 상기 제1 전송 트랜지스터의 게이트 단자와, (2) 하나 이상의 전위 사이에 연결되는 것인, 회로.
제3항에 있어서,
제2 리셋 선택 트랜지스터를 더 포함하며, 상기 제2 리셋 선택 트랜지스터는,
(i) 상기 제1 리셋 선택 입력, 또는
(ii) 상기 제2 리셋 선택 입력 중 하나의 보완물에 연결되는 게이트 단자를 가지며,
상기 제2 리셋 선택 트랜지스터는 그 외, (1) 상기 리셋 트랜지스터의 게이트 단자와, (2) 전위들 중 하나 이상 사이에 연결되는 것인, 회로.
제1항에 있어서,
(i) 상기 제1 전송 선택 입력, 또는 (ii) 상기 제2 전송 선택 입력 중 하나에 연결되는 게이트 단자를 갖는 전송 선택 트랜지스터를 더 포함하며, 상기 전송 선택 트랜지스터는 그 외, (1) 상기 제1 전송 선택 트랜지스터의 상기 게이트 단자, 및 (2) (a) 상기 제1 전송 선택 입력 또는 (b) 상기 제2 전송 선택 입력의 다른 하나 사이에 연결되는 것인, 회로.
제6항에 있어서,
개별적으로 어드레싱가능한 제1 리셋 선택 입력;
개별적으로 어드레스 가능한 제2 리셋 선택 입력;
적어도 하나의 전위와 상기 부동 확산 노드 사이에 연결된 리셋 트랜지스터; 및
(i) 상기 제1 리셋 선택 입력, 또는 (ii) 상기 제2 리셋 선택 입력 중 하나에 연결되는 게이트 단자를 갖는 리셋 선택 트랜지스터 - 상기 리셋 선택 트랜지스터는 (1) 상기 제1 리셋 트랜지스터의 상기 게이트 단자와, (2) (a) 상기 제1 리셋 선택 입력, 및 (b) 상기 제2 리셋 선택 입력의 다른 하나 사이에 연결됨 - 를 더 포함하는, 회로.
제1항에 있어서,
적어도 하나의 안티-블루밍(anti-blooming) 트랜지스터를 더 포함하는, 회로.
분광계 시스템으로서,
제1항에 따른 회로를 포함하는, 분광계 시스템.
제1항에 있어서,
적어도 하나의 전송 선택 제어 회로를 더 포함하며, 상기 적어도 하나의 전송 선택 제어 회로는,
(i) 상기 제1 전송 선택 입력들을 개별적으로 어드레싱하도록, 그리고
(ii) 상기 제2 전송 선택 입력들을 개별적으로 어드레싱하도록 구성된 것인, 회로.
CMOS 센서로서,
적어도 하나의 소스-팔로워 출력;
적어도 하나의 전송 선택 제어 회로 - 상기 적어도 하나의 전송 선택 제어 회로는 (i) 개별적으로 어드레싱가능한 제1 전송 선택 입력들, 및 (ii) 개별적으로 어드레싱가능한 제2 전송 선택 입력들을 제어하도록 구성됨 -;
픽셀들의 어레이 - 상기 픽셀들의 어레이는:
포토다이오드들;
부동 확산 노드들;
상기 포토다이오드들을 상기 부동 확산 노드들에 연결하는 전송 트랜지스터들로서, 상기 제1 전송 선택 입력들과 제2 전송 선택 입력들의 조합에 의해 개별적으로 선택가능한, 상기 전송 트랜지스터들; 및
상기 부동 확산 노드들을 출력 노드들에 연결하는 소스-팔로워 구성의 출력 트랜지스터들을 포함함 -; 및
제어기 - 상기 제어기는,
(i) 제1 길이의 시간 동안 상기 픽셀들의 어레이의 제1 픽셀, 및
(ii) 제2 길이의 시간 동안 상기 픽셀들의 어레이의 제2 픽셀을 노출시키도록 상기 적어도 하나의 전송 선택 제어 회로를 제어하도록 구성되며, 상기 제2 길이의 시간은 상기 제1 길이의 시간과 독립적임 - 를 포함하는, CMOS 센서.
제11항에 있어서,
상기 제1 길이의 시간은 상기 제2 길이의 시간과 상이한 것인, CMOS 센서.
제11항에 있어서,
상기 제1 길이의 시간과 상기 제2 길이의 시간은 상이한 시간들에서 시작되는 것인, CMOS 센서.
제11항에 있어서,
멀티플렉서; 및
복수의 판독 회로들을 더 포함하며,
제1 기록 회로가 제1 판독 시간 동안, 제1 소스-팔로워 출력 상의 값을 판독하기 위해 상기 멀티플렉서를 통해 연결되고,
제2 기록 회로가 제2 판독 시간 동안, 제2 소스-팔로워 출력 상의 값을 판독하기 위해 상기 멀티플렉서를 통해 연결되는 것인, CMOS 센서.
제14항에 있어서,
상기 제2 판독 시간은 상기 제1 판독 시간과 독립적인 것인, CMOS 센서.
제11항에 있어서,
제1 픽셀 및 제2 픽셀은 제1 로우에 있고,
적어도 상기 제1 픽셀은 제1 노출 시간 동안 노출되며,
적어도 상기 제2 픽셀은 제2 노출 시간 동안 노출되며, 상기 제2 노출 시간은 상기 제1 노출 시간과 독립적인 것인, CMOS 센서.
제11항에 있어서,
제1 픽셀 및 제2 픽셀은 제1 컬럼에 있고,
적어도 상기 제1 픽셀은 제1 노출 시간 동안 노출되며,
적어도 상기 제2 픽셀은 제2 노출 시간 동안 노출되며, 상기 제2 노출 시간은 상기 제1 노출 시간과 독립적인 것인, CMOS 센서.
제11항에 있어서,
상기 포토다이오드들은 상기 전송 트랜지스터들과 광원 사이에 배열되는 것인, CMOS 센서.
제18항에 있어서,
상기 광원은 분광계의 광원인 것인, CMOS 센서.
CMOS 센서로서,
적어도 하나의 포토다이오드;
적어도 하나의 부동 확산 노드;
적어도 하나의 출력 노드;
적어도 하나의 개별적으로 어드레싱가능한 제1 전송 선택 입력;
적어도 하나의 개별적으로 어드레싱가능한 제2 전송 선택 입력;
제1 포토다이오드를 제1 부동 확산 노드에 연결하는 적어도 하나의 전송 트랜지스터 - 제1 전송 트랜지스터는, (i) 상기 제1 전송 선택 입력들 중 하나와, (ii) 상기 제2 전송 선택 출력들 중 하나의 조합에 의해 개별적으로 선택가능함 -; 및,
상기 적어도 하나의 제1 부동 확산 노드를 상기 적어도 하나의 출력 노드에 연결하는 소스-팔로워 구성의 적어도 하나의 출력 트랜지스터를 포함하는, CMOS 센서.
제20항에 있어서,
(i) 상기 제1 전송 선택 입력들 중 하나, 또는 (ii) 상기 제2 전송 선택 입력들 중 하나에 연결되는 게이트 단자를 갖는 적어도 하나의 제1 전송 선택 트랜지스터를 더 포함하며, 상기 제1 전송 선택 트랜지스터는 그 외, (1) 상기 적어도 하나의 제1 전송 트랜지스터의 게이트 단자와, (2) (a) 상기 제1 전송 선택 입력, 또는 (b) 상기 제2 전송 선택 입력의 다른 하나 사이에 연결되는 것인, CMOS 센서.
제21항에 있어서,
적어도 하나의 개별적으로 어드레싱가능한 제1 리셋 선택 입력;
적어도 하나의 개별적으로 어드레싱가능한 제2 리셋 선택 입력;
하나 이상의 전위와 상기 부동 확산 노드들 사이에 연결된 적어도 하나의 리셋 트랜지스터; 및
(i) 상기 제1 리셋 선택 입력들 중 하나, 또는 (ii) 상기 제2 리셋 선택 입력들 중 하나에 연결되는 게이트 단자를 갖는 적어도 하나의 제1 리셋 선택 트랜지스터 - 상기 제1 리셋 선택 트랜지스터는 그 외, (1) 상기 제1 리셋 선택 트랜지스터의 상기 게이트 단자, 및 (2) (a) 상기 제1 리셋 선택 입력, 또는 (b) 상기 제2 리셋 선택 입력의 다른 하나 사이에 연결됨 - 를 더 포함하는, CMOS 센서.
제21항에 있어서,
제2 전송 선택 트랜지스터를 더 포함하며, 상기 제2 전송 선택 트랜지스터는 (i) 상기 제1 전송 선택 입력들 중 하나, 또는 (ii) 상기 제2 전송 선택 입력들 중 하나의 보완물에 연결되는 게이트 단자를 가지며, 상기 제2 전송 선택 트랜지스터는 그 외, (i) 상기 제1 전송 트랜지스터의 게이트 단자와, (ii) 하나 이상의 전위 사이에 연결되는 것인, CMOS 센서.
제22항에 있어서,
제2 리셋 선택 트랜지스터를 더 포함하며, 상기 제2 리셋 선택 트랜지스터는 (i) 상기 제1 리셋 선택 입력, 또는 (ii) 상기 제2 리셋 선택 입력 중 하나의 보완물에 연결되는 게이트 단자를 가지며, 상기 제2 리셋 선택 트랜지스터는 그 외, (1) 상기 제1 리셋 트랜지스터의 게이트 단자와, (2) 전위들 중 하나 이상 사이에 연결되는 것인, CMOS 센서.
제20항에 있어서,
(i) 상기 제1 전송 선택 입력, 또는 (ii) 상기 제2 전송 선택 입력 중 하나에 연결되는 게이트 단자를 갖는 적어도 제1 전송 선택 트랜지스터를 더 포함하며, 상기 제1 전송 선택 트랜지스터는 (i) 제1 전송 선택 트랜지스터의 상기 게이트 단자, 및 (ii) (a) 상기 제1 전송 선택 입력 또는 (b) 상기 제2 전송 선택 입력의 다른 하나 사이에 연결되는 것인, CMOS 센서.
제20항에 있어서,
적어도 하나의 개별적으로 어드레싱가능한 제1 리셋 선택 입력;
적어도 하나의 개별적으로 어드레싱가능한 제2 리셋 선택 입력;
적어도 하나의 전위와 상기 부동 확산 노드들 사이에 연결된 적어도 하나의 리셋 트랜지스터; 및
적어도 하나의 리셋 선택 트랜지스터 - 제1 리셋 선택 트랜지스터는 (i) 상기 제1 리셋 선택 입력, 또는 (ii) 상기 제2 리셋 선택 입력 중 하나에 연결되는 게이트 단자를 가지며, 상기 제1 리셋 선택 트랜지스터들은 그 외, (1) 상기 제1 리셋 트랜지스터들 중 하나의 상기 게이트 단자와, (2) (a) 상기 제1 리셋 선택 입력, 및 (b) 상기 제2 리셋 선택 입력의 다른 하나 사이에 연결됨 - 를 더 포함하는, CMOS 센서.
제20항에 있어서,
적어도 하나의 안티-블루밍 트랜지스터를 더 포함하는, CMOS 센서.
분광계 시스템으로서,
제20항에 따른 CMOS 센서를 포함하는, 분광계 시스템.
제20항에 있어서,
(i) 상기 제1 전송 선택 입력들을 개별적으로 어드레싱하도록, 그리고 (ii) 상기 제2 전송 선택 입력들을 개별적으로 어드레싱하도록 구성된 적어도 하나의 전송 선택 제어 회로를 더 포함하는, CMOS 센서.
CMOS 센서로서,
적어도 하나의 출력;
적어도 하나의 전송 선택 제어 회로 - 상기 적어도 하나의 전송 선택 제어 회로는 (i) 개별적으로 어드레싱가능한 제1 전송 선택 입력들, 및 (ii) 개별적으로 어드레싱가능한 제2 전송 선택 입력들을 제어하도록 구성됨 -;
픽셀들의 어레이 - 상기 픽셀들의 어레이는:
포토다이오드들;
부동 확산 노드들;
상기 포토다이오드들을 상기 부동 확산 노드들에 연결하는 전송 트랜지스터들로서, 상기 제1 전송 선택 입력과 제2 전송 선택 입력들의 조합에 의해 개별적으로 선택가능한, 상기 전송 트랜지스터들; 및
상기 부동 확산 노드들을 상기 적어도 하나의 출력에 연결하는 소스-팔로워 구성의 출력 트랜지스터들을 포함함 -; 및
제어기 - 상기 제어기는,
(1) 제1 길이의 시간 동안 상기 픽셀들의 어레이의 제1 픽셀, 및
(2) 제2 길이의 시간 동안 상기 픽셀들의 어레이의 제2 픽셀을 노출시키도록 상기 적어도 하나의 전송 선택 제어 회로를 제어하도록 구성되며, 상기 제2 길이의 시간은 상기 제1 길이의 시간과 독립적임 - 를 포함하는, CMOS 센서.
제30항에 있어서,
상기 제1 길이의 시간은 상기 제2 길이의 시간과 상이한 것인, CMOS 센서.
제30항에 있어서,
상기 제1 길이의 시간과 상기 제2 길이의 시간은 상이한 시간들에서 시작되는 것인, CMOS 센서.
제30항에 있어서,
멀티플렉서; 및
복수의 판독 회로들을 더 포함하며,
제1 기록 회로가 제1 판독 시간 동안, 제1 소스-팔로워 출력 상의 값을 판독하기 위해 상기 멀티플렉서를 통해 연결되고,
제2 기록 회로가 제2 판독 시간 동안, 제2 소스-팔로워 출력 상의 값을 판독하기 위해 상기 멀티플렉서를 통해 연결되는 것인, CMOS 센서.
제33항에 있어서,
상기 제2 판독 시간은 상기 제1 판독 시간과 독립적인 것인, CMOS 센서.
제30항에 있어서,
제1 픽셀 및 제2 픽셀은 제1 로우에 있고,
적어도 상기 제1 픽셀은 제1 노출 시간 동안 노출되며,
적어도 상기 제2 픽셀은 제2 노출 시간 동안 노출되며, 상기 제2 노출 시간은 상기 제1 노출 시간과 독립적인 것인, CMOS 센서.
제30항에 있어서,
제1 픽셀 및 제2 픽셀은 제1 컬럼에 있고,
적어도 상기 제1 픽셀은 제1 노출 시간 동안 노출되며,
적어도 상기 제2 픽셀은 제2 노출 시간 동안 노출되며, 상기 제2 노출 시간은 상기 제1 노출 시간과 독립적인 것인, CMOS 센서.
제30항에 있어서,
상기 포토다이오드들은 상기 전송 트랜지스터들과 광원 사이에 배열되는 것인, CMOS 센서.
제37항에 있어서,
상기 광원은 분광계의 광원인 것인, CMOS 센서.