JP2000114142A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JP2000114142A JP2000114142A JP28107498A JP28107498A JP2000114142A JP 2000114142 A JP2000114142 A JP 2000114142A JP 28107498 A JP28107498 A JP 28107498A JP 28107498 A JP28107498 A JP 28107498A JP 2000114142 A JP2000114142 A JP 2000114142A
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Dicing (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Led Devices (AREA)
Abstract
(57)【要約】
【課題】 アライメントマークを利用して位置決め精度
を向上させ、専用の工程を設けないでも除去可能にす
る。 【解決手段】 ＡｌＧａＩｎＰウエハ１０上にＬＥＤア
レイ素子１１を形成する際に、ダイシングライン１２上
にアライメントマークとしての凸部２をメサエッチング
で形成する。製造工程の途中で、金属膜をアライメント
マークとして利用する際には、ホトリソグラフ等の後工
程に含まれるエッチング処理で、サイドエッチで除去可
能なように、幅をサイドエッチ量の２倍未満にしてお
く。アライメントマークはダイシングライン領域３内に
形成されるので、ＬＥＤアレイ素子１１を効率よく形成
することができ、ダイシングライン１２に沿うダイシン
グ工程で除去することができる。金属膜によるアライメ
ントマークを切断することはないので、ダイシング工程
も効率よく行うことができる。
を向上させ、専用の工程を設けないでも除去可能にす
る。 【解決手段】 ＡｌＧａＩｎＰウエハ１０上にＬＥＤア
レイ素子１１を形成する際に、ダイシングライン１２上
にアライメントマークとしての凸部２をメサエッチング
で形成する。製造工程の途中で、金属膜をアライメント
マークとして利用する際には、ホトリソグラフ等の後工
程に含まれるエッチング処理で、サイドエッチで除去可
能なように、幅をサイドエッチ量の２倍未満にしてお
く。アライメントマークはダイシングライン領域３内に
形成されるので、ＬＥＤアレイ素子１１を効率よく形成
することができ、ダイシングライン１２に沿うダイシン
グ工程で除去することができる。金属膜によるアライメ
ントマークを切断することはないので、ダイシング工程
も効率よく行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の半導体素子
を半導体ウエハ上に形成する半導体素子の製造方法、特
に複数の製造工程間で位置合せを行うためのアライメン
トマークの形成および除去に関する。
を半導体ウエハ上に形成する半導体素子の製造方法、特
に複数の製造工程間で位置合せを行うためのアライメン
トマークの形成および除去に関する。
【０００２】
【従来の技術】半導体ウエハに半導体素子を形成する際
には、多くの工程が施され、特にホトリソグラフ工程や
ウエハテスト工程では、工程間で位置ずれなどが生じな
いようにする必要がある。特に、ホトリソグラフ工程で
は、それ以前のプロセスで半導体ウエハ上に形成した回
路パターンであるウエハパターンと、ホトマスクパター
ンとを正確に位置合せするアライメントの必要がある。
しかし、ウエハパターン形状がホトマスクパターン形状
よりも小さいときには、実際に半導体素子として必要な
回路パターンのみでは、ホトマスクパターンに対するア
ライメントが不可能であったり、位置合せ精度が低くな
る恐れがある。このような場合には、実際に半導体素子
で使用するパターンの他に、位置決めのみに使用するア
ライメントマークを形成しておく必要がある。また、ア
ライメントマークをウエハテスト工程などの位置決めの
原点とすることで、作業の効率化およびミスの低減も図
ることができる。
には、多くの工程が施され、特にホトリソグラフ工程や
ウエハテスト工程では、工程間で位置ずれなどが生じな
いようにする必要がある。特に、ホトリソグラフ工程で
は、それ以前のプロセスで半導体ウエハ上に形成した回
路パターンであるウエハパターンと、ホトマスクパター
ンとを正確に位置合せするアライメントの必要がある。
しかし、ウエハパターン形状がホトマスクパターン形状
よりも小さいときには、実際に半導体素子として必要な
回路パターンのみでは、ホトマスクパターンに対するア
ライメントが不可能であったり、位置合せ精度が低くな
る恐れがある。このような場合には、実際に半導体素子
で使用するパターンの他に、位置決めのみに使用するア
ライメントマークを形成しておく必要がある。また、ア
ライメントマークをウエハテスト工程などの位置決めの
原点とすることで、作業の効率化およびミスの低減も図
ることができる。
【０００３】アライメントマークを、半導体ウエハから
個別の半導体素子を分割する際に切断するためのダイシ
ングラインやスクライブラインに設ける先行技術は、た
とえば特開昭６０−１７０９３５や実開昭６０−１８１
０３４などに開示されている。特開昭６０−１７０９３
５では、ウエハアライメントマークをスクライブパター
ン内に設け、半導体素子として利用する半導体ウエハの
表面上に形成して、半導体ウエハの表面積を有効に利用
し、半導体素子の取れ数の増加を図っているる。実開昭
６０−１０３４２では、スクライブライン上にダイシン
グ用のアライメントマークを設けて、ダイシング前のア
ライメント作業での精度の向上を図っている。
個別の半導体素子を分割する際に切断するためのダイシ
ングラインやスクライブラインに設ける先行技術は、た
とえば特開昭６０−１７０９３５や実開昭６０−１８１
０３４などに開示されている。特開昭６０−１７０９３
５では、ウエハアライメントマークをスクライブパター
ン内に設け、半導体素子として利用する半導体ウエハの
表面上に形成して、半導体ウエハの表面積を有効に利用
し、半導体素子の取れ数の増加を図っているる。実開昭
６０−１０３４２では、スクライブライン上にダイシン
グ用のアライメントマークを設けて、ダイシング前のア
ライメント作業での精度の向上を図っている。
【０００４】さらに特開平２−１１８６４１には、ダイ
シングライン上にアルミニウムなどの金属膜でアライメ
ントマークを形成する際に長さを規制して、ダイシング
の際に残存物がめくれてもボンディングワイヤなどと短
絡しないようにする先行技術が開示されている。また特
開平２−１５２２１８には、ダイシングライン内に形成
した凸部上にアライメントマークを形成し、その上から
レジスト膜を塗布する場合の検出精度を向上させる先行
技術が開示されている。また特開平５−１２９１７６に
は、アライメントマークをスクライブライン上に形成
し、スクライブ工程の前に使用済のアライメントマーク
部のみが露出するようにホトレジストパターンを形成し
て、エッチング処理でアライメントマークを除去する先
行技術が開示されている。
シングライン上にアルミニウムなどの金属膜でアライメ
ントマークを形成する際に長さを規制して、ダイシング
の際に残存物がめくれてもボンディングワイヤなどと短
絡しないようにする先行技術が開示されている。また特
開平２−１５２２１８には、ダイシングライン内に形成
した凸部上にアライメントマークを形成し、その上から
レジスト膜を塗布する場合の検出精度を向上させる先行
技術が開示されている。また特開平５−１２９１７６に
は、アライメントマークをスクライブライン上に形成
し、スクライブ工程の前に使用済のアライメントマーク
部のみが露出するようにホトレジストパターンを形成し
て、エッチング処理でアライメントマークを除去する先
行技術が開示されている。
【０００５】
【発明が解決しようとする課題】半導体素子として、半
導体発光素子を半導体ウエハ上に形成する製造工程でア
ライメントマークを用いる場合には、次のような問題が
ある。
導体発光素子を半導体ウエハ上に形成する製造工程でア
ライメントマークを用いる場合には、次のような問題が
ある。
【０００６】半導体発光素子内にアライメントマーク
を設ける場合には、アライメントマーク自身が部分的な
発光素子となりうる。このため、ワイヤボンド時にボン
ディングワイヤの接触によって、発光やリークなどが生
じ、特性不良を生じて歩留りが低下する可能性がある。
を設ける場合には、アライメントマーク自身が部分的な
発光素子となりうる。このため、ワイヤボンド時にボン
ディングワイヤの接触によって、発光やリークなどが生
じ、特性不良を生じて歩留りが低下する可能性がある。
【０００７】半導体発光素子内にアライメントマーク
を置かずに、ダイシングライン上に置いた場合には、金
属膜などをアライメントマークとして利用すると、ダイ
シング用のブレードは金属膜部分も切削する必要があ
る。硬くて脆い半導体ウエハばかりではなく、相対的に
柔らかくで粘性がある金属部分も切削する必要があるの
で、ダイシング用ブレードの切れ味が劣化し、チッピン
グの増加でダイシングの歩留りが低下したり、メンテナ
ンス頻度が増加したりする不具合が生じる。
を置かずに、ダイシングライン上に置いた場合には、金
属膜などをアライメントマークとして利用すると、ダイ
シング用のブレードは金属膜部分も切削する必要があ
る。硬くて脆い半導体ウエハばかりではなく、相対的に
柔らかくで粘性がある金属部分も切削する必要があるの
で、ダイシング用ブレードの切れ味が劣化し、チッピン
グの増加でダイシングの歩留りが低下したり、メンテナ
ンス頻度が増加したりする不具合が生じる。
【０００８】ウエハテストで不合格となった半導体発
光素子に対しては、通常識別用のインクを付着させる。
濡れ性が良い半導体ウエハの表面やメサ型の素子の場合
には、インクが流れやすく、隣接する特性の良好な半導
体発光素子のチップ部分にまでインクが流れて、ウエハ
テストでの良品が不良品となってしまう恐れがある。ま
たそのような事態を避けるために、インクを付着させる
インカーの位置決め精度も高く要求される。ウエハテス
トでの基準としての原点を示すためにもアライメントマ
ークは利用されるけれども、インクとの関連でさらに有
効な機能が要望されている。
光素子に対しては、通常識別用のインクを付着させる。
濡れ性が良い半導体ウエハの表面やメサ型の素子の場合
には、インクが流れやすく、隣接する特性の良好な半導
体発光素子のチップ部分にまでインクが流れて、ウエハ
テストでの良品が不良品となってしまう恐れがある。ま
たそのような事態を避けるために、インクを付着させる
インカーの位置決め精度も高く要求される。ウエハテス
トでの基準としての原点を示すためにもアライメントマ
ークは利用されるけれども、インクとの関連でさらに有
効な機能が要望されている。
【０００９】特開昭６０−１７０９３５や実開昭６０−
１８１０３４の先行技術では、アライメントマークをス
クライブ領域に設けて、本来の用途である位置決めに用
いることは記載されているけれども、使用済のアライメ
ントマークをどのように処理するかについては何も記載
されていない。アライメントマークとして電気的配線用
の金属膜であるメタル層を用いると、前述のようにダイ
シングの際にブレードの切れ味を悪くし、不具合が生じ
る。特開平２−１１８６４１の先行技術でも、ダイシン
グ用のブレードの切れ味は悪くなるはずである。また、
特開平２−１５２２１８の先行技術でも、アライメント
マークがダイシングライン内に形成されているので、ダ
イシングの際にブレードの切れ味が悪くなる問題がある
はずである。このような問題に対し、特開平５−１２９
１７６では、スクライブ工程前に専用のエッチング処理
を施して、アライメントマークを除去している。しかし
ながら、アライメントマーク除去のためにエッチング処
理を行うので、処理工程が増え、製造コストが増大して
しまう。
１８１０３４の先行技術では、アライメントマークをス
クライブ領域に設けて、本来の用途である位置決めに用
いることは記載されているけれども、使用済のアライメ
ントマークをどのように処理するかについては何も記載
されていない。アライメントマークとして電気的配線用
の金属膜であるメタル層を用いると、前述のようにダイ
シングの際にブレードの切れ味を悪くし、不具合が生じ
る。特開平２−１１８６４１の先行技術でも、ダイシン
グ用のブレードの切れ味は悪くなるはずである。また、
特開平２−１５２２１８の先行技術でも、アライメント
マークがダイシングライン内に形成されているので、ダ
イシングの際にブレードの切れ味が悪くなる問題がある
はずである。このような問題に対し、特開平５−１２９
１７６では、スクライブ工程前に専用のエッチング処理
を施して、アライメントマークを除去している。しかし
ながら、アライメントマーク除去のためにエッチング処
理を行うので、処理工程が増え、製造コストが増大して
しまう。
【００１０】本発明の目的は、アライメントマークを利
用して位置決め精度などを向上させ、不要になったアラ
イメントマークを専用の工程を設けることなく容易に除
去することができる半導体素子の製造方法を提供するこ
とである。
用して位置決め精度などを向上させ、不要になったアラ
イメントマークを専用の工程を設けることなく容易に除
去することができる半導体素子の製造方法を提供するこ
とである。
【００１１】
【課題を解決するための手段】本発明は、複数工程の処
理を経て、半導体ウエハ上に複数の半導体素子を同時に
生成する半導体素子の製造方法において、後続の工程が
位置合せのために利用するアライメントマークを、先行
する工程で半導体ウエハ上に形成しておき、該後続の工
程以降で、かつ半導体ウエハを各半導体素子に分割する
ダイシング工程の前の工程中に、半導体ウエハ上からア
ライメントマークを除去することを特徴とする半導体素
子の製造方法である。
理を経て、半導体ウエハ上に複数の半導体素子を同時に
生成する半導体素子の製造方法において、後続の工程が
位置合せのために利用するアライメントマークを、先行
する工程で半導体ウエハ上に形成しておき、該後続の工
程以降で、かつ半導体ウエハを各半導体素子に分割する
ダイシング工程の前の工程中に、半導体ウエハ上からア
ライメントマークを除去することを特徴とする半導体素
子の製造方法である。
【００１２】本発明に従えば、複数の工程の処理を経て
半導体ウエハ上に複数の半導体素子を同時に形成する際
に、後続の工程が位置合せのために利用するアライメン
トマークを、半導体ウエハ上に形成しておく。後続する
工程では、先行する工程で形成されているアライメント
マークを利用し、ホトリソグラフィ用マスクの位置決め
や、マスクの位置を原点とするウエハテストなどを行う
ことができる。アライメントマークを使用する必要がな
くなると、後続の工程以降、リソグラフ処理などの際の
エッチング処理で不要なアライメントマークを除去する
ことができる。アライメントマークの幅はサイドエッチ
量の２倍未満であるので、両側面からサイドエッチを施
せば容易にアライメントマークを除去することができ
る。
半導体ウエハ上に複数の半導体素子を同時に形成する際
に、後続の工程が位置合せのために利用するアライメン
トマークを、半導体ウエハ上に形成しておく。後続する
工程では、先行する工程で形成されているアライメント
マークを利用し、ホトリソグラフィ用マスクの位置決め
や、マスクの位置を原点とするウエハテストなどを行う
ことができる。アライメントマークを使用する必要がな
くなると、後続の工程以降、リソグラフ処理などの際の
エッチング処理で不要なアライメントマークを除去する
ことができる。アライメントマークの幅はサイドエッチ
量の２倍未満であるので、両側面からサイドエッチを施
せば容易にアライメントマークを除去することができ
る。
【００１３】また本発明で前記アライメントマークは、
前記ダイシング工程で前記半導体ウエハを分割するため
に切断するダイシングライン上に形成することを特徴と
する。
前記ダイシング工程で前記半導体ウエハを分割するため
に切断するダイシングライン上に形成することを特徴と
する。
【００１４】本発明に従えば、アライメントマークをダ
イシング工程で半導体ウエハを分割するために切削する
ダイシングライン上に形成し、半導体素子のチップ取れ
数を増大させることができる。またダイシング工程で、
アライメントマークを除去することができる。
イシング工程で半導体ウエハを分割するために切削する
ダイシングライン上に形成し、半導体素子のチップ取れ
数を増大させることができる。またダイシング工程で、
アライメントマークを除去することができる。
【００１５】また本発明で、前記アライメントマーク
は、電極配線形成処理時に金属膜のエッチング処理での
サイドエッチ量の２倍未満の線幅となるように形成し、
前記後続の工程以降に含まれるエッチング処理で除去す
ることを特徴とする。
は、電極配線形成処理時に金属膜のエッチング処理での
サイドエッチ量の２倍未満の線幅となるように形成し、
前記後続の工程以降に含まれるエッチング処理で除去す
ることを特徴とする。
【００１６】本発明に従えば、サイドエッチを利用して
金属膜のアライメントマークを除去することができる。
金属膜のアライメントマークを除去することができる。
【００１７】さらに本発明は、複数工程の処理を経て、
半導体ウエハ上に複数の半導体素子を同時に生成する半
導体素子の製造方法において、後続の工程が位置合せの
ために利用するアライメントマークを、ダイシングライ
ン上に、メサエッチングで凸部となるように形成するこ
とを特徴とする半導体素子の製造方法。
半導体ウエハ上に複数の半導体素子を同時に生成する半
導体素子の製造方法において、後続の工程が位置合せの
ために利用するアライメントマークを、ダイシングライ
ン上に、メサエッチングで凸部となるように形成するこ
とを特徴とする半導体素子の製造方法。
【００１８】本発明に従えば、ダイシングライン上に形
成するアライメントマークを、メサエッチングで凸部と
なるように形成しておくので、アライメント上にホトレ
ジスト膜などを形成しても、容易にアライメントマーク
として識別することができ、後工程で容易に位置決めに
利用することができる。
成するアライメントマークを、メサエッチングで凸部と
なるように形成しておくので、アライメント上にホトレ
ジスト膜などを形成しても、容易にアライメントマーク
として識別することができ、後工程で容易に位置決めに
利用することができる。
【００１９】また本発明で前記ダイシングライン上に凸
部となるように形成するアライメントマークは、各半導
体素子に対して特性試験を行い、特性不良と判断される
半導体素子に識別用のインクを付着させるウエハテスト
工程の後で除去することを特徴とする。
部となるように形成するアライメントマークは、各半導
体素子に対して特性試験を行い、特性不良と判断される
半導体素子に識別用のインクを付着させるウエハテスト
工程の後で除去することを特徴とする。
【００２０】本発明に従えば、ウエハテストで特性不良
と判定される半導体素子に識別用のインクを付着させる
際に各半導体素子を外囲するダイシングラインには、ア
ライメントマークが凸部となるように形成されている。
半導体素子のウエハテストの結果で不良と判断される半
導体素子の表面に識別用のインクを付着させても、その
インクが凸部で阻止され、隣接する半導体素子のチップ
領域まで流出しないので、ウエハテストで良品と判定さ
れる半導体素子をインクの流れ込みで不良と判断してし
まうような事態を避けることができる。
と判定される半導体素子に識別用のインクを付着させる
際に各半導体素子を外囲するダイシングラインには、ア
ライメントマークが凸部となるように形成されている。
半導体素子のウエハテストの結果で不良と判断される半
導体素子の表面に識別用のインクを付着させても、その
インクが凸部で阻止され、隣接する半導体素子のチップ
領域まで流出しないので、ウエハテストで良品と判定さ
れる半導体素子をインクの流れ込みで不良と判断してし
まうような事態を避けることができる。
【００２１】また本発明で前記半導体素子は、半導体発
光素子であることを特徴とする。
光素子であることを特徴とする。
【００２２】本発明に従えば、アライメントマークをダ
イシングライン上に形成して、半導体ウエハの表面積を
有効に利用して半導体発光素子を形成することができ
る。また、半導体発光素子を形成する半導体ウエハの表
面上に余分なパターンが設けられないので、特性不良な
どを生じないで半導体発光素子を形成することができ
る。
イシングライン上に形成して、半導体ウエハの表面積を
有効に利用して半導体発光素子を形成することができ
る。また、半導体発光素子を形成する半導体ウエハの表
面上に余分なパターンが設けられないので、特性不良な
どを生じないで半導体発光素子を形成することができ
る。
【００２３】
【発明の実施の形態】図１は、本発明の実施の一形態
で、発光部１とともにアライメントマークとなる凸部２
を形成している状態を示す。図１（ａ）は平面視した状
態、図１（ｂ）は図１（ａ）の切断面線Ａ−Ａから見た
状態を示す。凸部２は、ダイシング領域３内に設けら
れ、発光部１とともに電流拡散層４からＰ−クラッド層
５をメサエッチングすることによって形成される。電流
拡散層４は、Ｐ−クラッド層５、ＰＮ接合部６、Ｎ−活
性層７、Ｎ−クラッド層８とともに、Ｎ−基板９上にエ
ピタキシャル成長で形成されるＡｌＧａＩｎＰウエハ１
０上で、発光ダイオード（以下、「ＬＥＤ」と略称す
る）アレイ素子１１の構成要素となる。凸部２は、ＬＥ
Ｄアレイ素子１１をＡｌＧａＩｎＰウエハ１０から切離
す位置を示すダイシングライン１２上に形成される。す
なわち、ＬＥＤアレイ素子１１は、ＡｌＧａＩｎＰウエ
ハ１０である４元半導体ウエハ上に複数個が同時に形成
されるモノリシック半導体素子である。
で、発光部１とともにアライメントマークとなる凸部２
を形成している状態を示す。図１（ａ）は平面視した状
態、図１（ｂ）は図１（ａ）の切断面線Ａ−Ａから見た
状態を示す。凸部２は、ダイシング領域３内に設けら
れ、発光部１とともに電流拡散層４からＰ−クラッド層
５をメサエッチングすることによって形成される。電流
拡散層４は、Ｐ−クラッド層５、ＰＮ接合部６、Ｎ−活
性層７、Ｎ−クラッド層８とともに、Ｎ−基板９上にエ
ピタキシャル成長で形成されるＡｌＧａＩｎＰウエハ１
０上で、発光ダイオード（以下、「ＬＥＤ」と略称す
る）アレイ素子１１の構成要素となる。凸部２は、ＬＥ
Ｄアレイ素子１１をＡｌＧａＩｎＰウエハ１０から切離
す位置を示すダイシングライン１２上に形成される。す
なわち、ＬＥＤアレイ素子１１は、ＡｌＧａＩｎＰウエ
ハ１０である４元半導体ウエハ上に複数個が同時に形成
されるモノリシック半導体素子である。
【００２４】図２は、図１のＬＥＤアレイ素子１１のよ
うなモノリシック半導体素子の製造全体的な製造工程の
概要を示す。ステップｓ１から製造を開始し、Ｎ−基板
９を準備する。ステップｓ２では、Ｎ−基板９上にＮ−
クラッド層８、Ｎ−活性層７、ＰＮ−接合部６、Ｐ−ク
ラッド層５および電流拡散層４を順次エピタキシャル成
長で形成する。ステップｓ３では、図１に示すように発
光部１と凸部２とを電流拡散層４に対するメサエッチン
グで形成する。
うなモノリシック半導体素子の製造全体的な製造工程の
概要を示す。ステップｓ１から製造を開始し、Ｎ−基板
９を準備する。ステップｓ２では、Ｎ−基板９上にＮ−
クラッド層８、Ｎ−活性層７、ＰＮ−接合部６、Ｐ−ク
ラッド層５および電流拡散層４を順次エピタキシャル成
長で形成する。ステップｓ３では、図１に示すように発
光部１と凸部２とを電流拡散層４に対するメサエッチン
グで形成する。
【００２５】次にステップｓ４では絶縁膜形成を行い、
ステップｓ５で電極配線形成を行う。これらの工程で
は、ホトリソグラフ処理でマスクが用いられ、また不要
部分の除去のためのエッチングが行われ、必要な絶縁膜
の形成、電極とのコンタクト領域形成および金属膜形成
などが行われる。これらの工程の際に、図１の凸部２の
交点はアライメントマークの原点を示し、後工程で使用
するマスクは凸部２の交点に対して相対的位置合せを行
う。後の工程では不要となる金属膜によるアライメント
マークは、エッチング処理の際に同時に除去する。
ステップｓ５で電極配線形成を行う。これらの工程で
は、ホトリソグラフ処理でマスクが用いられ、また不要
部分の除去のためのエッチングが行われ、必要な絶縁膜
の形成、電極とのコンタクト領域形成および金属膜形成
などが行われる。これらの工程の際に、図１の凸部２の
交点はアライメントマークの原点を示し、後工程で使用
するマスクは凸部２の交点に対して相対的位置合せを行
う。後の工程では不要となる金属膜によるアライメント
マークは、エッチング処理の際に同時に除去する。
【００２６】ステップｓ４の絶縁膜形成とステップｓ５
の電極配線形成などを終了して、ＬＥＤアレイ素子１１
が形成されると、ステップｓ６でウエハテストが行われ
る。ウエハテストでは、個々のＬＥＤアレイ素子１１に
対して、電気的特性の試験を行い、不良と判定されるＬ
ＥＤアレイ素子１１に対しては識別用のインクが塗布さ
れる。本実施形態ではメサエッチングで形成した凸部が
ダイシングライン１２に沿って設けられているので、付
着したインクが隣接する良品と判定されているＬＥＤア
レイ素子１１のチップ領域には流れ込まないように阻止
することができる。ウエハテストが終了すると、ステッ
プｓ７で、ダイシング領域３を切削するダイシングが行
われる。ダイシングの工程までに、少なくとも金属膜で
形成しているアライメントマークはエッチングで除去さ
れているので、ダイシング用のブレードの切れ味を悪く
するような問題を避けることができる。ステップｓ７の
ダイシングが終了すると、ステップｓ８でＡｌＧａＩｎ
Ｐウエハ１０から個々のＬＥＤアレイ素子１１が分離さ
れて、ＬＥＤアレイ素子１１の基本的な製造工程が終了
する。
の電極配線形成などを終了して、ＬＥＤアレイ素子１１
が形成されると、ステップｓ６でウエハテストが行われ
る。ウエハテストでは、個々のＬＥＤアレイ素子１１に
対して、電気的特性の試験を行い、不良と判定されるＬ
ＥＤアレイ素子１１に対しては識別用のインクが塗布さ
れる。本実施形態ではメサエッチングで形成した凸部が
ダイシングライン１２に沿って設けられているので、付
着したインクが隣接する良品と判定されているＬＥＤア
レイ素子１１のチップ領域には流れ込まないように阻止
することができる。ウエハテストが終了すると、ステッ
プｓ７で、ダイシング領域３を切削するダイシングが行
われる。ダイシングの工程までに、少なくとも金属膜で
形成しているアライメントマークはエッチングで除去さ
れているので、ダイシング用のブレードの切れ味を悪く
するような問題を避けることができる。ステップｓ７の
ダイシングが終了すると、ステップｓ８でＡｌＧａＩｎ
Ｐウエハ１０から個々のＬＥＤアレイ素子１１が分離さ
れて、ＬＥＤアレイ素子１１の基本的な製造工程が終了
する。
【００２７】図３は、図２のステップｓ５の電極配線形
成工程のうち、電極形成ホトリソグラフ処理終了後の状
態を示す。図３（ａ）に示すように、図１の凸部２の交
点のアライメントマーク２０を位置合せの基準である原
点として、各発光部１に対して電極パターン２２がホト
レジストで形成される。また図３（ｂ）に拡大して示す
ように、凸部２の交点のアライメントマーク２０の近傍
には、ホトレジストによるアライメントマーク２３が形
成される。アライメントマーク２０は、電流拡散層メサ
エッチングで形成される凸部２の交点であるので、金属
膜は含んでいない。アライメントマーク２３は、アライ
メントマーク２０に対して縦方向および横方向のアライ
メントが可能な形状であり、かつ線幅ｗが次のエッチン
グ工程でのサイドエッチ量ａの２倍以下（ｗ≦２ａ）と
なるように設計する。エッチングの揺らぎも考えられる
ので、ｗ＜２ａで設計しておくことが好ましい。アライ
メントマーク２３は、ホトマスク状のパターンであるの
で、この形状でＡｌＧａＩｎＰウエハ１０上にホトレジ
ストとともに金属膜が残る。しかしながら、エッチング
工程で金属膜は両側からａのサイドエッチを受けるの
で、線幅ｗの金属膜によるアライメントマークは除去さ
れる。
成工程のうち、電極形成ホトリソグラフ処理終了後の状
態を示す。図３（ａ）に示すように、図１の凸部２の交
点のアライメントマーク２０を位置合せの基準である原
点として、各発光部１に対して電極パターン２２がホト
レジストで形成される。また図３（ｂ）に拡大して示す
ように、凸部２の交点のアライメントマーク２０の近傍
には、ホトレジストによるアライメントマーク２３が形
成される。アライメントマーク２０は、電流拡散層メサ
エッチングで形成される凸部２の交点であるので、金属
膜は含んでいない。アライメントマーク２３は、アライ
メントマーク２０に対して縦方向および横方向のアライ
メントが可能な形状であり、かつ線幅ｗが次のエッチン
グ工程でのサイドエッチ量ａの２倍以下（ｗ≦２ａ）と
なるように設計する。エッチングの揺らぎも考えられる
ので、ｗ＜２ａで設計しておくことが好ましい。アライ
メントマーク２３は、ホトマスク状のパターンであるの
で、この形状でＡｌＧａＩｎＰウエハ１０上にホトレジ
ストとともに金属膜が残る。しかしながら、エッチング
工程で金属膜は両側からａのサイドエッチを受けるの
で、線幅ｗの金属膜によるアライメントマークは除去さ
れる。
【００２８】図３（ｃ）は、幅を大きく設計したアライ
メントマーク２４の例を示す。このような大きなホトレ
ジストで覆われている金属膜のアライメントマークは、
図３（ｄ）のアライメントマーク２５として示すよう
に、エッチング後残留してしまう。アライメントマーク
２５は、ホトレジストのアライメントマーク２４からａ
のサイドエッチ量だけ幅は狭くなるけれども、ダイシン
グライン１２上に残留し、そのままダイシング工程でブ
レードで切断すると、ブレードに対して目詰まりを生じ
させる可能性がある。
メントマーク２４の例を示す。このような大きなホトレ
ジストで覆われている金属膜のアライメントマークは、
図３（ｄ）のアライメントマーク２５として示すよう
に、エッチング後残留してしまう。アライメントマーク
２５は、ホトレジストのアライメントマーク２４からａ
のサイドエッチ量だけ幅は狭くなるけれども、ダイシン
グライン１２上に残留し、そのままダイシング工程でブ
レードで切断すると、ブレードに対して目詰まりを生じ
させる可能性がある。
【００２９】図４は、図３（ａ）に示すホトリソグラフ
処理終了後の状態で、さらにエッチング工程を行った後
の状態を示す。図４（ａ）は平面視した状態、図４
（ｂ）は図４（ａ）の切断面線Ｂ−Ｂから見た状態をそ
れぞれ示す。発光部１とコンタクトする電極パターン２
２が形成され、ＬＥＤアレイ素子１１の表面には多くの
凹部が形成されていることになる。このような状態で、
図２のステップｓ６でウエハテストを行い、不良品と判
定されるＬＥＤアレイ素子１１に対してバッドマークと
してインクを塗布すると、インクが非常に流れやすい状
態となっている。
処理終了後の状態で、さらにエッチング工程を行った後
の状態を示す。図４（ａ）は平面視した状態、図４
（ｂ）は図４（ａ）の切断面線Ｂ−Ｂから見た状態をそ
れぞれ示す。発光部１とコンタクトする電極パターン２
２が形成され、ＬＥＤアレイ素子１１の表面には多くの
凹部が形成されていることになる。このような状態で、
図２のステップｓ６でウエハテストを行い、不良品と判
定されるＬＥＤアレイ素子１１に対してバッドマークと
してインクを塗布すると、インクが非常に流れやすい状
態となっている。
【００３０】図５は、不良品と判定されたＬＥＤアレイ
素子１１に対してインクでバッドマーク３０を表示して
いる状態を示す。図５（ａ）は従来の方法で半導体基板
上にＬＥＤアレイ素子１１を形成した場合を示し、バッ
ドマーク３０として塗布したインクの先端３０ａが隣接
するＬＥＤアレイ素子１１にも広がる恐れがあることを
示す。図５（ｂ）に示すように、ダイシングライン１２
上に凸部２を形成しておけば、凸部２がインクの流れを
せき止め、バッドマーク３０の先端３０ｂが隣接する良
品と判定されているＬＥＤアレイ素子１１のチップ上に
までインクが広がることを防止可能である。
素子１１に対してインクでバッドマーク３０を表示して
いる状態を示す。図５（ａ）は従来の方法で半導体基板
上にＬＥＤアレイ素子１１を形成した場合を示し、バッ
ドマーク３０として塗布したインクの先端３０ａが隣接
するＬＥＤアレイ素子１１にも広がる恐れがあることを
示す。図５（ｂ）に示すように、ダイシングライン１２
上に凸部２を形成しておけば、凸部２がインクの流れを
せき止め、バッドマーク３０の先端３０ｂが隣接する良
品と判定されているＬＥＤアレイ素子１１のチップ上に
までインクが広がることを防止可能である。
【００３１】以上説明した実施形態では、化合物半導体
の４元ウエハであるＡｌＧａＩｎＰウエハ１０上に、半
導体発光素子であるＬＥＤアレイ素子１１を形成してい
るけれども、他の半導体材料のウエハに、個別の半導体
素子や半導体集積回路素子などを形成する場合にも同様
に本発明を適用することができる。
の４元ウエハであるＡｌＧａＩｎＰウエハ１０上に、半
導体発光素子であるＬＥＤアレイ素子１１を形成してい
るけれども、他の半導体材料のウエハに、個別の半導体
素子や半導体集積回路素子などを形成する場合にも同様
に本発明を適用することができる。
【００３２】
【発明の効果】以上のように本発明によれば、ダイシン
グ工程の前にアライメントマークを除去するので、半導
体素子の特性やダイシング工程に影響を与えないように
することができる。半導体素子の製造工程では、複数回
のホトリソグラフ工程でマスクの位置合せとエッチング
処理とを繰返すので、先行する工程で形成したアライメ
ントマークを後続の工程で利用してマスクの位置合せな
どを行い、後続の工程で不要となるアライメントマーク
は除去するので、アライメントマークによる不具合を回
避することができる。
グ工程の前にアライメントマークを除去するので、半導
体素子の特性やダイシング工程に影響を与えないように
することができる。半導体素子の製造工程では、複数回
のホトリソグラフ工程でマスクの位置合せとエッチング
処理とを繰返すので、先行する工程で形成したアライメ
ントマークを後続の工程で利用してマスクの位置合せな
どを行い、後続の工程で不要となるアライメントマーク
は除去するので、アライメントマークによる不具合を回
避することができる。
【００３３】また本発明によれば、アライメントマーク
をダイシングライン上に形成するので、半導体素子を形
成する半導体ウエハ表面をアライメントマーク形成用に
確保する必要はなく、半導体素子の特性向上に有効に利
用することができる。アライメントマークをダイシング
ライン上に形成しても、ダイシング工程の前に除去して
おくので、アライメントマークの存在によるダイシング
の不具合を生じさせないようにすることができる。
をダイシングライン上に形成するので、半導体素子を形
成する半導体ウエハ表面をアライメントマーク形成用に
確保する必要はなく、半導体素子の特性向上に有効に利
用することができる。アライメントマークをダイシング
ライン上に形成しても、ダイシング工程の前に除去して
おくので、アライメントマークの存在によるダイシング
の不具合を生じさせないようにすることができる。
【００３４】また本発明によれば、金属膜のアライメン
トマークは後続の工程中のエッチング処理で、専用の工
程を設けずに除去することができる。
トマークは後続の工程中のエッチング処理で、専用の工
程を設けずに除去することができる。
【００３５】さらに本発明によれば、アライメントマー
クはダイシングライン上に凸部として形成されるので、
アライメントマークの識別性が良好で、アライメントマ
ークを利用する位置決めなどを精度よく行うことができ
る。アライメントマークは、ダイシング工程で除去する
ことができる。
クはダイシングライン上に凸部として形成されるので、
アライメントマークの識別性が良好で、アライメントマ
ークを利用する位置決めなどを精度よく行うことができ
る。アライメントマークは、ダイシング工程で除去する
ことができる。
【００３６】また本発明によれば、ダイシングライン上
に凸部として形成するアライメントマークを、ウエハテ
スト工程の後で除去するので、ウエハテストで不良と判
定される半導体素子にインクを付着させても、インクが
アライメントマークで阻止されて、隣接のウエハテスト
で良品と判定される半導体素子のチップ領域に流れ込む
ことを阻止し、歩留りの低下を避けることができる。
に凸部として形成するアライメントマークを、ウエハテ
スト工程の後で除去するので、ウエハテストで不良と判
定される半導体素子にインクを付着させても、インクが
アライメントマークで阻止されて、隣接のウエハテスト
で良品と判定される半導体素子のチップ領域に流れ込む
ことを阻止し、歩留りの低下を避けることができる。
【００３７】また本発明によれば、半導体発光素子を製
造する際に、アライメントマークを有効に利用して精度
よくホトリソグラフ工程やウエハテスト工程を実行する
ことができ、しかもダイシング工程で問題が生じないよ
うにダイシング工程前にアライメントマークを除去して
おくことができる。
造する際に、アライメントマークを有効に利用して精度
よくホトリソグラフ工程やウエハテスト工程を実行する
ことができ、しかもダイシング工程で問題が生じないよ
うにダイシング工程前にアライメントマークを除去して
おくことができる。
【図１】本発明の実施の一形態でアライメントマークと
なる凸部２を形成する状態を示す平面図および断面図で
ある。
なる凸部２を形成する状態を示す平面図および断面図で
ある。
【図２】図１のアライメントマーク形成を含む、全体的
な半導体素子の製造工程を概略的に示すフローチャート
である。
な半導体素子の製造工程を概略的に示すフローチャート
である。
【図３】図１の凸部２の交点をアライメントマーク２０
として利用する電極形成工程で、金属膜をアライメント
マークとして利用する場合の幅の制限について示す部分
的な平面図である。
として利用する電極形成工程で、金属膜をアライメント
マークとして利用する場合の幅の制限について示す部分
的な平面図である。
【図４】図３（ａ）に示す状態からエッチング工程を終
了した状態を示す平面図および断面図である。
了した状態を示す平面図および断面図である。
【図５】ウエハテストで不良と判定されたチップに対し
てバッドマーク３０としてのインクを塗布した状態を、
従来の製造方法と本実施形態とで比較して示す部分的な
平面図である。
てバッドマーク３０としてのインクを塗布した状態を、
従来の製造方法と本実施形態とで比較して示す部分的な
平面図である。
１ 発光部 ２ 凸部 ３ ダイシング領域 ４ 電流拡散層 ５ Ｐ−クラッド層 ６ ＰＮ接合部 ７ Ｎ−活性層 ８ Ｎ−クラッド層 ９ Ｎ−基板 １０ ＡｌＧａＩｎＰウエハ １１ ＬＥＤアレイ素子 １２ ダイシングライン ２０，２３，２４，２５ アライメントマーク ２２ 電極パターン ３０ バッドマーク
Claims (6)
- 【請求項１】 複数工程の処理を経て、半導体ウエハ上
に複数の半導体素子を同時に生成する半導体素子の製造
方法において、 後続の工程が位置合せのために利用するアライメントマ
ークを、先行する工程で半導体ウエハ上に形成してお
き、 該後続の工程以降で、かつ半導体ウエハを各半導体素子
に分割するダイシング工程の前の工程中に、半導体ウエ
ハ上からアライメントマークを除去することを特徴とす
る半導体素子の製造方法。 - 【請求項２】 前記アライメントマークは、前記ダイシ
ング工程で前記半導体ウエハを分割するために切断する
ダイシングライン上に形成することを特徴とする請求項
１記載の半導体素子の製造方法。 - 【請求項３】 前記アライメントマークは、電極配線形
成処理時に金属膜のエッチング処理でのサイドエッチ量
の２倍未満の線幅となるように形成し、前記後続の工程
以降に含まれるエッチング処理で除去することを特徴と
する請求項１または２記載の半導体素子の製造方法。 - 【請求項４】 複数工程の処理を経て、半導体ウエハ上
に複数の半導体素子を同時に生成する半導体素子の製造
方法において、 後続の工程が位置合せのために利用するアライメントマ
ークを、ダイシングライン上に、メサエッチングで凸部
となるように形成することを特徴とする半導体素子の製
造方法。 - 【請求項５】 前記ダイシングライン上に凸部となるよ
うに形成するアライメントマークは、各半導体素子に対
して特性試験を行い、特性不良と判断される半導体素子
に識別用のインクを付着させるウエハテスト工程の後で
除去することを特徴とする請求項４記載の半導体素子の
製造方法。 - 【請求項６】 前記半導体素子は、半導体発光素子であ
ることを特徴とする請求項１〜５のいずれかに記載の半
導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28107498A JP3563976B2 (ja) | 1998-10-02 | 1998-10-02 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28107498A JP3563976B2 (ja) | 1998-10-02 | 1998-10-02 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114142A true JP2000114142A (ja) | 2000-04-21 |
| JP3563976B2 JP3563976B2 (ja) | 2004-09-08 |
Family
ID=17633968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28107498A Expired - Fee Related JP3563976B2 (ja) | 1998-10-02 | 1998-10-02 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3563976B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500469B1 (ko) * | 2001-01-12 | 2005-07-12 | 삼성전자주식회사 | 정렬마크와 이를 이용하는 노광정렬시스템 및 그 정렬방법 |
| JP2007103433A (ja) * | 2005-09-30 | 2007-04-19 | Dowa Holdings Co Ltd | 発光ダイオード及びその製造方法 |
| JP2008053476A (ja) * | 2006-08-25 | 2008-03-06 | Sanyo Electric Co Ltd | 半導体チップおよびその製造方法 |
| JP2010199625A (ja) * | 2010-06-02 | 2010-09-09 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2011134804A (ja) * | 2009-12-22 | 2011-07-07 | Showa Denko Kk | 半導体発光素子の製造方法および半導体積層基板 |
| CN109300965A (zh) * | 2018-10-26 | 2019-02-01 | 昆山国显光电有限公司 | 显示面板、显示装置及显示面板的制造方法 |
| US10586787B2 (en) | 2007-01-22 | 2020-03-10 | Cree, Inc. | Illumination devices using externally interconnected arrays of light emitting devices, and methods of fabricating same |
-
1998
- 1998-10-02 JP JP28107498A patent/JP3563976B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100500469B1 (ko) * | 2001-01-12 | 2005-07-12 | 삼성전자주식회사 | 정렬마크와 이를 이용하는 노광정렬시스템 및 그 정렬방법 |
| JP2007103433A (ja) * | 2005-09-30 | 2007-04-19 | Dowa Holdings Co Ltd | 発光ダイオード及びその製造方法 |
| JP2008053476A (ja) * | 2006-08-25 | 2008-03-06 | Sanyo Electric Co Ltd | 半導体チップおよびその製造方法 |
| US10586787B2 (en) | 2007-01-22 | 2020-03-10 | Cree, Inc. | Illumination devices using externally interconnected arrays of light emitting devices, and methods of fabricating same |
| JP2011134804A (ja) * | 2009-12-22 | 2011-07-07 | Showa Denko Kk | 半導体発光素子の製造方法および半導体積層基板 |
| JP2010199625A (ja) * | 2010-06-02 | 2010-09-09 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| CN109300965A (zh) * | 2018-10-26 | 2019-02-01 | 昆山国显光电有限公司 | 显示面板、显示装置及显示面板的制造方法 |
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| Publication number | Publication date |
|---|---|
| JP3563976B2 (ja) | 2004-09-08 |
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