JP2008053476A - 半導体チップおよびその製造方法 - Google Patents

Abstract

【課題】素子特性が低下するのを抑制することが可能な半導体チップを提供する。
【解決手段】このＬＥＤアレイチップ（半導体チップ）１００は、表面に平行な矢印Ｙ方向に延びる分割線１ａに沿って分割された基板１と、基板１の上面上に形成された発光部３０と、矢印Ｙ方向に延びるように、矢印Ｙ方向に対して基板１の上面の一方端部側および他方端部側にそれぞれ設けられ、分割の際に起点となったスクライブライン１ｂと、矢印Ｙ方向に対してスクライブライン１ｂの内側となる基板１の上面上の領域に設けられた凸部３０とを備えている。また、凸部３０は、基板１上の分割線１ａ近傍の領域に一対に設けられており、根元２０ａの分割線１ａ側が、発光部３０より分割線１ａ側に突出するように配置されている。
【選択図】図１

Description

本発明は、半導体チップおよびその製造方法に関し、特に、劈開により素子分離された半導体チップおよびその製造方法に関する。

従来、劈開による素子分離によって、半導体ウェハから分割されたアレイ状半導体チップが知られている（たとえば、特許文献１参照）。

上記特許文献１には、半導体ウェハ上に、素子部が高密度に配列された高密度領域と、素子部が低密度に配列された低密度領域とを隣接するように形成するとともに、高密度領域と隣接する低密度領域との間にスクライブラインを設け、このスクライブラインを起点として半導体ウェハを分割する方法により製造されたアレイ状半導体チップが記載されている。この従来のアレイ状半導体チップは、上記方法により、高密度のアレイ状半導体チップと低密度のアレイ状半導体チップとが１枚の半導体ウェハから同一工程によって製造される。また、従来のアレイ状半導体チップでは、半導体ウェハを分割する分割線の一方端部から他方端部まで一直線にスクライブラインが設けられて分割される。すなわち、高密度領域の最端素子部と隣接する低密度領域の最端素子部との間の領域にも、スクライブラインが設けられている。
特開２０００−１１４２０３号公報

しかしながら、上記した従来のアレイ状半導体チップでは、半導体ウェハを分割する際に、分割線の一方端部から他方端部までスクライブラインを設けるため、アレイ状半導体チップの最端素子部と分割した面との間の距離をさらに短くする（アレイ状半導体チップの最端素子部の近傍で分割する）場合には、高密度領域の最端素子部と、隣接する低密度領域の最端素子部との間の領域にスクライブラインを設ける際に、スクライブラインを設けるためのスクライブ針と素子部（最端素子部）とが接触してしまうという不都合がある。このため、最端素子部と分割した面との間の距離をさらに短くする場合には、素子部間にスクライブラインを設けることが困難になり、スクライブラインを起点として半導体ウェハを分割する際にスクライブラインから進展したクラックの進展方向がずれてしまうという不都合がある。その結果、スクライブラインから進展したクラックが素子部に達するおそれがあるという不都合があり、その場合には、素子特性が低下するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、素子特性が低下するのを抑制することが可能な半導体チップおよびその製造方法を提供することである。

上記目的を達成するために、この発明の第１の局面による半導体チップは、表面に平行な第１方向に延びる分割線に沿って分割された基板と、基板の表面上に形成された素子部と、第１方向に延びるように、第１方向に対して基板表面の一方端部側および他方端部側にそれぞれ設けられ、分割の際に起点となったスクライブラインと、第１方向に対してスクライブラインの内側となる基板表面上の領域に設けられた凸部とを備える。

この第１の局面による半導体チップでは、上記のように、第１方向に延びるように、第１方向に対して基板表面の一方端部側および他方端部側に分割の際に起点となったスクライブラインがそれぞれ設けられるとともに、第１方向に対してスクライブラインの内側となる基板表面上の領域に凸部を設けることによって、基板を分割する際にスクライブラインを起点として進展したクラックの進展方向がずれた場合でも、凸部によって、クラックの進展方向をガイド（案内）して進展方向を修正することができるので、所望の分割線に沿って基板を分割することができるとともに、素子部に向かう方向以外の方向にクラックの進展方向を修正することにより、スクライブラインを起点として進展したクラックが素子部に達するのを抑制することができる。これにより、劈開による素子分離の際に、スクライブラインを起点として進展したクラックにより素子部が損傷するのを抑制することができるので、素子特性が低下するのを抑制することができる。なお、スクライブラインから発生したクラックが進展することにより、基板が分割されるとともに、進展したクラックは、分割後に分割面（劈開面）となる。

上記第１の局面による半導体チップにおいて、好ましくは、凸部は、基板表面上の分割線近傍の領域に一対に設けられているとともに、第１方向に所定の間隔を隔てて配置されている。このように構成すれば、第１方向に対して基板表面の一方端部側のスクライブラインを起点として進展したクラックの進展方向を一方の凸部でガイドすることができるとともに、第１方向に対して他方端部側のスクライブラインを起点として進展したクラックの進展方向を他方の凸部でガイドすることができるので、基板を分割する際に、スクライブラインを起点として進展したクラックの進展方向がずれた場合でも、クラックの進展方向を第１方向に沿うように容易に修正することができる。これにより、所望の分割線に沿って基板を容易に分割することができるとともに、スクライブラインを起点として進展したクラックが素子部に達するのを容易に抑制することができる。

この場合において、好ましくは、素子部は、第１方向に対して一対の凸部の内側となる基板表面上の領域に配置されており、一対の凸部は、根元の分割線側が、素子部より分割線側に突出するように基板表面上に配置されている。このように構成すれば、基板を分割する際に、スクライブラインを起点として進展したクラックの進展方向が分割線と反対側（素子部側）にずれた場合でも、一対の凸部によってクラックの進展方向をガイドして、素子部より分割線側の領域に第１方向に沿ってクラックが進展するように、クラックの進展方向を修正することができるので、クラックが素子部に達するのをより容易に抑制することができる。また、このように構成すれば、所望の分割線に沿って基板をより容易に分割することができるので、クラックが素子部に達するのを抑制しながら、基板の分割された面と素子部との間の距離を短くすることができる。

上記第１の局面による半導体チップにおいて、好ましくは、凸部の根元の分割線側は、スクライブラインより分割線側に突出しないように構成されているとともに、第１方向と平行な直線状に形成されている。このように構成すれば、スクライブラインを起点として進展したクラックの進展方向が分割線と反対側（素子部側）にずれた場合でも、凸部によってクラックの進展方向をガイドすることができるとともに、凸部に達したクラックは、凸部の根元に沿って進展するので、第１方向と平行な方向に容易にクラックを進展させることができる。これにより、所望の分割線に沿って基板をより容易に分割することができるとともに、スクライブラインを起点として進展したクラックが素子部に達するのをより容易に抑制することができる。

上記第１の局面による半導体チップにおいて、好ましくは、凸部は、半導体層から構成されている。このように構成すれば、素子部を形成する際に、同一の工程で凸部を形成することができるので、スクライブラインを起点として進展したクラックの進展方向のずれを修正する凸部を基板表面上に容易に設けることができる。

上記第１の局面による半導体チップにおいて、好ましくは、基板表面上には、基板の表面に平行であるとともに第１方向に直交する第２方向に沿って、素子部が直線状に複数配列されている。このような構成を上記第１の局面による半導体チップに適用すれば、素子特性が低下するのを抑制することが可能なアレイ状半導体チップを得ることができる。

上記第１の局面による半導体チップにおいて、素子部を、発光素子部としてもよい。

この発明の第２の局面による半導体チップの製造方法は、基板表面上の所定の領域に素子部を形成する工程と、基板の表面に平行な第３方向に延びるように、第３方向に対して基板表面の一方端部側および他方端部側にスクライブ溝をそれぞれ設ける工程と、スクライブ溝を起点にして、第３方向に延びる分割線に沿って基板を分割する工程とを備え、素子部を形成する工程は、第３方向に対してスクライブ溝の内側となる基板表面上の領域に凸部を設ける工程を含む。

この第２の局面による半導体チップの製造方法では、上記のように、基板の表面に平行な第３方向に延びるように、第３方向に対して基板表面の一方端部側および他方端部側にスクライブ溝をそれぞれ設けるとともに、第３方向に対してスクライブ溝の内側となる基板表面上の領域に凸部を設けることによって、基板を分割する際にスクライブ溝を起点として進展したクラックの進展方向がずれた場合でも、凸部によって、クラックの進展方向をガイド（案内）して進展方向を修正することができるので、所望の分割線に沿って基板を分割することができるとともに、素子部に向かう方向以外の方向にクラックの進展方向を修正することにより、スクライブ溝を起点として進展したクラックが素子部に達するのを抑制することができる。これにより、劈開による素子分離の際に、スクライブ溝を起点として進展したクラックにより素子部が損傷するのを抑制することができるので、素子特性が低下するのを抑制することができる。また、素子部を形成する工程に、第３方向に対してスクライブ溝の内側となる基板表面上の領域に凸部を設ける工程を含むように構成することによって、素子部を形成する工程と同一工程で基板表面上に凸部を設けることができるので、基板上に容易に凸部を設けることができるとともに、製造工程が増加するのを抑制することができる。なお、スクライブ溝から発生したクラックが進展することにより、基板が分割されるとともに、進展したクラックは、分割後に分割面（劈開面）となる。

上記第２の局面による半導体チップの製造方法において、好ましくは、凸部を設ける工程は、基板表面上の分割線近傍の領域に、第３方向に所定の間隔を隔てて凸部を一対に設ける工程と、凸部の根元の分割線側を、第３方向と平行な直線状に形成するとともに、素子部より分割線側に突出するように構成する工程とをさらに有する。このように構成すれば、第３方向に対して基板表面の一方端部側のスクライブ溝を起点として進展したクラックの進展方向を一方の凸部でガイドすることができるとともに、第３方向に対して他方端部側のスクライブ溝を起点として進展したクラックの進展方向を他方の凸部でガイドすることができるので、劈開による素子分離の際に、スクライブ溝を起点として進展したクラックの進展方向が分割線と反対側（素子部側）にずれた場合でも、素子部より分割線側の領域に第３方向に沿ってクラックが進展するように、クラックの進展方向を容易に修正することができるとともに、凸部に達したクラックは、凸部の根元に沿って進展するので、第３方向と平行な方向にさらに容易にクラックを進展させることができる。これにより、スクライブ溝を起点として進展したクラックが素子部に達するのを容易に抑制することができる。

上記第２の局面による半導体チップの製造方法において、好ましくは、素子部を形成する工程は、基板表面上に半導体層を積層した後、メサエッチングによって、素子部および凸部をそれぞれ形成する工程をさらに含む。このように構成すれば、素子部を形成する際に、基板表面上に同時に凸部を形成することができるので、スクライブ溝を起点として進展したクラックの進展方向のずれを修正する凸部を基板表面上に容易に設けることができる。

上記第２の局面による半導体チップの製造方法において、好ましくは、素子部を形成する工程は、基板の表面に平行であるとともに第３方向と直交する第４方向に沿って直線状に配列するように、複数の素子部を形成する工程をさらに含む。このような構成を上記第２の局面による半導体チップの製造方法に適用すれば、素子特性が低下するのを抑制することが可能なアレイ状半導体チップを製造することができる。

以下、本発明の実施形態を図面に基づいて説明する。なお、本実施形態では、半導体チップの一例である発光ダイオードアレイチップ（以下、ＬＥＤ（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）アレイチップ）に本発明を適用した場合について説明する。

図１は、本発明の一実施形態によるＬＥＤアレイチップの全体斜視図である。図２は、図１に示した一実施形態によるＬＥＤアレイチップの平面図である。図３〜図６は、図１に示した一実施形態によるＬＥＤアレイチップの構造を説明するための図である。まず、図１〜図６を参照して、本発明の一実施形態によるＬＥＤアレイチップ１００の構造について説明する。

本実施形態によるＬＥＤアレイチップ１００は、図１および図２に示すように、基板１の上面上に、凸部２０と、複数の発光部３０とが設けられている。また、基板１は、ＧａＡｓから構成されているとともに、図３に示すように、短手方向（矢印Ｙ方向）に延びる分割線１ａに沿って分割された長尺形状を有している。この基板１の厚みは、約３５０μｍであり、短手方向（矢印Ｙ方向）の長さＷは、約８００μｍである。なお、基板１の長手方向を矢印Ｘ方向、長手方向と直交する基板１の短手方向を矢印Ｙ方向とする。また、発光部３０は、本発明の「素子部」および「発光素子部」の一例である。また、矢印Ｘ方向は、本発明の「第２方向」および「第４方向」の一例であり、矢印Ｙ方向は、本発明の「第１方向」および「第３方向」の一例である。

また、図１および図２に示すように、基板１の上面上には、矢印Ｙ方向の一方端部側および他方端部側に、電極領域部４０がそれぞれ形成されている。この電極領域部４０には、ボンディングワイヤを接続するための広面積の電極部９ａが発光部３０に対応するように複数形成されている。また、電極領域部４０の具体的な構造は、図４に示すように、約３５０μｍの厚みを有するｎ型ＧａＡｓからなる基板１上に、基板１側から、約０．２μｍの厚みを有するｎ型ＧａＡｓからなるバッファ層２と、約１．０μｍの厚みを有する分布ブラッグ反射層（Ｄｉｓｔｒｉｂｕｔｅｄ Ｂｒａｇｇ Ｒｅｆｌｅｃｔｏｒ：ＤＢＲ）３とが順に形成されているとともに、分布ブラッグ反射層３上に、約２．０μｍの厚みを有するｎ型Ａｌ_０．７Ｇａ_０．３Ａｓからなるｎ型クラッド層４が形成されている。ｎ型クラッド層４上には、約０．７５μｍの厚みを有するＡｌＧａＡｓからなる活性層５が形成されている。活性層５上には、約２．５μｍの厚みを有するｐ型Ａｌ_０．７Ｇａ_０．３Ａｓからなるｐ型クラッド層６が形成されている。また、メサエッチングにより、矢印Ｙ方向に対して電極領域部４０の内側となる側面には、順メサ面が形成されている。また、ｐ型クラッド層６上および順メサ面上には、約２００ｎｍ〜約３００ｎｍの厚みを有するＳｉ_３Ｎ_４からなる絶縁層８が形成されている。また、広面積の電極部９ａは、電極領域部４０の絶縁層８上に、下層から上層に向かって、Ｔｉ層と、Ａｕ層と、Ｚｎ層と、Ａｕ層とが積層された構造を有しており、約１．０μｍの合計厚みに構成されている。

また、図１および図２に示すように、基板１の矢印Ｘ方向の端部には、電極領域部４０がメサエッチングされることによって形成された段差部４０ａがそれぞれ設けられている。この段差部４０ａは、後述するスクライブライン形成領域４０ｂが分離されることによって形成される。また、段差部４０ａの底面は、後述する分離溝２５および２６の底面と同一面となるように構成されている。

また、段差部４０ａの底面には、劈開による素子分離の際に、クラックの発生起点となったスクライブライン１ｂが設けられている。このスクライブライン１ｂは、矢印Ｙ方向に対して基板１の上面の一方端部側および他方端部側に、矢印Ｙ方向と平行に延びるようにそれぞれ設けられている。また、スクライブライン１ｂは、基板１の矢印Ｙ方向の長さＷに対して、それぞれ、約１／３の長さとなるように構成されている。具体的には、スクライブライン１ｂは、それぞれ、Ｌ（＝約２５０μｍ）の長さとなるように構成されている。また、一方端部側および他方端部側のスクライブライン１ｂは、それぞれ、分割線１ａ上に位置するように設けられているとともに、一方のスクライブライン１ｂの延長線上に他方のスクライブライン１ｂが位置するように設けられている。なお、スクライブライン１ｂは、素子分離の際に基板１の上面上に設けた後述するスクライブ溝１ｃが分割されることによって形成されている。

また、発光部３０は、図５に示すように、矢印Ｙ方向に、約４０μｍ〜約５０μｍの長さＬ１を有しているとともに、矢印Ｘ方向に、約１０μｍの幅Ｗ１を有している。これにより、発光部３０の幅Ｗ１が小さくなった場合でも、発光部３０の長さＬ１を長くすることにより、平面積の減少を抑制することが可能となるので、順電圧（Ｖ_Ｆ）の増加を抑制することが可能となる。

また、発光部３０は、図１および図２に示すように、基板１における矢印Ｙ方向の中央部の位置に、矢印Ｘ方向に延びるように直線状に配列されている。また、隣り合う発光部３０の間隔は、等間隔となっている。また、図３に示すように、ＬＥＤアレイチップ１００が矢印Ｘ方向（長手方向）に隣接するように配置された際に、最端部の発光部３０と隣接するＬＥＤアレイチップ１００の最端部の発光部３０との距離ａが、隣り合う発光部３０間の距離ｂと同じになるように、最端部の発光部３０から距離ｃの位置で、基板１が分割されている。

また、図１および図２に示すように、隣り合う発光部３０間には、矢印Ｙ方向と平行に、分離溝２６がエッチングによって形成されている。また、発光部３０と電極領域部４０との間には、矢印Ｘ方向と平行に、分離溝２５がエッチングによって形成されている。この分離溝２５および２６によって、各発光部３０は、基板１の上面上に、それぞれ分離独立するように島状に形成されている。

また、基板１の矢印Ｙ方向（短手方向）は、メサエッチングの際に、順メサのエッチング溝が現れる順メサ方向となるように構成されているとともに、基板１の矢印Ｙ方向と直交する矢印Ｘ方向（長手方向）は、メサエッチングの際に、逆メサのエッチング溝が現れる逆メサ方向となるように構成されている。このため、発光部３０の矢印Ｙ方向の端面は、順メサ面となるように形成されているとともに、矢印Ｘ方向の端面は、逆メサ面となるように形成されている。

また、各発光部３０には、光を取り出すための２つの発光窓９ｂが所定の間隔を隔てて矢印Ｘ方向に隣り合うように設けられている。また、発光部３０の上面上には、発光窓９ｂを除く上面全てを覆うように、ｐ側電極９が形成されている。このｐ側電極９は、発光部３０に電流を供給する機能を有するとともに、発光窓９ｂ以外の上面から光が出ないように遮光する機能を有している。なお、ｐ側電極９は、発光部３０の順メサ面をも覆っている。このように、発光部３０は、基板１の上面に対して垂直方向（上方）に、発光窓９ｂから光が取り出されるように構成されている。また、各発光部３０を覆うｐ側電極９は、矢印Ｙ方向にそれぞれ引き出された引出部９ｃを有しており、引出部９ｃによって、電極領域部４０に設けられた広面積の電極部９ａに接続されている。なお、隣り合うｐ側電極９の引き出し方向は、互いに反対となっている。すなわち、最端部の発光部３０が他方端部側に引き出されている場合には、隣り合う発光部３０は、反対方向である一方端部側に引き出されている。

また、発光部３０の具体的な構造としては、図４に示すように、分布ブラッグ反射層３上に、約２．０μｍの厚みを有するｎ型Ａｌ_０．７Ｇａ_０．３Ａｓからなるｎ型クラッド層４が形成されている。ｎ型クラッド層４上には、約０．７５μｍの厚みを有するＡｌＧａＡｓからなる活性層５が形成されている。活性層５上には、約２．５μｍの厚みを有するｐ型Ａｌ_０．７Ｇａ_０．３Ａｓからなるｐ型クラッド層６が形成されている。また、ｎ型クラッド層４、活性層５、および、ｐ型クラッド層６は、矢印Ｙ方向に、順メサ面が形成されるとともに、矢印Ｘ方向に、逆メサ面が形成されるように構成されている。

また、ｐ型クラッド層６上の所定の領域には、図４および図５に示すように、約０．１μｍの厚みを有するｐ型ＧａＡｓからなるｐ型コンタクト層７が平面的に見てＩ字状に形成されている。また、ｐ型コンタクト層７の外周部、ｐ型クラッド層６上、順メサ面上、および、逆メサ面上には、約２００ｎｍ〜約３００ｎｍの厚みを有するＳｉ_３Ｎ_４からなる絶縁層８が形成されている。また、発光部３０の上面には、図５に示すように、コンタクトホール１０が形成されている。

また、図４および図５に示すように、ｐ型コンタクト層７上、絶縁層８上、順メサ面上には、下層から上層に向かって、Ｔｉ層と、Ａｕ層と、Ｚｎ層と、Ａｕ層とが積層された約１．０μｍの合計厚みを有するｐ側電極９が形成されている。このｐ側電極９は、コンタクトホール１０を介して、ｐ型コンタクト層７と電気的に接続されている。また、基板１の下面上には、上層から下層に向かって、Ａｕ層と、Ｔｅ層と、Ｓｎ層と、Ａｕ層とが順に積層された約１．０μｍの合計厚みを有するｎ側電極１１が形成されている。

ここで、本実施形態では、図１および図２に示すように、矢印Ｙ方向に対して、スクライブライン１ｂの内側となる基板１の上面上の領域に、一対の凸部２０が設けられている。この凸部２０は、基板１を分割する際に、スクライブライン１ｂ（スクライブ溝１ｃ）を起点として進展したクラックが、分割線１ａからずれて発光部３０側に進展した場合に、クラックの進展方向をガイド（案内）して、クラックの進展方向を修正する機能を有している。また、凸部２０は、矢印Ｙ方向に、所定の間隔を隔てて発光部３０を挟むように配置されている。すなわち、矢印Ｙ方向に対して一対の凸部２０の内側となる領域に発光部３０が位置するように構成されている。なお、凸部２０は、分離溝２５および２６の底面に設けられているとともに、分割線１ａの近傍の領域に、矢印Ｙ方向に対して平行となるように配置されている。

また、本実施形態では、図２に示すように、凸部２０は、矢印Ｙ方向に約１０μｍの長さＬ２を有しており、凸部２０の上面は、平面的に見て、矢印Ｙ方向に延びる長方形形状を有している。また、凸部２０は、エッチングによってメサ形状に形成されており、図６に示すように、矢印Ｙ方向の端面が順メサ面になるとともに、矢印Ｘ方向が逆メサ面になるように構成されている。また、図２に示すように、凸部２０の根元２０ａの分割線１ａ側は、スクライブライン１ｂより分割線１ａ側に突出しないように構成されているとともに、矢印Ｙ方向と平行な直線状に形成されている。

また、本実施形態では、最端部の発光部３０は、凸部２０より、分割線１ａ側に突出しないように構成されている。具体的には、一対の凸部２０は、根元２０ａの分割線１ａ側が、最端部となる発光部３０の根元３０ａの分割線１ａ側よりも距離ｄ（＝約０．５μｍ）だけ、分割線１ａ側に突出するようにそれぞれ配置されている。

また、凸部２０の具体的な構造としては、図４に示すように、分布ブラッグ反射層３上に、約２．０μｍの厚みを有するｎ型Ａｌ_０．７Ｇａ_０．３Ａｓからなるｎ型クラッド層４が形成されている。ｎ型クラッド層４上には、約０．７５μｍの厚みを有するＡｌＧａＡｓからなる活性層５が形成されている。活性層５上には、約２．５μｍの厚みを有するｐ型Ａｌ_０．７Ｇａ_０．３Ａｓからなるｐ型クラッド層６が形成されている。また、図５および図６に示すように、ｎ型クラッド層４、活性層５、および、ｐ型クラッド層６は、矢印Ｙ方向に、順メサ面が形成されるとともに、矢印Ｘ方向に、逆メサ面が形成されるように構成されている。また、ｐ型クラッド層６上、順メサ面上、および、逆メサ面上には、約２００ｎｍ〜約３００ｎｍの厚みを有するＳｉ_３Ｎ_４からなる絶縁層８が形成されている。

本実施形態では、上記のように、矢印Ｙ方向に延びるように、矢印Ｙ方向に対して基板１の表面（上面）の一方端部側および他方端部側にクラックの発生起点となったスクライブライン１ｂがそれぞれ設けられるとともに、矢印Ｙ方向に対してスクライブライン１ｂの内側となる基板１の上面上の領域に凸部２０を設けることによって、基板１を分割する際にスクライブライン１ｂを起点として進展したクラックの進展方向がずれた場合でも、凸部２０によって、クラックの進展方向をガイド（案内）して進展方向を修正することができるので、所望の分割線１ａに沿って基板１を分割することができるとともに、スクライブライン１ｂを起点として進展したクラックが発光部３０に達するのを抑制することができる。これにより、劈開による素子分離の際に、スクライブライン１ｂを起点として進展したクラックにより発光部３０が損傷するのを抑制することができるので、光出力が低下するなどの素子特性が低下するのを抑制することができる。

また、本実施形態では、基板１の上面上における分割線１ａ近傍の領域に、凸部２０を一対に設けるとともに、矢印Ｙ方向に所定の間隔を隔てて配置することによって、矢印Ｙ方向に対して一方端部側のスクライブライン１ｂを起点として進展したクラックの進展方向を一方の凸部２０でガイドすることができるとともに、矢印Ｙ方向に対して他方端部側のスクライブライン１ｂを起点として進展したクラックの進展方向を他方の凸部２０でガイドすることができるので、基板１を分割する際に、スクライブライン１ｂを起点として進展したクラックの進展方向がずれた場合でも、クラックの進展方向を矢印Ｙ方向に沿うように容易に修正することができる。これにより、所望の分割線１ａに沿って基板１を容易に分割することができるとともに、スクライブライン１ｂを起点として進展したクラックが発光部３０に達するのを容易に抑制することができる。

また、本実施形態では、矢印Ｙ方向に対して一対の凸部２０の内側となる基板１上の領域に発光部３０を配置し、一対の凸部２０を、根元２０ａの分割線１ａ側が発光部３０より分割線１ａ側に突出するように配置することによって、基板１を分割する際に、スクライブライン１ｂを起点として進展したクラックの進展方向が分割線１ａと反対側（発光部３０側）にずれた場合でも、一対の凸部２０によってクラックの進展方向をガイドして、発光部３０より分割線１ａ側の領域に矢印Ｙ方向に沿ってクラックが進展するように、クラックの進展方向を修正することができるので、クラックが発光部３０に達するのをより容易に抑制することができる。

また、本実施形態では、矢印Ｙ方向に対して一対の凸部２０の内側となる基板１の上面上の領域に発光部３０を配置し、一対の凸部２０を、根元２０ａの分割線１ａ側が発光部３０より分割線１ａ側に突出するように基板１の上面上に配置することによって、所望の分割線１ａに沿って基板１をより容易に分割することができるので、クラックが発光部３０に達するのを抑制しながら、基板１の分割された面と発光部３０との間の距離を短くすることができる。

また、本実施形態では、凸部２０の根元２０ａの分割線１ａ側を、スクライブライン１ｂより分割線１ａ側に突出しないように構成するとともに、矢印Ｙ方向と平行な直線状に形成することによって、スクライブライン１ｂを起点として進展したクラックの進展方向が分割線１ａと反対側（発光部３０側）にずれた場合でも、凸部２０によってクラックの進展方向をガイドすることができるとともに、凸部２０に達したクラックは、凸部２０の根元２０ａに沿って進展するので、矢印Ｙ方向と平行な方向に容易にクラックを進展させることができる。これにより、所望の分割線１ａに沿って基板１をより容易に分割することができるとともに、スクライブライン１ｂを起点として進展したクラックが発光部３０に達するのをより容易に抑制することができる。

図７〜図２０は、図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための図である。次に、図１、図２、図４、および、図６〜図２０を参照して、本発明の一実施形態によるＬＥＤアレイチップ１００の製造方法について説明する。

まず、ＭＯＶＰＥ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ：有機金属気相成長）法により、基板１上に、バッファ層２、分布ブラッグ反射層３、ｎ型クラッド層４、活性層５、ｐ型クラッド層６およびｐ型コンタクト層７を順次成長させる。

具体的には、図７に示すように、約３５０μｍの厚みを有するｎ型ＧａＡｓからなる基板１の上面上に、約０．２μｍの厚みを有するｎ型ＧａＡｓからなるバッファ層２を成長させる。次に、バッファ層２の上面上に、約１．０μｍの厚みを有する分布ブラッグ反射層３を成長させる。次に、分布ブラッグ反射層３の上面上に、約２．０μｍの厚みを有するｎ型Ａｌ_０．７Ｇａ_０．３Ａｓからなるｎ型クラッド層４を成長させる。続いて、ｎ型クラッド層４の上面上に、約０．７５μｍの厚みを有するＡｌＧａＡｓからなる活性層５を成長させる。そして、活性層５の上面上に、約２．５μｍの厚みを有するｐ型Ａｌ_０．７Ｇａ_０．３Ａｓからなるｐ型クラッド層６を成長させる。続いて、ｐ型クラッド層６の上面上に、ｐ型ＧａＡｓからなるｐ型コンタクト層７を成長させる。

次に、図８に示すように、フォトリソグラフィ技術を用いて、ｐ型コンタクト層７の上面上にレジスト膜１２を形成する。そして、図９に示すように、形成したレジスト膜１２をマスクとして、ｐ型コンタクト層７をエッチングする。これにより、図６に示した、Ｉ字形状のｐ型コンタクト層７が形成される。その後、レジスト膜１２を除去することによって、図１０に示す形状を得る。

次に、フォトリソグラフィ技術を用いて、ｐ型コンタクト層７の上面上、および、ｐ型クラッド層６の上面上であるとともに、発光部３０、凸部２０、および、電極領域部４０を形成する領域にレジスト膜１３を形成する。そして、図１１および図１２に示すように、形成したレジスト膜１３をマスクとして、ｐ型クラッド層６、活性層５、および、ｎ型クラッド層４をそれぞれメサエッチングする。

この際、矢印Ｙ方向が順メサ方向、矢印Ｘ方向が逆メサ方向となるように形成する。なお、メサエッチングは、燐酸系のエッチャントなどを用いて、異方性エッチングが顕著に現れる条件で行っている。その後、レジスト膜１３を除去することによって、図１３に示す形状を得る。

ここで、本実施形態では、図１２に示したように、メサエッチングによって、矢印Ｙ方向に対して一対の凸部２０の内側となる基板１の上面上の領域に発光部３０を形成するとともに、凸部２０の根元２０ａの矢印Ａ方向側と、最端部となる発光部３０の根元３０ａの矢印Ａ方向側との距離ｄが、約０．５μｍとなるように構成する。

また、図１２に示すように、このメサエッチングによって、矢印Ｙ方向に対する一方端部側および他方端部側の電極領域部４０に、スクライブライン形成領域４０ｂをそれぞれ形成する。この際、電極領域部４０の矢印Ｙ方向の端部から電極領域部４０の順メサ面まで貫通するように、矢印Ｙ方向と平行にスクライブライン形成領域４０ｂを形成する。また、スクライブライン形成領域４０ｂは、分離溝２５および２６の底面と同一面となるように形成する。

次に、図１４に示すように、基板１の上面上の全面に絶縁層８を形成する。具体的には、分布ブラッグ反射層３上、ｐ型クラッド層６上、ｐ型コンタクト層７上、順メサ面上、および、逆メサ面上に、約２００ｎｍ〜約３００ｎｍの厚みを有するＳｉ_３Ｎ_４からなる絶縁層８を形成する。

次に、図１５に示すように、フォトリソグラフィ技術を用いて、ｐ型コンタクト層７の外周部の領域を除く、ｐ型コンタクト層７が形成されていない領域に、レジスト膜１４を形成する。そして、図１６に示すように、形成したレジスト膜１４をマスクとして、ｐ型コンタクト層７上の絶縁層８をＣＦ_４プラズマエッチングによって除去する。これにより、発光部３０の上面に、図６に示した平面的に見てＩ字状のコンタクトホール１０が形成される。その後、レジスト膜１４を除去することによって、図１７に示す形状を得る。

次に、図１８に示すように、リフトオフ法などによって、発光部３０の上面上、および、発光部３０の順メサ面上に、下層から上層に向かって、Ｔｉ層と、Ａｕ層と、Ｚｎ層と、Ａｕ層とが順に積層された約１．０μｍの合計厚みを有するｐ側電極９を形成する。この際、図２に示した電極領域部４０の電極部９ａおよび引出部９ｃも同一工程で同時に形成する。

続いて、図４に示したように、ＧａＡｓ基板１の下面上に、上層から下層に向かって、Ａｕ層と、Ｔｅ層と、Ｓｎ層と、Ａｕ層とが順に積層された約１．０μｍの合計厚みを有するｎ側電極１１を形成する。以上の工程により、図１９に示すように、基板１の上面上に、複数の発光部３０と、一対の凸部２０と、電極領域部４０とがそれぞれ形成される。

次に、図２０に示すように、矢印Ｙ方向に対する一方端部側および他方端部側のスクライブライン形成領域４０ｂに、それぞれ、約２５０μｍの長さを有するスクライブ溝１ｃを設ける。このスクライブ溝１ｃは、基板１を分割する際にクラックの発生起点となる。また、スクライブ溝１ｃは、矢印Ｙ方向に対する基板１の一方端部および他方端部からそれぞれ凸部２０まで設ける。なお、スクライブ溝１ｃから発生したクラックが進展することにより、基板１が分割されるとともに、進展したクラックは、分割後に分割面（劈開面）となる。

最後に、基板１に応力を加え、分割線１ａに沿って、基板１を分割する。これにより、図１に示したような、本発明の一実施形態によるＬＥＤアレイチップ１００が得られる。

本実施形態では、上記のように、矢印Ｙ方向に延びるように、矢印Ｙ方向に対して基板１の上面の一方端部側および他方端部側にスクライブ溝１ｃをそれぞれ設けるとともに、矢印Ｙ方向に対してスクライブ溝１ｃの内側となる基板１の上面上の領域に凸部２０を設けることによって、基板１を分割する際にスクライブ溝１ｃを起点として進展したクラックの進展方向がずれた場合でも、凸部２０によって、クラックの進展方向をガイド（案内）して進展方向を修正することができるので、所望の分割線１ａに沿って基板１を分割することができるとともに、スクライブ溝１ｃを起点として進展したクラックが発光部３０に達するのを抑制することができる。これにより、劈開による素子分離の際に、スクライブ溝１ｃを起点として進展したクラックにより発光部３０が損傷するのを抑制することができるので、光出力が低下するなどの素子特性が低下するのを抑制することができる。

また、本実施形態では、発光部３０を形成する工程に、矢印Ｙ方向に対してスクライブ溝１ｃの内側となる基板１の上面上の領域に凸部２０を設ける工程を含むように構成することによって、発光部３０を形成する工程と同一工程で基板１の上面上に凸部２０を設けることができるので、基板１上に容易に凸部２０を設けることができるとともに、製造工程が増加するのを抑制することができる。

また、本実施形態では、凸部２０を設ける工程に、基板１の上面上における分割線１ａ近傍の領域に、矢印Ｙ方向に所定の間隔を隔てて凸部２０を一対に設ける工程と、凸部２０の根元２０ａの分割線１ａ側を、矢印Ｙ方向と平行な直線状に形成するとともに、発光部３０より分割線１ａ側に突出するように構成する工程とを有するように構成することによって、矢印Ｙ方向に対して一方端部側のスクライブ溝１ｃを起点として進展したクラックの進展方向を一方の凸部２０でガイドすることができるとともに、矢印Ｙ方向に対して他方端部側のスクライブ溝１ｃを起点として進展したクラックの進展方向を他方の凸部２０でガイドすることができるので、劈開による素子分離の際に、スクライブ溝１ｃを起点として進展したクラックの進展方向が分割線１ａと反対側（発光部３０側）にずれた場合でも、発光部３０より分割線１ａ側の領域に矢印Ｙ方向に沿ってクラックが進展するように、クラックの進展方向を容易に修正することができるとともに、凸部２０に達したクラックは、凸部２０の根元２０ａに沿って進展するので、矢印Ｙ方向と平行な方向にさらに容易にクラックを進展させることができる。これにより、スクライブ溝１ｃを起点として進展したクラックが発光部３０に達するのを容易に抑制することができる。

また、本実施形態では、発光部３０を形成する工程を、基板１の上面上に半導体層を積層した後、メサエッチングによって、発光部３０および凸部２０をそれぞれ形成する工程を含むように構成することによって、発光部３０を形成する際に、基板１の上面上に同時に凸部２０を形成することができるので、分割の際に、スクライブ溝１ｃを起点として進展したクラックの進展方向のずれを修正する凸部２０を基板１の上面上に容易に設けることができる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、複数の発光部が直線状に配列されたＬＥＤアレイチップに本発明を適用した例を示したが、本発明はこれに限らず、基板上に素子部が形成された半導体チップであればＬＥＤアレイチップ以外の半導体チップに本発明を適用してもよい。

また、上記実施形態では、素子部としての発光部を基板上に複数配列した例を示したが、本発明はこれに限らず、素子部としての発光部を基板上に１つ形成するようにしてもよい。また、基板上に形成する素子部は、発光部以外の素子部でもよい。

また、上記実施形態では、基板上に、凸部を一対に形成した例を示したが、本発明はこれに限らず、凸部を１つ、または、３つ以上、基板上に形成するようにしてもよい。

また、上記実施形態では、半導体層を積層するとともに、エッチングにより凸部を形成した例を示したが、本発明はこれに限らず、半導体層以外の材料により凸部を形成するようにしてもよい。また、エッチング以外の方法によって、凸部を形成するようにしてもよい。

また、上記実施形態では、凸部を、その上面が、平面的に見て長方形形状に形成した例を示したが、本発明はこれに限らず、凸部の根元の分割線側が直線状であれば、凸部の形状は何れの形状であってもよい。

また、上記実施形態では、ＭＯＶＰＥ法を用いて、基板上に、バッファ層、分布ブラッグ反射層、ｎ型クラッド層、活性層、ｐ型クラッド層およびｐ型コンタクト層の半導体層を順次成長させた例を示したが、本発明はこれに限らず、ＭＯＶＰＥ法以外の成長方法を用いて、基板上に半導体層を成長させるようにしてもよい。ＭＯＶＰＥ法以外の方法としては、たとえば、ＶＰＥ（気相エピタキシャル）法、ＭＯＣＶＤ（有機金属化学気相デポジション）法、ＭＢＥ（分子線エピタキシャル）法、ＭＯＭＢＥ（有機金属分子線エピタキシャル）法、および、ＣＢＥ（化学ビームエピタキシャル）法などが考えられる。

また、上記実施形態では、ＡｌＧａＡｓ系の材料を用いて基板上に発光部を形成した例を示したが、本発明はこれに限らず、ＡｌＧａＡｓ系以外の材料を用いて基板上に発光部を形成するようにしてもよい。

また、上記実施形態では、ｎ型の基板を用いてＬＥＤアレイチップを作製した例を示したが、本発明はこれに限らず、ｐ型の基板を用いてＬＥＤアレイチップを作製するようにしてもよい。

また、上記実施形態では、Ｓｉ_３Ｎ_４からなる絶縁層を基板の上面上に形成した例を示したが、本発明はこれに限らず、Ｓｉ_３Ｎ_４以外の材料からなる絶縁層を基板の上面上に形成するようにしてもよい。Ｓｉ_３Ｎ_４以外の材料としては、ＳｉＯ_２およびＡｌ_２Ｏ_３などが考えられる。

本発明の一実施形態によるＬＥＤアレイチップの全体斜視図である。 図１に示した一実施形態によるＬＥＤアレイチップの平面図である。 図１に示した一実施形態によるＬＥＤアレイチップの平面図である。 図２の２００−２００線に沿った断面図である。 図１に示した一実施形態によるＬＥＤアレイチップの発光部の平面図である。 図１に示した一実施形態によるＬＥＤアレイチップの凸部の拡大斜視図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための断面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための断面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための断面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための断面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための断面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための平面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための断面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための断面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための断面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための断面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための断面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための断面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための平面図である。 図１に示した本発明の一実施形態によるＬＥＤアレイチップの製造方法を説明するための平面図である。

符号の説明

１ 基板
１ａ 分割線
１ｂ スクライブライン
１ｃ スクライブ溝
２ バッファ層
３ 分布ブラッグ反射層
４ ｎ型クラッド層
５ 活性層
６ ｐ型クラッド層
７ ｐ型コンタクト層
８ 絶縁層
９ ｐ側電極
９ａ 電極部
９ｂ 発光窓
９ｃ 引出部
１０ コンタクトホール
１１ ｎ側電極
２０ 凸部
２０ａ 根元
３０ 発光部（素子部、発光素子部）
４０ 電極領域部
４０ａ 段差部
４０ｂ スクライブライン形成領域

Claims (11)

1. 表面に平行な第１方向に延びる分割線に沿って分割された基板と、
   前記基板の表面上に形成された素子部と、
   前記第１方向に延びるように、前記第１方向に対して前記基板表面の一方端部側および他方端部側にそれぞれ設けられ、分割の際に起点となったスクライブラインと、
   前記第１方向に対して前記スクライブラインの内側となる前記基板表面上の領域に設けられた凸部とを備えることを特徴とする、半導体チップ。
2. 前記凸部は、前記基板表面上の前記分割線近傍の領域に一対に設けられているとともに、前記第１方向に所定の間隔を隔てて配置されていることを特徴とする、請求項１に記載の半導体チップ。
3. 前記素子部は、前記第１方向に対して一対の前記凸部の内側となる前記基板表面上の領域に配置されており、
   一対の前記凸部は、根元の前記分割線側が、前記素子部より前記分割線側に突出するように前記基板表面上に配置されていることを特徴とする、請求項２に記載の半導体チップ。
4. 前記凸部の根元の前記分割線側は、前記スクライブラインより前記分割線側に突出しないように構成されているとともに、前記第１方向と平行な直線状に形成されていることを特徴とする、請求項１〜３のいずれか１項に記載の半導体チップ。
5. 前記凸部は、半導体層から構成されていることを特徴とする、請求項１〜４のいずれか１項に記載の半導体チップ。
6. 前記基板表面上には、前記基板の表面に平行であるとともに前記第１方向に直交する第２方向に沿って、前記素子部が直線状に複数配列されていることを特徴とする、請求項１〜５のいずれか１項に記載の半導体チップ。
7. 前記素子部は、発光素子部であることを特徴とする、請求項１〜６のいずれか１項に記載の半導体チップ。
8. 基板表面上の所定の領域に素子部を形成する工程と、
   前記基板の表面に平行な第３方向に延びるように、前記第３方向に対して前記基板表面の一方端部側および他方端部側にスクライブ溝をそれぞれ設ける工程と、
   前記スクライブ溝を起点にして、前記第３方向に延びる分割線に沿って前記基板を分割する工程とを備え、
   前記素子部を形成する工程は、前記第３方向に対して前記スクライブ溝の内側となる前記基板表面上の領域に凸部を設ける工程を含むことを特徴とする、半導体チップの製造方法。
9. 前記凸部を設ける工程は、
   前記基板表面上の前記分割線近傍の領域に、前記第３方向に所定の間隔を隔てて前記凸部を一対に設ける工程と、
   前記凸部の根元の前記分割線側を、前記第３方向と平行な直線状に形成するとともに、前記素子部より前記分割線側に突出するように配置する工程とをさらに有することを特徴とする、請求項８に記載の半導体チップの製造方法。
10. 前記素子部を形成する工程は、前記基板表面上に半導体層を積層した後、メサエッチングによって、前記素子部および前記凸部をそれぞれ形成する工程をさらに含むことを特徴とする、請求項８または９に記載の半導体チップの製造方法。
11. 前記素子部を形成する工程は、前記基板の表面に平行であるとともに前記第３方向と直交する第４方向に沿って直線状に配列するように、複数の前記素子部を形成する工程をさらに含むことを特徴とする、請求項８〜１０のいずれか１項に記載の半導体チップの製造方法。

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