JPH09102473A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 チップ端面における寸法精度を容易に確保し
て、製品歩留りの良い半導体装置の製造方法を提供す
る。 【解決手段】 Ｎ型ＧａＡｓＰ層２の表面にＬＥＤアレ
イチップのレジストパターンを形成して、後に発光素子
が形成される発光領域４と、個々のチップに分割する際
のダイシングの基準ラインとなるグリッドライン５を同
時に形成する。つぎに、ウェハ表面にレジスト膜９を成
膜し、グリッドライン５部分を開口するようにパターン
形成する。レジスト膜９の開口部の幅Ｗ₁ は、グリッド
ライン５の幅Ｗ₂ よりもやや大きい。レジスト膜９のホ
トリソ時に、多少のマスクずれが生じても、グリッドラ
イン５をエッチングによるダイシングの基準ラインとし
て使用できる。その後、この基準ラインに沿ってウェハ
をエッチングすることにより個々のチップに分割する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＬＥＤアレイチ
ップなど、ＬＥＤプリントヘッド等に用いられる半導体
装置であって、ウェハから切り出して組立て使用される
半導体装置の製造方法に関する。

【０００２】

【従来の技術】印字用の発光ダイオードアレイは、印字
用紙の幅分の長さにわたって、例えば４００ＤＰＩとい
った高い密度で発光素子を配列し、しかもそれら全てを
均一に発光させる必要がある。そのため、印字用のＬＥ
Ｄアレイを１チップで構成することは非常に困難であ
り、従来から、プリントヘッドに使用するＬＥＤアレイ
のような半導体装置は、１チップ内に複数の素子が直線
状に配列されたＬＥＤアレイチップを多数並べて使用し
ている。

【０００３】このようなＬＥＤアレイチップを使用して
長尺のアレイを組立る場合には、突き合せたチップ同士
の端面部分での発光素子の間隔を一定に保持するととも
に、ブレードを使用する機械的なダイシング工程におけ
るダイシング面のチッピング（欠け）を防止して、チッ
プ端面近傍の素子の発光状態にむらが生じないようにす
る必要があった。ところが、発光素子からチップ端面ま
での距離を正確に決定してダイシングしても、ブレード
形状によってはダイシング面が外側に傾いたり、端面に
バリが生じて、チップ突き合わせ面での発光素子の間隔
を設計値通りに確保できない。

【０００４】そこで、従来からＬＥＤアレイチップの端
面カットでは、図５に示すように、５〜１０°だけ内側
に傾斜した状態でブレード１２を使用してチップに分割
することにより、チップ端面をいわゆる逆メサ形状に成
形していた。しかし、チップ端面と発光素子との距離が
極めて小さいために、チッピングによる発光素子の損傷
のおそれがあた。そこで、さらに図６に示すように、ウ
ェハ表面に予めカットラインとなる溝２０をエッチング
によって形成して、チップ端面近傍の素子の損傷を防止
する方法も提案されている（特開平４−３５４３８４号
公報）。

【０００５】なお、図５、図６において、ウェハはダイ
シングテープ１１によって保持されている。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来方法では、いずれもブレードに要求されるカット位置
精度が大変に厳しく、装置製造歩留りの低下を招く大き
な原因となっていた。すなわち、図７（ａ）（ｂ）に示
すように、カット位置が当初の設定位置から外側にΔＬ
ずれた場合には、チップ内での素子間隔Ａに対して、チ
ップ間での素子間隔Ｂは２ΔＬだけ大きくなってしま
う。反対に、カット位置が内側にずれると、チップ端面
近傍の発光素子に損傷を招き、その発光能力が低下し、
或いは発光しなくなって、結局はチップ間でのＬＥＤア
レイの発光にむらが生じるという問題があった。

【０００７】この発明は、上述のような課題を解決する
ためになされたもので、その目的は、ＬＥＤアレイチッ
プなど、ＬＥＤプリントヘッド等に用いられる半導体装
置であって、チップ端面における寸法精度を容易に確保
して、製品歩留りの良い半導体装置の製造方法を提供す
ることである。

【０００８】

【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、１チップ内に配置される複数の素子を
形成してから、ダイシングによってウェハから切り出し
て組み立てて使用される半導体装置の製造方法におい
て、前記チップ内に配置される素子の位置に基づいてダ
イシングの基準ラインを形成する工程と、前記ダイシン
グの基準ライン部分を除いた前記素子の領域を覆うよう
に耐エッチング性のレジスト膜パターンを形成する工程
と、前記基準ラインに沿ってウェハをエッチングするこ
とにより個々のチップに分割する工程とを備えている。

【０００９】請求項２に係る製造方法は、前記ダイシン
グの基準ラインを前記複数の素子と同時にウェハ上に形
成するものである。

【００１０】請求項３に係る製造方法は、前記レジスト
膜パターンを前記ダイシングの基準ラインの幅よりも広
い開口部を有するフォトマスクを使用して形成するもの
である。

【００１１】請求項４に係る製造方法は、前記チップに
分割する工程が、前記ウェハ表面から中間部分までエッ
チングにより溝入れする第１の工程、及び前記ウェハ裏
面からブレードを使用して機械的に分割する第２の工程
を含むものである。

【００１２】請求項５に係る製造方法は、前記第２の工
程において前記第１の工程の溝幅より広い幅のブレード
を使用するものである。

【００１３】請求項６に係る製造方法は、前記第２の工
程において前記ウェハのオリエンテーションフラットを
基準にしてチップに分割するものである。

【００１４】

【発明の実施の形態】以下、添付した図面を参照して、
この発明の実施の形態について説明する。

【００１５】図１（ａ）乃至（ｆ）は、第１の実施の形
態における製造工程を説明するウェハの一部断面図であ
る。

【００１６】同図（ａ）では、ウェハをＮ型ＧａＡｓ基
板１として、その上にＮ型ＧａＡｓＰ層２をエピタキシ
ャル成長させている。同図（ｂ）では、まず、Ｎ型Ｇａ
ＡｓＰ層２の表面を拡散防止膜３で覆って、所定のマス
クを使用し、ホトリソ（photo lithography ）法によっ
て基板上にＬＥＤアレイチップのレジストパターンを形
成する。ここではレジストパターンにより、後に発光素
子が形成される発光領域４と、個々のチップに分割する
際のダイシングの基準ラインとなるグリッドライン５が
同時に形成される。

【００１７】ここでグリッドライン５とは、後に説明す
る図４（ａ）のウェハ表面図に示すように、格子状のス
トリートとしてウェハ表面に形成されるものである。

【００１８】次に、不純物拡散法によって、拡散防止膜
３が開口しているＮ型ＧａＡｓＰ層２に、例えばＺｎを
所定の深さまで拡散させて、同図（ｃ）に示すようにＰ
型ＧａＡｓＰ層６を形成する。さらに、ウェハ表面にア
ルミなどの金属蒸着とホトリソ法を用いて、同図（ｄ）
に示すようにＰ側電極７を形成する。この場合のＰ側電
極７は、Ｐ型ＧａＡｓＰ層６とオーミックコンタクトが
とれる材料であれば、アルミに限定されない。

【００１９】次に、ウェハの裏面を研磨してその厚さを
整えた後、同図（ｅ）に示すようにＮ側電極８を蒸着法
等により形成する。ここではＮ側電極８となる電極材
は、金（Ａｕ）系等、Ｎ型ＧａＡｓ基板１とオーミック
コンタクトがとれる材料であれば何でもよい。ここまで
の工程で、ＬＥＤアレイ自体は完成し、プロービングを
行なって、ウェハの状態で各ＬＥＤの発光素子の特性が
検査される。

【００２０】次に、チップ表面のパターンを保護するた
めに、同図（ｆ）に示すように、グリッドライン５部分
を除いた素子領域を覆うように耐エッチング性のレジス
ト膜９をパターン形成する。このため、まずウェハ表面
にレジスト膜９を成膜し、次にホトリソ法によってグリ
ッドライン５部分を開口するようにパターン形成する。
この時のマスクパターンは、レジスト膜９の開口部の幅
Ｗ1 を、グリッドライン５の幅Ｗ2 よりもやや大きいも
のを使用する。Ｗ1 とＷ2 とを同じ幅とすれば、マスク
合せの際にずれが生じた場合には、グリッドライン５が
隠れてしまって、グリッドライン５を基準とする次工程
のチップ分離のためのエッチングが行なえなくなるから
である。こうして、レジスト膜９のホトリソ時に多少の
マスクずれが生じても、グリッドライン５をダイシング
の基準ラインとして使用できる。

【００２１】次に、図２（ａ）に示すように、ウェハを
所定の方法でエッチングして、エッチング溝１０を形成
して個々のチップに分割する。ここでは、ウェハ表面の
幅Ｗ2 よりも裏面での溝幅を広く形成している。ウエッ
トエッチングによれば、チップ断面を逆メサ形状にエッ
チングできる。この時に使用するエッチャントは、拡散
防止膜３及びレジスト膜９に影響を与えることなしに、
Ｎ型ＧａＡｓ基板１をエッチングできるものであれば何
でもよい。また、プラズマガス雰囲気でドライエッチン
グすれば、エッチング溝１０の形状はウェハ表面と裏面
とで同じ幅Ｗ2となり、チップ端面形状は垂直に形成さ
れる。なお、ウェハ裏面のＮ側電極８は、Ａｒ⁺ イオン
ビームエッチングにより高速にエッチングできる。

【００２２】図２（ｂ）には、所定のレジスト剥離剤を
使用してレジスト膜９を除去し、完成されたチップを示
している。

【００２３】以上説明したように、図１及び図２の工程
で製造されるＬＥＤアレイチップは、同図（ｂ）の工程
でグリッドライン５と発光領域４とを同時に形成するよ
うにしているから、ウェハ上に配置されるチップの発光
素子とその端面との距離は、拡散防止膜３を形成するマ
スク精度だけで決定できる。したがって、グリッドライ
ン５と発光領域４との位置関係にずれが生じるおそれは
ない。

【００２４】また、図２（ａ）の工程では、グリッドラ
イン５をエッチングの基準ラインとして、各チップに分
割するようにしたので、チップ端面と発光素子との距離
を正確に実現できる。すなわち、エッチングの際に生じ
るサイドエッチング量を考慮して、グリッドライン５の
位置を最適に設計しても、実際の加工で何等の不都合も
生じない。

【００２５】図３（ａ）乃至（ｅ）は、第２の実施の形
態における製造工程の後半部分を説明するウェハの一部
断面図である。

【００２６】同図（ａ）に先立つ前半部分の工程は、第
１の実施の形態における製造工程のうちの、図１（ａ）
乃至（ｆ）と同様である。但し、図１（ｂ）の工程にお
いて、グリッドライン５はウェハの劈開面を示す部分、
例えば図４（ａ）に示すようにオリエンテーションフラ
ット（以下、オリフラと略記する）１３等に位置合せし
て、個々のチップ１４のパターン形成を行なっている。
Ｐは、グリッドライン５の設計ピッチである。また、第
１の実施の形態とは異なり、同図（ｆ）の工程において
行なっていたプロービングによる各ＬＥＤの発光素子の
特性検査は行なわない。

【００２７】図３（ａ）では、以上の図１（ａ）乃至
（ｆ）の工程が終了した後、エッチング法を用いてグリ
ッドライン５の部分にウェハの表面からＮ型ＧａＡｓＰ
層２の中間部分の深さまで達するエッチング溝１０ａを
形成する。次に、同図（ｂ）に示すように所定のレジス
ト剥離剤を使用してレジスト膜９を除去した状態で、各
ＬＥＤの特性検査を行なう。これは、エッチング溝１０
ａによってチップ端面に位置する発光素子が損傷を受け
る畏れがあるからである。

【００２８】同図（ｃ）は、ウェハを反転してダイシン
グテープ１１に固定した状態を示している。この状態で
ウェハ裏面からブレード１２によるダイシングが行なわ
れ、同図（ｄ）に示すように、個々のＬＥＤアレイチッ
プのダイに分割する。このとき、ブレード１２で形成さ
れる溝の幅Ｗ3 は、エッチング溝１０ａの幅Ｗ2 依りも
広くなるように、ブレード１２の厚みが選択される。ま
た、ウェハ上にはチップ１４がウェハの劈開面を示すオ
リフラ１３を基準としてパターニングされているから、
ウェハ裏面にチップパターンを形成しなくても、図４
（ｂ）に示すようにこの基準点からブレード１２を設計
ピッチＰでスライドさせて、ウェハを個々のチップ１４
にカットすることができる。

【００２９】図３（ｅ）には、ダイシングテープ１１か
ら分離して、完成されたＬＥＤアレイチップを示してい
る。

【００３０】以上、第２の実施の形態によれば、上述し
た第１の実施の形態と同様の利点を有するとともに、さ
らにエッチング工程でのレジスト膜９の除去がウェハの
状態で実行されるため、チップに分割してから剥離する
第１の形態の方法と比較した場合に容易であって、半導
体装置の生産性が向上する。

【００３１】また第２の実施の形態では、チップ端面の
溝１０が形成されてからプロービングによる各素子の特
性検査を行なっているため、よりチップ状態に近い形で
端面からの光漏れ等の検査を行なえる。

【００３２】更に、個々のチップに分割する際に、ブレ
ード１２により形成される溝の幅Ｗ3 をエッチング溝１
０ａの幅Ｗ2 よりも広く取ることによって、ブレード加
工の精度が多少低下してもチップ間での素子間隔をチッ
プ内の素子の配列間隔と一致させることが可能になり、
しかもチップ端面の突起等がチップの突き合せの邪魔に
なることがない。

【００３３】さらにまた、ブレード１２がウェハ裏面か
ら表面に達しないために、ウェハ表面の素子を、チッピ
ング等によって損傷することがない。しかも、ブレード
１２をウェハに対して傾斜させる必要がないから、一回
の溝入れ加工によりその溝の左右のチップ端面を形成す
ることになって、その点でも半導体装置の生産性が向上
する。

【００３４】なお、上記２つの実施の形態は、いずれも
ＧａＡｓ基板を使用したＬＥＤアレイチップの製造方法
として説明したが、シリコンチップを基板とした半導体
装置についても、溝入れする際のエッチング条件を変更
することで同様に実施できる。また、半導体装置の種類
としては、ＬＥＤアレイチップ以外にも、例えばイメー
ジセンサなど、チップ端面の寸法精度が厳しく、かつチ
ップを横に並べて使用するものであれば、同様に適用で
きる。

【００３５】

【発明の効果】この発明は、以上に説明したように構成
されているので、チップ端面における寸法精度を容易に
確保して、製品歩留りの良い半導体装置の製造方法を提
供できる。

【図面の簡単な説明】

【図１】 この発明の第１の実施の形態における製造工
程の前半部分を示す図である。

【図２】 この発明の第１の実施の形態における製造工
程の後半部分を示す図である。

【図３】 この発明の第２の実施の形態における製造工
程の後半部分を示す図である。

【図４】 グリッドラインの設計ピッチを示す図であ
る。

【図５】 従来のＬＥＤアレイチップの分割方法を示す
チップ断面図である。

【図６】 異なる分割方法を示すチップ断面図である。

【図７】 カット位置がずれた場合の素子間隔を説明す
る図である。

【符号の説明】

１ Ｎ型ＧａＡｓ基板、２ Ｎ型ＧａＡｓＰ層、３ 拡
散防止膜、４ 発光領域、５ グリッドライン、６ Ｐ
型ＧａＡｓＰ層、７ Ｐ側電極、８ Ｎ側電極、９ レ
ジスト膜、１０ エッチング溝、１１ ダイシングテー
プ、１２ブレード。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 １チップ内に配置される複数の素子を形
   成してから、ダイシングによってウェハから切り出して
   組み立てて使用される半導体装置の製造方法において、 前記チップ内に配置される素子の位置に基づいてダイシ
   ングの基準ラインを形成する工程と、 前記ダイシングの基準ライン部分を除いた前記素子の領
   域を覆うように耐エッチング性のレジスト膜パターンを
   形成する工程と、 前記基準ラインに沿ってウェハをエッチングすることに
   より個々のチップに分割する工程とを備えたことを特徴
   とする半導体装置の製造方法。
2. 【請求項２】 前記ダイシングの基準ラインは、前記複
   数の素子と同時にウェハ上に形成することを特徴とする
   請求項１に記載の半導体装置の製造方法。
3. 【請求項３】 前記レジスト膜パターンは、前記ダイシ
   ングの基準ラインの幅よりも広い開口部を有するフォト
   マスクを使用して形成されることを特徴とする請求項１
   に記載の半導体装置の製造方法。
4. 【請求項４】 前記チップに分割する工程は、前記ウェ
   ハ表面から中間部分までエッチングにより溝入れする第
   １の工程、及び前記ウェハ裏面からブレードを使用して
   機械的に分割する第２の工程を含むことを特徴とする請
   求項１に記載の半導体装置の製造方法。
5. 【請求項５】 前記第２の工程において、前記第１の工
   程の溝幅より広い幅のブレードを使用することを特徴と
   する請求項４に記載の半導体装置の製造方法。
6. 【請求項６】 前記第２の工程において、前記ウェハの
   オリエンテーションフラットを基準にして分割すること
   を特徴とする請求項４に記載の半導体装置の製造方法。