JP2007103433A - 発光ダイオード及びその製造方法 - Google Patents

Abstract

【課題】 １枚の基板からの取れ個数を増やすことで製造コストを低くできる発光ダイオード及びその製造方法を提供する。
【解決手段】 本発明に係る発光ダイオードの製造方法は、基板１の裏面に位置特定用のパターンを形成する工程と、前記基板１の表面上に、前記位置特定用のパターンを用いて位置を特定した開孔部３２ａを有する電流阻止層３２を形成する工程と、前記開孔部内及び前記電流阻止層上に半導体層３３を形成する工程と、前記半導体層上に、前記位置特定用のパターンを用いて位置を特定したパターンを有する上部層としての上部電極３４を形成する工程と、を具備することを特徴とする。
【選択図】 図５

Description

本発明は、各種センサ、各種工学情報処理装置、各種光ポインタなどに使用される発光ダイオード及びその製造方法に関する。

発光ダイオード（ＬＥＤ：Light Emitting Diode）を製造する過程においては、ＬＰＥ（Liquid Phase Epitaxy；液相エピタキシャル）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition；有機金属化学気相成長）などが主に利用されている。
ＬＰＥ法は、成長層厚みの制御性はあまり良くないが、低コストで高品質の結晶が得られるという特徴がある。その一方、ＭＯＣＶＤ法は、層の厚みの制御性においてはＬＰＥと比べて良いが、同じ厚みの層を成長させるにはＬＰＥに比べてコスト高である。

また、従来の発光ダイオードとしては、電流を特定の領域に集中させて点光源を得たり、発光効率を高めたりする電流阻止型の発光ダイオード、およびそれらを並べて配置した点光源アレイ型の発光ダイオードが知られている（例えば、特許文献１、非特許文献１、２参照）。また、素子構造としては、例えばＡｌＧａＡｓ系の場合、ｐ型ＧａＡｓ基板上に、ｐ型Ａｌ_ｘＧａ_１−ｘＡｓ（ここで、０≦ｘ≦１である。）からなる第１のクラッド層と、ｐ型Ａｌ_ｙＧａ_１−ｙＡｓ（ここで、０≦ｙ≦１である。）からなる活性層と、ｎ型Ａｌ_ｚＧａ_１−ｚＡｓ（ここで、０≦ｚ≦１である。）からなる第２のクラッド層の少なくとも３層から構成されるダブルへテロ構造が一般的である。

電流阻止型の発光ダイオード及びそれらを並べた点光源アレイ型の発光ダイオードの製造工程において、電流阻止層を内部に有する場合、発光ダイオードの上部に電極などのパターンを形成する際、内部の電流阻止層のパターンに合わせて形成する必要がある。このため、基板上の一部において、一度形成した素子をエッチングにより除去し、内部の電流阻止層のパターンを露出させ、それに合わせて上部に電極などのパターン形成する方法が知られている（例えば、特許文献２参照）。

上記の方法について図６を用いて説明する。図６（ａ）〜（ｆ）は、従来の発光ダイオードの製造方法を示す断面図である。
図６（ａ）に示すように、ｐ型ＧａＡｓ基板２１の上にｎ型ＧａＡｓ結晶層２２を成長させる。次いで、図６（ｂ）に示すように、ｎ型ＧａＡｓ成長層２２に穴部２３を形成する。次いで、図６（ｃ）に示すように、穴部２３及びｎ型ＧａＡｓ成長層２２の上に連続的にｐ型ＧａＡｌＡｓクラッド層２４、ｐ型ＧａＡｌＡｓ活性層２５、ｎ型ＧａＡｌＡｓクラッド層２６を液相エピタキシャル結晶成長方法で形成する。

次に、図６（ｄ）に示すように、基板の端部の少なくとも２個所についてＡｌを含む成長層をエッチング除去し、基板の上面から穴部２３を確認できるようにする。次いで、図６（ｅ）に示すように、基板の上面にオーム性電極２７を形成し、基板の裏面にオーム性電極２８を形成する。次いで、図６（ｆ）に示すように、オーム性電極２７に電極の窓２９をエッチングにより形成する。この際、電極の窓２９を穴部２３１の上方に位置させる。この位置合わせは、基板の端部の穴部２３を基板の上面から確認することで行う（例えば、特許文献２参照）。

特開平６−６９５４０号公報（００４４段落、図６及び８） 特公平５−７８１９６号公報（第２図（ｅ）） 今本浩史、柳ヶ瀬雅司、高岡元章著、「ＡｌＧａＩｎＰ点光源ＬＥＤの信頼性評価」、社団法人電子情報通信学会 信学技報、Ｒ９６−２１（１９９６−１１）ｐ．１１〜１６ 加藤俊宏、坂貴、廣谷真澄、曽根豪紀著、「ブラック反射鏡を用いた赤外点光源ＬＥＤの開発」、大同工業大学紀要 第３４巻（１９９８）ｐ．１０９〜１１１

上述した従来の発光ダイオードの製造方法では、位置合わせのために基板の端部の素子を除去しているため、その部分の素子を製品として取ることができない。その結果、１枚の基板からの製品の取れ個数が減少し、歩留まりが低下し、生産性が低下するので、製造コストが高くなる。

また、位置合わせのための基板端部の素子をエッチングによって除去するため、そのエッチングした面は荒れてしまい、そのような荒れた面を用いて位置合わせをするのは難しい場合があり、その結果、加工精度が落ちる場合がある。

本発明は上記のような事情を考慮してなされたものであり、その目的は、１枚の基板からの取れ個数を増やすことで製造コストを低くするとともに、基板上の素子をエッチングしないことで加工精度を向上できる発光ダイオード及びその製造方法を提供することにある。

上記課題を解決するため、本発明に係る発光ダイオードの製造方法は、基板の裏面に位置特定用のパターンを形成する工程と、
前記基板の表面上に、前記位置特定用のパターンを用いて位置を特定した開孔部を有する電流阻止層を形成する工程と、
前記開孔部内及び前記電流阻止層上に半導体層を形成する工程と、
前記半導体層上に、前記位置特定用のパターンを用いて位置を特定したパターンを有する上部層を形成する工程と、
を具備することを特徴とする。

上記発光ダイオードの製造方法によれば、基板の裏面に位置特定用のパターンを形成し、この位置特定用のパターンを用いて位置を特定した開孔部を有する電流阻止層を形成し、位置特定用のパターンを用いて位置を特定したパターンを有する上部層を形成している。これにより、従来技術のように基板表面から発光素子の一部を除去する必要がなくなる。従って、従来技術に比べて１枚の基板からの製品の取れ個数を増加させることができ、その結果、歩留まりが向上し、生産性が向上し、製造コストを低減することができる。また、従来技術のような位置合わせのために基板端部の素子をエッチングによって除去する必要がないため、従来技術のように荒れたエッチング面を用いて位置合わせをする必要がなく、その結果、加工精度を向上させることができる。

本発明に係る発光ダイオードの製造方法は、基板の表面上に開孔部を有する電流阻止層を形成する工程と、
前記基板の裏面に、前記開孔部を用いて位置を特定した位置特定用のパターンを形成する工程と、
前記開孔部内及び前記電流阻止層上に半導体層を形成する工程と、
前記半導体層上に、前記位置特定用のパターンを用いて位置を特定したパターンを有する上部層を形成する工程と、
を具備することを特徴とする。

また、本発明に係る発光ダイオードの製造方法において、前記基板の表面と前記電流阻止層との間に、金属層、絶縁層及び半導体層のいずれか一つ以上の層が形成されていることも可能である。
また、本発明に係る発光ダイオードの製造方法において、前記位置特定用のパターンが凹部又は凸部により形成されていることが好ましい。

また、本発明に係る発光ダイオードの製造方法において、前記上部層は、電極、コンタクト層、配線、防湿層、及び素子分離用の溝に形成された絶縁膜のいずれか一つ以上であることが好ましい。
また、本発明に係る発光ダイオードの製造方法において、前記位置特定用のパターンは、前記基板の裏面の偶数個所に形成されたパターンからなることが好ましい。

本発明に係る発光ダイオードは、基板と、
前記基板の表面上に形成された開孔部を有する電流阻止層と、
前記開孔部内及び前記電流阻止層上に形成された半導体層と、
前記半導体層上に形成されたパターンを有する上部層と、
を具備し、
前記開孔部を有する電流阻止層と前記半導体層上に形成されたパターンを有する上部層との加工精度が5μm以内である。
上記発光ダイオードによれば、加工精度が５μｍ以内であるため、発光効率を上げることができる。つまり、電流阻止層は電流を絞る役割を担っており、電流阻止層で絞った電流は電流阻止層の開孔部の直上又は直下で発光するため、電流阻止層の開孔部と上部層のパターンの位置ずれが大きくなると有効な発光面積が減少して出力が低下する。言い換えると、電流阻止層と上部層との加工精度を５μｍ以内にすることにより発光出力を向上させることができる。

本発明に係る発光ダイオードは、基板の裏面に形成された位置特定用のパターンと、
前記基板の表面上に形成された開孔部を有する電流阻止層と、
前記電流阻止層の上部に形成されたパターンを有する上部層と、
を具備することを特徴とする。
上記発光ダイオードによれば、基板の裏面に位置特定用のパターンを形成しているため、この位置特定用のパターンによって電流阻止層の開口部及び上部層のパターンそれぞれの位置を特定することができる。これにより、電流阻止層の開孔部と上部層のパターンの位置ずれを小さくすることができ、その結果、有効な発光面積を増大させて発光出力を向上させることができる。

以上説明したように本発明によれば、１枚の基板からの取れ個数を増やすことで製造コストを低くするとともに、基板上の素子をエッチングしないことで加工精度を向上できる発光ダイオード及びその製造方法を提供することができる。

発明を実施するための形態

以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１〜図４は、本発明の実施の形態１による発光ダイオードの製造方法を説明する図であり、図１は図２（Ｂ）の基板裏面を示す平面図であり、図２（Ａ）〜（Ｅ）、図３（Ａ）〜（Ｃ）及び図４（Ａ）〜（Ｃ）それぞれは断面図であり、図４（Ｄ）は平面図である。

まず、図２（Ａ）に示すように、キャリア密度が２×１０^１８ｃｍ^−３のｐ型ＧａＡｓ基板１の上にＭＯＣＶＤ法でｎ型ＧａＡｓ層からなる電流阻止層２を成長させる。ＭＯＣＶＤ法のキャリアガスとしては水素を用い、このときの成長温度は７００℃、成長圧力は７５Ｔｏｒｒとする。また、ＧａＡｓ原料としてトリメチルガリウム（ＴＭＧ）及びアルシン（ＡｓＨ_３）を用いる。ｎ型のドーパントには硫黄（Ｓ）を用い、その供給源を硫化水素（Ｈ_２Ｓ）とする。このようにしてキャリア密度が１×１０^１９ｃｍ^−３、厚さｔ_３が２μｍ程度のｎ型ＧａＡｓ層よりなる電流阻止層２を形成する（第１工程）。

次に、第１工程で得られた電流阻止層２を有するｐ型ＧａＡｓ基板１の裏面に、フォトリソグラフィー法により直径１５μｍの円形パターン３ａと幅１００μｍのストライプ状パターン３ｂを開孔したレジストパターン（図示せず）を形成する（図１参照）。このレジストパターンをマスクとしてｐ型ＧａＡｓ基板１の裏面をエッチングし、前記レジストパターンを除去することにより、図２（Ｂ）に示すように、ｐ型ＧａＡｓ基板１の裏面には位置特定用のパターンとなる凹部３ａ，３ｂが形成される（第２工程）。この凹部３ａ，３ｂのパターン形状は図１に示すものとなる。なお、前記エッチングの際は、リン酸（Ｈ_３ＰＯ_４）−Ｈ_２Ｏ_２−Ｈ_２Ｏ系のエッチング液を用いる。また、本実施の形態では、電流阻止層２を形成した後に位置特定用のパターンである凹部３ａ，３ｂを形成しているが、電流阻止層２を形成する前に位置特定用のパターンである凹部３ａ，３ｂを形成することも可能である。

次に、図２（Ｃ）に示すように、電流阻止層２の上に、両面マスクアライナーを用いたフォトリソグラフィー法により直径Ｌ３が１５μｍの円形パターン３ａと幅Ｌ４が１００μｍのストライプ状パターン３ｂを開孔したレジストパターン４を形成する。この円形パターン３ａとストライプ状パターン３ｂは、図１に示すパターン形状と同様であり且つｐ型ＧａＡｓ基板１の裏面の凹部３ａ，３ｂに対向する位置に形成される。詳細には、レジストパターン４を形成するためのレジスト膜を露光する際に、露光マスクの円形パターン及びストライプ状パターンに対してｐ型ＧａＡｓ基板裏面の凹部である円形パターン３ａ及びストライプ状パターン３ｂを一致させるアライメントを両面マスクアライナーによって行う。そして、アライメントされた露光マスクを用いて前記レジスト膜を露光し、現像することにより、電流阻止層２の上にはレジストパターン４が形成される。なお、両面マスクアライナーとは、基板の裏面と表面の両方に光軸を合わせて、顕微鏡により両面を同時に観察できるものである。

次いで、このレジストパターン４をマスクとして電流阻止層２をエッチングすることにより、電流阻止層２には開孔部２ａ，２ｂが形成される（第３工程）。この開孔部２ａ，２ｂのパターン形状は、円形パターン２ａとストライプ状パターン２ｂからなるものである。円形パターン２ａとストライプ状パターン２ｂは、図１に示すパターン形状と同様であり且つｐ型ＧａＡｓ基板１の裏面の凹部３ａ，３ｂに対向する位置に形成される。なお、前記エッチングの際は、リン酸（Ｈ_３ＰＯ_４）−Ｈ_２Ｏ_２−Ｈ_２Ｏ系のエッチング液を用いる。前記開孔部２ａ，２ｂは、後述する第４工程で形成されるＬＥＤ構造の電流通路となる部分である。

次に、図２（Ｄ）に示すように、レジストパターン４を除去した後、電流阻止層２を有するｐ型ＧａＡｓ基板１の上にＬＰＥ法により、順に、例えばｐ型Ａｌ_０．３Ｇａ_０．７Ａｓ層からなる厚さ約２μｍのｐ型クラッド層５を成長させ、例えばｐ型Ａｌ_０．０３Ｇａ_０．９７Ａｓ層からなる厚さ約１μｍの活性層６を成長させ、例えばｎ型Ａｌ_０．３Ｇａ_０．７Ａｓ層からなる厚さ約２μｍのｎ型クラッド層７を成長させる。これにより、ダブルへテロ型のＬＥＤ構造を形成することができる（第４工程）。

次に、ｎ型クラッド層７の上に、両面マスクアライナーを用いたフォトリソグラフィー法によりレジストパターン（図示せず）を形成する。このレジストパターンは、電極及び素子分離用の溝を形成するための幅５０μｍのストライプ状パターンを開孔したものである。このストライプ状パターンは、凹部３ａと凹部３ｂとの間に形成される。詳細には、前記レジストパターンを形成するためのレジスト膜を露光する際に、露光マスクのストライプ状パターンに対してｐ型ＧａＡｓ基板裏面の凹部である円形パターン３ａとストライプ状パターン３ｂとの間に一致させるアライメントを両面マスクアライナーによって行う。そして、アライメントされた露光マスクを用いて前記レジスト膜を露光し、現像することにより、ｎ型クラッド層７の上にはレジストパターンが形成される。このレジストパターンをマスクとしてｎ型クラッド層７、活性層６、ｐ型クラッド層５、電流阻止層２及びｐ型ＧａＡｓ基板１をエッチングし、前記レジストパターンを除去する。これにより、図２（Ｅ）に示すように、ｎ型クラッド層７、活性層６、ｐ型クラッド層５、電流阻止層２及びｐ型ＧａＡｓ基板１には、幅５０μｍのストライプ状パターンからなる溝８が形成される（第５工程）。この溝８は、凹部３ａと凹部３ｂとの間に形成される。

次に、図３（Ａ）に示すように、ｎ型クラッド層７を含む全面上にＲＦプラズマＣＶＤ法により厚さ０．３μｍのシリコン酸化膜（ＳｉＯ_２膜）９を堆積させる。この際の成膜条件は、原料ガスとしてシラン（ＳｉＨ_４）ガスと一酸化二窒素（Ｎ_２Ｏ）ガスを流し、基板温度を３５０℃とし、圧力を０．５Ｔｏｒｒとし、高周波電力を５００Ｗとする。その後、シリコン酸化膜９の上に、両面マスクアライナーを用いたフォトリソグラフィー法によりレジストパターン（図示せず）を形成する。このレジストパターンは、ｐコンタクト部となる開孔部１０を形成するためのストライプ状パターンを開孔したものである。このストライプ状パターンは凹部３ｂに対向する位置に形成される。詳細には、前記レジストパターンを形成するためのレジスト膜を露光する際に、露光マスクのストライプ状パターンに対してｐ型ＧａＡｓ基板裏面の凹部であるストライプ状パターン３ｂを一致させるアライメントを両面マスクアライナーによって行う。そして、アライメントされた露光マスクを用いて前記レジスト膜を露光し、現像することにより、シリコン酸化膜９の上にはレジストパターンが形成される。このレジストパターンをマスクとしてシリコン酸化膜９をフッ素系のエッチング液によりエッチングし、前記レジストパターンを除去する。これにより、図３（Ａ）に示すように、シリコン酸化膜９には、凹部３ｂに対向するストライプ状パターンからなるｐコンタクト部となる開孔部１０が形成される（第６工程）。

次に、第６工程で得られた基板とＺｎＡｓ_２（二砒化亜鉛）を石英製容器内に収容し、水素雰囲気中６００℃の温度で２時間熱処理する。これにより、図３（Ｂ）に示すように、ｎ型クラッド層７、活性層６及びｐ型クラッド層５に開孔部１０から亜鉛（Ｚｎ）を拡散させ、ｐ型領域からなるｐコンタクト部１１を形成する（第７工程）。このｐコンタクト部１１のｐ型領域は電極として機能する。

次に、シリコン酸化膜９の上に、両面マスクアライナーを用いたフォトリソグラフィー法によりレジストパターン（図示せず）を形成する。このレジストパターンは、ｎコンタクト部１２となる開孔部を形成するためのパターンを開孔したものである。このパターンは凹部３ａに対向する領域を囲む位置に形成される。詳細には、前記レジストパターンを形成するためのレジスト膜を露光する際に、露光マスクのパターンに対してｐ型ＧａＡｓ基板裏面の凹部である円形パターン３ａの周囲を一致させるアライメントを両面マスクアライナーによって行う。そして、アライメントされた露光マスクを用いて前記レジスト膜を露光し、現像することにより、シリコン酸化膜９の上にはレジストパターンが形成される。このレジストパターンをマスクとしてシリコン酸化膜９をフッ素系のエッチング液によりエッチングし、前記レジストパターンを除去する。これにより、図３（Ｃ）に示すように、シリコン酸化膜９には、凹部３ａに対向する領域を囲むように位置するパターンからなるｎコンタクト部１２となる開孔部が形成される（第８工程）。前記溝８内にもシリコン酸化膜９が形成されており、このシリコン酸化膜９は素子分離膜として機能する。

次に、図４（Ａ）に示すように、シリコン酸化膜９の上に、両面マスクアライナーを用いたフォトリソグラフィー法によりパターン１３ａとストライプ状パターン１３ｂを開孔したレジストパターン１３を形成する。このパターン１３ａはｐ型ＧａＡｓ基板１の裏面の凹部３ａに対向する領域を囲む位置に形成され、ストライプ状パターン１３ｂは凹部３ｂに対向する位置に形成される。詳細には、レジストパターン１３を形成するためのレジスト膜を露光する際に、露光マスクのパターンに対してｐ型ＧａＡｓ基板裏面の凹部である円形パターン３ａの周囲を一致させるとともに露光マスクのストライプ状パターンに対して凹部であるストライプ状パターン３ｂを一致させるアライメントを両面マスクアライナーによって行う。そして、アライメントされた露光マスクを用いて前記レジスト膜を露光し、現像することにより、シリコン酸化膜９の上にはレジストパターン１３が形成される。

次いで、図４（Ｂ）に示すように、レジストパターン１３を含む全面上に蒸着法により電極材料膜１４を形成する。次いで、図４（Ｃ）に示すように、アセトン中で煮沸することでレジストパターン１３を剥離する、所謂リフトオフ法により、ｎコンタクト部１２上には前記電極材料膜からなるｎ電極１５が形成されるとともにｐコンタクト部１１上には前記電極材料膜からなるｐ電極１６が形成される（第９工程）。このようにして凹部３ａに対向する基板表面に発光部１７が形成される。

次に、ｎ電極１５及びｐ電極１６を含む全面上にＡｌ合金膜を堆積させ、このＡｌ合金膜上に、両面マスクアライナーを用いたフォトリソグラフィー法によりレジストパターン（図示せず）を形成する。このレジストパターンをマスクとしてＡｌ合金膜をエッチングし、前記レジストパターンを除去する。これにより、図４（Ｄ）に示すように、ｎ電極１５に接続されたＡｌ合金配線１８が形成される（第１０工程）。このようにしてフリップチップタイプの１次元のアレイ型ＬＥＤチップ２０が製造される。

上記実施の形態１によれば、基板裏面に位置合わせ用のパターンである凹部３ａ，３ｂを形成し、両面マスクアライナーを用いて基板裏面の凹部３ａ，３ｂの位置に合わせて、電流阻止層２及び発光ダイオード上部の電極などのパターン形成を行っている。これにより、従来技術のように基板表面から発光素子の一部を除去する必要がなくなる。従って、従来技術に比べて１枚の基板からの製品の取れ個数を増加させることができ、その結果、歩留まりが向上し、生産性が向上し、製造コストを低減することができる。

また、本実施の形態では、従来技術のような位置合わせのために基板端部の素子をエッチングによって除去する必要がないため、従来技術のように荒れたエッチング面を用いて位置合わせをする必要がなく、その結果、加工精度を向上させることができる。従って、より複雑なＬＥＤアレイの設計が可能になり、また、素子を小型化して発光面積を小さくでき、それにより発光強度を向上させることができる。

（実施の形態２）
図５（Ａ）〜（Ｇ）は、本発明の実施の形態２による発光ダイオードの製造方法を示す断面図である。

まず、図５（Ａ）に示すように、ｐ型ＧａＡｓ基板１の裏面に、フォトリソグラフィー法により後述する電流阻止層３２に形成される開孔部のパターン３２ａと同様のパターンを開孔したレジストパターン（図示せず）を形成する。次いで、このレジストパターンをマスクとしてｐ型ＧａＡｓ基板１の裏面をエッチングし、前記レジストパターンを除去することにより、図５（Ａ）に示すように、ｐ型ＧａＡｓ基板１の裏面には位置特定用のパターンとなる凹部１ａが形成される（第１工程）。この凹部１ａのパターン形状は後述する図５（Ｄ）に示すパターン３２ａと同様のものとなる。

次に、図５（Ｂ）に示すように、ｐ型ＧａＡｓ基板１の表面上に半導体層３１を形成する（第２工程）。次に、図５（Ｃ）に示すように、半導体層３１の上にＭＯＣＶＤ法、ＭＢＥ法又はＬＰＥ法でｎ型ＧａＡｓ層からなる電流阻止層３２を成長させる（第３工程）。なお、本実施の形態では、電流阻止層３２としてｎ型ＧａＡｓ層を用いているが、電流阻止層３２は絶縁膜であっても良い。また、本実施の形態では、ｐ型ＧａＡｓ基板１上に半導体層３１を形成しているが、この半導体層３１を形成せずにｐ型ＧａＡｓ基板１上に直接電流阻止層３２を形成することも可能である。

次に、電流阻止層３２の上に、両面マスクアライナーを用いたフォトリソグラフィー法によりパターン３２ａを開孔したレジストパターン（図示せず）を形成する。このパターン３２ａは、ｐ型ＧａＡｓ基板裏面に形成した凹部のパターン１ａの形状と同様であり且つｐ型ＧａＡｓ基板裏面の凹部１ａに対向する位置に形成される。詳細には、レジストパターンを形成するためのレジスト膜を露光する際に、露光マスクのパターンに対してｐ型ＧａＡｓ基板裏面の凹部であるパターン１ａを一致させるアライメントを両面マスクアライナーによって行う。そして、アライメントされた露光マスクを用いて前記レジスト膜を露光し、現像することにより、電流阻止層３２の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして電流阻止層３２をエッチングすることにより、図５（Ｄ）に示すように、電流阻止層３２には開孔部３２ａが形成される（第４工程）。この開孔部３２ａのパターン形状は、凹部１ａのパターン形状と同様であり且つ凹部１ａに対向する位置に形成される。

次に、図５（Ｅ）に示すように、前記レジストパターンを除去した後、電流阻止層３２を含む全面上にＬＰＥ法によりエピタキシャル成長層３３を形成する。詳細には、電流阻止層３２を含む全面上に、順に、ｐ型クラッド層、ｐ型活性層及びｎ型クラッド層を成長させる。これにより、電流阻止層３２上及び開孔部３２ａ内には、ｐ型クラッド層、ｐ型活性層及びｎ型クラッド層からなるエピタキシャル成長層３３が形成される（第５工程）。このようにしてダブルへテロ型のＬＥＤ構造を形成することができる。なお、第５工程で得られたエピタキシャル成長層３３に両面マスクアライナー及びフォトリソグラフィー法を用いてパターンを形成しても良い。

次に、エピタキシャル成長層３３の上に電極材料膜を形成する。次いで、この電極材料膜の上に、両面マスクアライナーを用いたフォトリソグラフィー法によりパターン３４ａを開孔したレジストパターン（図示せず）を形成する。このパターン３４ａは、ｐ型ＧａＡｓ基板裏面に形成した凹部のパターン１ａの形状と同様であり且つｐ型ＧａＡｓ基板裏面の凹部１ａに対向する位置に形成される。詳細には、レジストパターンを形成するためのレジスト膜を露光する際に、露光マスクのパターンに対してｐ型ＧａＡｓ基板裏面の凹部であるパターン１ａを一致させるアライメントを両面マスクアライナーによって行う。そして、アライメントされた露光マスクを用いて前記レジスト膜を露光し、現像することにより、エピタキシャル成長層３３の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして前記電極材料膜をエッチングすることにより、図５（Ｆ）に示すように、前記電極材料膜には開孔部３４ａが形成され、この開孔部３４ａによって分離された上部電極３４が形成される（第６工程）。この開孔部３４ａのパターン形状は、凹部１ａのパターン形状と同様であり且つ凹部１ａに対向する位置に形成される。

次に、図５（Ｇ）に示すように、ｐ型ＧａＡｓ基板１の裏面に下部電極３５を形成する。このようにして発光ダイオードが形成される。この発光ダイオードは、上部電極３４と下部電極３５に電圧を印加することにより発光するものである。

上記実施の形態２においても実施の形態１と同様の効果を得ることができる。
すなわち、基板裏面に位置特定用のパターンである凹部１ａを形成し、両面マスクアライナーを用いて基板裏面の凹部１ａの位置に合わせて、電流阻止層３２及び上部電極３４などのパターン形成を行っている。従って、従来技術に比べて１枚の基板からの製品の取れ個数を増加させることができ、その結果、製造コストを低減することができる。また、本実施の形態では、従来技術のような位置合わせのために基板端部の素子をエッチングによって除去する必要がないため、従来技術のように荒れたエッチング面を用いて位置合わせをする必要がなく、その結果、加工精度を向上させることができる。
また、電流阻止層は電流を絞る役割を担っている。具体的には、発光ダイオード内の活性層（発光層、半導体層）の一部の領域に電流を集中させて発光効率を上げる役割を担っている。電流阻止層で絞った電流は多少の拡散はするが、電流阻止層の開孔部の直上又は直下の位置にある活性層（半導体層）で発光する。従って、電流阻止層の開孔部と発光部（上部層を形成していない領域）との位置ずれが大きくなるほど有効な発光面積が減少して出力が低下する。言い換えると、前記位置ずれを小さくすること、即ち加工精度を向上させることにより、電流阻止層の開孔部を小さくすることができ、発光層への電流密度を向上させて発光効率を向上させることができる。さらに上部層が電極の場合、電流阻止層の開孔部の位置と発光部の位置を同一にすることで、電極面積が大きくなる。これにより、より大電流を流すことができるため、さらに発光出力を上げることができる。

なお、上記実施の形態２では、ｐ型ＧａＡｓ基板１を用いているが、他の基板を用いることも可能であり、他の基板は半導体基板以外の基板を含むものである。

また、本実施の形態のように、ｐ型ＧａＡｓ基板１の裏面の位置特定用のパターンとなる凹部１ａを、基板１を挟んで電流阻止層３２の開孔部３２ａと対向する位置で形状、面積を一致させたパターンにより形成すると、上部層を形成する際に電流阻止層の開孔部の位置が容易に特定可能となり好ましいが、これに限定されるものではない。例えば、上部層を加工する際に、基板裏面の位置特定用のパターンの情報を元に前記上部層の位置を特定することができるものであれば、電流阻止層のパターンとは異なる位置、形状、面積とすることも可能である。
さらに、基板裏面の位置特定用のパターンを電流阻止層の開孔部全てに対向する位置に形成することは必ずしも必須ではない。すなわち、この位置特定用のパターンの形成個数は、電流阻止層の開孔部が特定できる必要最低限の個数であっても良く、例えば、基板表面の素子配列に対して１直線状になる位置に２箇所以上の位置特定用のパターンを設置すると、電流阻止層の開孔部と上部層の加工誤差を５μｍ以内の精度とすることができる。ここでいう５μｍ以内の加工誤差とは、電流阻止層と上部層との位置ずれが５μｍ以内であることをいう。さらに好ましくは、基板表面の素子配列に対して３つ以上の直線上に各々２箇所以上の位置特定用のパターンを設置することで、電流阻止層などの上部層の加工誤差を１μｍ程度の精度まで高めることができる。
また、パターン形状又は異なるパターン配置を位置特定用のパターン（凹部）に用いることも可能であり、例えば電流阻止層のパターンの一部を基板裏面に位置特定用のパターンとして形成することも可能である。このような変更実施は、後述する第１工程〜第４工程の順序を変更する実施に対しても同様に適用できる。

また、本実施の形態では、位置特定用のパターンを凹部１ａによって形成したエッチング量の少ない好ましい形態であるが、これに限定されるものではなく、位置特定用のパターンはＬＥＤの内部に埋め込まれた電流阻止層３２の位置が分かるようにしたものであって電流阻止層より上部層を形成する際の基準となるものであれば良く、位置特定用のパターンを凸部又はマーカー等によって形成することも可能である。また、位置特定用のパターンの凹部又は凸部の厚さは、基板裏面を観察した際に位置特定用のパターンの位置が判別できる厚さであれば良く、例えば約１μｍ程度の厚さがあれば良い。
従来の素子側をエッチングする際は、エッチング量が大きく、パターンの形状制御が難しいため加工精度が落ちるが、本実施の形態の位置特定用のパターンは１μｍ程度深さの凹部とすることで、エッチング量が少なく、パターンの形状制御が可能となり、加工精度が向上する。

また、前記半導体層３１及び前記エピタキシャル成長層３３は、発光層になりうるもの（例えば、発光層を含む半導体層）、バッファー層、反射層（活性層で発光した光を反射する層）等であり、前記半導体層３１及び前記エピタキシャル成長層３３のいずれか一方が発光層を含む半導体層であれば良い。

また、本実施の形態では、基板１と電流阻止層３２との間に半導体層３１を配置しているが、例えば電極として作用する金属層又は絶縁層を基板１と電流阻止層３２との間に配置することも可能である。

また、本実施の形態では、エピタキシャル成長層３３の上に上部電極３４を形成しているが、エピタキシャル成長層の上にコンタクト層又は防湿層を形成することも可能である。

また、本実施の形態では、第１工程〜第６工程を順に実施している、エピタキシャル膜成長後のエッチング回数が少ない好ましい例であるが、第１工程〜第４工程の順序を第２工程、第３工程、第４工程、第１工程のように変更することも可能である。
詳細には、ｐ型ＧａＡｓ基板１の表面上に半導体層３１を形成し（第２工程）、この半導体層３１の上に電流阻止層３２を成長させ（第３工程）、この電流阻止層３２に開孔部３２ａを形成し（第４工程）、ｐ型ＧａＡｓ基板１の裏面に凹部１ａを形成する（第１工程）。この場合、ｐ型ＧａＡｓ基板１の裏面に凹部１ａを形成する第１工程で、両面マスクアライナーを用いる。すなわち、ｐ型ＧａＡｓ基板１の裏面に、両面マスクアライナーを用いたフォトリソグラフィー法によりパターン１ａを開孔したレジストパターン（図示せず）を形成する。このパターン１ａは、ｐ型ＧａＡｓ基板上に形成した電流阻止層３２の開孔部のパターン３２ａの形状と同様であり且つ開孔部３２ａに対向する位置に形成される。具体的には、レジストパターンを形成するためのレジスト膜を露光する際に、露光マスクのパターンに対して電流阻止層３２の開孔部であるパターン３２ａを一致させるアライメントを両面マスクアライナーによって行う。そして、アライメントされた露光マスクを用いて前記レジスト膜を露光し、現像することにより、ｐ型ＧａＡｓ基板１の裏面にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてｐ型ＧａＡｓ基板１の裏面をエッチングすることにより、前記裏面には凹部１ａが形成される（第１工程）。この凹部１ａのパターン形状は、開孔部３２ａのパターン形状と同様であり且つ開孔部３２ａに対向する位置に形成される。

また、本実施の形態では、第１工程〜第６工程を順に実施しているが、第１工程〜第４工程の順序を第２工程、第３工程、第１工程、第４工程のように変更することも可能である。
詳細には、ｐ型ＧａＡｓ基板１の表面上に半導体層３１を形成し（第２工程）、この半導体層３１の上に電流阻止層３２を成長させ（第３工程）、ｐ型ＧａＡｓ基板１の裏面に凹部１ａを形成し（第１工程）、電流阻止層３２に開孔部３２ａを形成する（第４工程）。この場合、ｐ型ＧａＡｓ基板１の裏面に凹部１ａを形成する第１工程で、両面マスクアライナーを用いる。
また、本実施の形態では、第１工程〜第６工程を順に実施しているが、第１工程〜第４工程の順序を第２工程、第１工程、第３工程、第４工程のように変更することも可能である。この変更例においても、位置特定用のパターンを、電流阻止層の開孔部の位置を反映できるように加工している。

また、本実施の形態では、第１工程〜第６工程を順に実施しているが、第１工程〜第４工程を、第２工程を省略して第１工程、第３工程、第４工程のように変更することも可能である。
詳細には、ｐ型ＧａＡｓ基板１の裏面に凹部１ａを形成し（第１工程）、このｐ型ＧａＡｓ基板１の上に電流阻止層３２を成長させ（第３工程）、この電流阻止層３２に開孔部３２ａを形成する（第４工程）。この場合、電流阻止層３２に開孔部３２ａを形成する第４工程で、両面マスクアライナーを用いる。すなわち、電流阻止層３２の表面に、両面マスクアライナーを用いたフォトリソグラフィー法によりパターン３２ａを開孔したレジストパターン（図示せず）を形成する。このパターン３２ａは、ｐ型ＧａＡｓ基板の裏面に形成した凹部のパターン１ａの形状と同様であり且つ凹部１ａに対向する位置に形成される。具体的には、レジストパターンを形成するためのレジスト膜を露光する際に、露光マスクのパターンに対してｐ型ＧａＡｓ基板の凹部であるパターン１ａを一致させるアライメントを両面マスクアライナーによって行う。そして、アライメントされた露光マスクを用いて前記レジスト膜を露光し、現像することにより、電流阻止層３２の上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして電流阻止層３２をエッチングすることにより、前記電流阻止層３２には開孔部３２ａが形成される（第４工程）。この開孔部３２ａのパターン形状は、凹部１ａのパターン形状と同様であり且つ凹部１ａに対向する位置に形成される。

また、本実施の形態では、第１工程〜第６工程を順に実施しているが、第１工程〜第４工程を、第２工程を省略して第３工程、第４工程、第１工程のように変更することも可能である。
詳細には、ｐ型ＧａＡｓ基板１の上に電流阻止層３２を成長させ（第３工程）、この電流阻止層３２に開孔部３２ａを形成し（第４工程）、ｐ型ＧａＡｓ基板１の裏面に凹部１ａを形成する（第１工程）。この場合、ｐ型ＧａＡｓ基板１の裏面に凹部１ａを形成する第１工程で、両面マスクアライナーを用いる。

また、本実施の形態では、第１工程〜第６工程を順に実施しているが、第１工程〜第４工程を、第２工程を省略して第３工程、第１工程、第４工程のように変更することも可能である。
詳細には、ｐ型ＧａＡｓ基板１の上に電流阻止層３２を成長させ（第３工程）、ｐ型ＧａＡｓ基板１の裏面に凹部１ａを形成し（第１工程）、電流阻止層３２に開孔部３２ａを形成する（第４工程）。この場合、電流阻止層３２に開孔部３２ａを形成する第４工程で、両面マスクアライナーを用いる。

また、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。

本発明の実施の形態１による発光ダイオードの製造方法を説明する平面図である。 （Ａ）〜（Ｅ）は、本発明の実施の形態１による発光ダイオードの製造方法を説明する断面図である。 （Ａ）〜（Ｃ）は、本発明の実施の形態１による発光ダイオードの製造方法を説明する断面図である。 本発明の実施の形態１による発光ダイオードの製造方法を説明する図であり、（Ａ）〜（Ｃ）は断面図であり、（Ｄ）は（Ｃ）の次の工程を示す平面図である。 （Ａ）〜（Ｇ）は、本発明の実施の形態２による発光ダイオードの製造方法を示す断面図である。 （ａ）〜（ｆ）は、従来の発光ダイオードの製造方法を示す断面図である。

符号の説明

１…ｐ型ＧａＡｓ基板
１ａ…凹部（凹部のパターン）
２…電流阻止層
２ａ，２ｂ…開孔部
３ａ…円形パターン（凹部）
３ｂ…ストライプ状パターン（凹部）
４…レジストパターン
５…ｐ型クラッド層
６…活性層
７…ｎ型クラッド層
８…溝
９…シリコン酸化膜（ＳｉＯ_２膜）
１０…開孔部
１１…ｐコンタクト部
１２…ｎコンタクト部
１３…レジストパターン
１３ａ…パターン
１３ｂ…ストライプ状パターン
１４…電極材料膜
１５…ｎ電極
１６…ｐ電極
１７…発光部
１８…Ａｌ合金配線
２０…アレイ型ＬＥＤチップ
３１…半導体層
３２…電流阻止層
３２ａ…開孔部（パターン）
３３…エピタキシャル成長層
３４…上部電極
３４ａ…開孔部（パターン）
３５…下部電極

Claims (8)

1. 基板の裏面に位置特定用のパターンを形成する工程と、
   前記基板の表面上に、前記位置特定用のパターンを用いて位置を特定した開孔部を有する電流阻止層を形成する工程と、
   前記開孔部内及び前記電流阻止層上に半導体層を形成する工程と、
   前記半導体層上に、前記位置特定用のパターンを用いて位置を特定したパターンを有する上部層を形成する工程と、
   を具備することを特徴とする発光ダイオードの製造方法。
2. 基板の表面上に開孔部を有する電流阻止層を形成する工程と、
   前記基板の裏面に、前記開孔部を用いて位置を特定した位置特定用のパターンを形成する工程と、
   前記開孔部内及び前記電流阻止層上に半導体層を形成する工程と、
   前記半導体層上に、前記位置特定用のパターンを用いて位置を特定したパターンを有する上部層を形成する工程と、
   を具備することを特徴とする発光ダイオードの製造方法。
3. 請求項１又は２において、前記基板の表面と前記電流阻止層との間に、金属層、絶縁層及び半導体層のいずれか一つ以上の層が形成されていることを特徴とする発光ダイオードの製造方法。
4. 請求項１乃至３のいずれか一項において、前記位置特定用のパターンが凹部又は凸部により形成されていることを特徴とする発光ダイオードの製造方法。
5. 請求項１乃至４のいずれか一項において、前記上部層は、電極、コンタクト層、配線、防湿層、及び素子分離用の溝に形成された絶縁膜のいずれか一つ以上であることを特徴とする発光ダイオードの製造方法。
6. 請求項１乃至５のいずれか一項において、前記位置特定用のパターンは、前記基板の裏面の偶数個所に形成されたパターンからなることを特徴とする発光ダイオードの製造方法。
7. 基板と、
   前記基板の表面上に形成された開孔部を有する電流阻止層と、
   前記開孔部内及び前記電流阻止層上に形成された半導体層と、
   前記半導体層上に形成されたパターンを有する上部層と、
   を具備し、
   前記開孔部を有する電流阻止層と前記半導体層上に形成されたパターンを有する上部層との加工精度が5μm以内である発光ダイオード。
8. 基板の裏面に形成された位置特定用のパターンと、
   前記基板の表面上に形成された開孔部を有する電流阻止層と、
   前記電流阻止層の上部に形成されたパターンを有する上部層と、
   を具備することを特徴とする発光ダイオード。

Images