ITMI941237A1

ITMI941237A1 - Disposizione a semiconduttori e procedimento di fabbricazione

Info

Publication number: ITMI941237A1
Application number: IT001237A
Authority: IT
Inventors: Vesna Biallas; Herbert Goebel; Anton Mindl; Richard Spitz
Original assignee: Bosch Gmbh Robert
Priority date: 1993-06-23
Filing date: 1994-06-14
Publication date: 1995-12-14
Also published as: JP3902674B2; JPH0738123A; DE4320780B4; FR2707041B1; DE4320780A1; IT1270220B; ITMI941237A0; US5541140A; FR2707041A1

Description

DESCRIZIONE

Stato della tecnica

L'invenzione parte da una disposizione a semiconduttori del genere della rivendicazione indipendente 1 e da un procedimento per produrre disposizioni a semiconduttori conformemente alle rivendicazioni indipendenti 7 e 9. Dal DE 4130 247 sono note disposizioni a semiconduttori con giunzioni pn. Tuttavia in queste disposizioni a semiconduttori giunzioni pn fra strati p a forte drogaggio e strati n a forte drogaggio sono disposte anche in prossimità della superficie oppure vengono evitate solo con dispendio comparativamente elevato.

Vantaggi dell'invenzione

La disposizione a semiconduttori secondo l'invenzione con le caratteristiche della rivendicazione indipendente 1 presenta invece il vantaggio che con mezzi particolarmente semplici giunzioni pn fra zone fortemente drogate vengono situate nell'interno del Chip di silicio. Pertanto non sono necessari accorgimenti per schermare le alte intensità di campo verificantisi in corrispondenza di tali giunzioni pn. I procedimenti secondo le rivendicazioni indipendenti 7 e 9 consentono la produzione di tali disposizioni a semiconduttori con fasi di processo in numero particolarmente basso ed economicamente convenienti.

Con gli accorgimenti illustrati nelle rivendicazioni dipendenti sono possibili vantaggiosi ed ulteriori sviluppi e perfezionamenti delle disposizioni a semiconduttori e procedimenti indicati nelle rivendicazioni indipendenti. Con l’esecuzione del secondo strato con complessivamente tre strati parziali ognuno dei singoli strati parziali può assumere una funzione specifica. Drogando corrispondentemente il primo strato ed il terzo strato parziale è possibile effettuare in particolare una presa di contatto particolarmente semplice dell’elemento semiconduttore. La struttura dell'elemento semiconduttore risulta particolarmente semplice quando il primo strato, il secondo ed il terzo strato parziale si estendono rispettivamente sull'intera sezione trasversale mentre il primo strato parziale si estende soltanto sulla zona centrale del Chip a semiconduttori. Con un'esecuzione liscia del lato superiore la presa di contatto del Chip può avvenire con mezzi particolarmente semplici. I Chips che presentano una superficie liscia soltanto nella loro zona centrale possono essere prodotti con mezzi particolarmente semplici.

Il procedimento di fabbricazione secondo la rivendicazione 7 consente la fabbricazione di dispositivi a semiconduttori con mezzi particolarmente semplici anche all’esterno di uno spazio puro. Le fosse in particolare possono essere praticate alternativamente mediante incisione chimica o segatura. Nella rivendicazione 9 si presenta un procedimento consentente una definizione precisa della superfìcie della giunzione pn con soltanto un'unica fase di esposizione.

Disegni

Esempi di realizzazione dell'invenzione sono rappresentati nei disegni ed illustrati dettagliatamente nella seguente descrizione.

In particolare:

Le figure 1 e 2 mostrano una prima ed una seconda disposizione a semiconduttori conforme all'attuale stato della tecnica,

Le figure 3 e 4 mostrano un primo ed un secondo esempio di realizzazione dell'invenzione, e

La fig. 5 mostra il procedimento di fabbricazione per una disposizione a semiconduttori secondo la fig. 3.

Descrizione degli esempi di realizzazione

Nella fig. 1 è rappresentato un elemento semiconduttore, un diodo, conforme all'attuale stato della tecnica. Per questo diodi un Chip semiconduttore 100 è disposto fra due connessioni metalliche 105. Fra le connessioni metalliche 105 e il Chip semiconduttore 100 è prevista una metalizzazione del Chip 100 e rispettivamente uno strato di lega brasante 104 assicurante un contatto elettrico e meccanico fra il Chip 100 e le connessioni metalliche 105. Il Chip 100 presenta uno strato p 101 ed uno strato n formato da due strati parziali 102 e 103. Di questi due strati parziali lo strato parziale 102 di drogaggio più basso forma la giunzione pn con lo strato p 101. Il drogaggio dello strato p 101 e dello strato parziale n inferiore 103 sono scelti elevati, in modo tale che è assicurato un contatto omico rispetto alle metalizzazioni 104 e quindi anche rispetto alle connessioni 105. Il drogaggio dello strato parziale n superiore 102 è scelto in modo tale che si assicura un sufficiente completamento di blocco del diodo. Un tipico drogaggio per lo strato parzia-14 -3

le 102 è dell’ordine di grandezza di 10 cm e per lo strato parziale 103 di drogaggio più forte è dell'ordine di 20 -3

grandezza di 10 cm . Nella sua zona marginale il Chip di silicio 100 viene protetto da una passivazione 113. Questa passivazione 113 può essere formata ad esempio da una lega di brasatura di vetro oppure da un'adatta materia artificiale. Questa protezione mediante la passivazione 113 è necessaria specialmente in quanto in corrispondenza di una giunzione pn si verifica una forte caduta di tensione e pertanto una grande intensità di campo.

In base ad una tale intensità di campo quindi, in corrispondenza di una giunzione pn scoperta, possono verificarsi indesiderati accumuli di particelle o reazioni chimiche con agenti atmosferici. L'intensità di campo è una funzione della concentrazione del materiale di dosaggio. Con la concentrazione relativamente modesta dello strato parziale 102 per il diodo qui trattato le intensità di campo sono relativamente modeste ed è sufficiente una passivazione per mezzo dello strato 113.

Nella fig. 2 viene illustrato un ulteriore esempio di realizzazione, per un diodo Zener. Il diodo Zener è formato da uno strato p 106, da uno strato n 107 di normale drogaggio, da uno strato n 108 di drogaggio debole e da uno strato n 109 di forte drogaggio. Il drogaggio dello strato p 106 e degli strati parziali n 108 e 109 corrispondono circa il drogaggio noto dalla fig. 1, dello strato p 101 e dello strato parziale n 102 e 103. Il drogaggio dello strato parziale n 107 è dell'ordine di 18 ~3

grandezza di 10 cm , ossia fra il drogaggio dello strato parziale n 108 e dello strato parziale n 109. La giunzione pn viene qui formata fra lo strato p 106 e lo strato n 107 di normale drogaggio. Utilizzando questo strato parziale n 107 è possibile impostare in maniera particolarmente buona e riproducibile la tensione di perforazione del diodo Zener. Tuttavia con questa struttura è problematico il fatto che a questo punto una giunzione pn è situata fra le zone di drogaggio relativamente forte sulla superficie del Chip di sicilio. Sul lato superiore di questo Chip di silicio pertanto è prevista una passivazione 112 di ossido di silicio, che è disposto ulteriormente al di sotto della metalizzazione di connessione 110. Con questa disposizione si provoca una schermatura della giunzione pn formata fra lo strato p 106 e lo strato parziale n 107, cosicché le alte intensità di campo di questa funzione pn non possono pregiudicare le proprietà del diodo. La connessione della metalizzazione 110 e 111 a corrispondenti connessioni avviene in modo analogo a quello indicato in fig. 1.

Tuttavia il miglioramento delle proprietà del diodo, ottenuto per il diodo secondo la fig. 2, richiede un aumento del dispendio per la fabbricazione di questo diodo. Il diodo secondo la fig. 1 infatti può essere prodotto anche all'esterno di uno spazio puro, in quanto non sono necessarie fasi litografiche. Λ differenza di ciò per il diodo secondo la fig. 2 è necessario effettuare più fasi litografiche sotto condizioni ambientali pure, per garantire la necessaria strutturazione dello strato p 106, dello strato di passivazione 112 e della metalizzazione 110.

Nella fig. 3 viene illustrato un primo esempio di realizzazione dell'invenzione. Al riguardo si tratta di un diodo Zener formato da uno strato p 2 e da uno strato n costituito di più strati parziali 3, 4 e 5. Il drogaggio dello strato p 2 corrisponde in particolare al drogaggio dello strato p 106 della fig. 2 ed il drogaggio degli strati parziali n 3, 4 e 5 corrisponde al drogaggio degli strati parziali n 107, 108 e 109 della fig, 2. Sul lato superiore e sul lato inferiore del Chip di silicio 1 è prevista rispettivamente una metalizzazione 6, con la quale è possibile contattare il diodo. Il lato superiore del Chip di silicio 1 nella propria zona centrale presenta una superficie liscia, mentre la zona marginale presenta un gradino ribassato 7. Lo strato p 2 copre il lato superiore del Chip di silicio 1 ovunque con circa lo stesso spessore, cosicché la struttura geometrica della superficie del Chip 1 corrisponde anche alla superficie di delimitazione dello strato p 2 rispetto agli strati parziali n 3 e rispettivamente 4. Lo strato p 2 forma rispettivamente una giunzione pn con lo strato n 3 e lo strato parziale n 4. Lo strato parziale n 3 è ricavato in particolare soltanto al di sotto della zona centrale piana del lato superiore del Chip di silicio 1. Gli strati parziali n 4 e 5 sono formati rispettivamente sull'intera sezione trasversale del Chip 1. Lo strato parziale n di forte drogaggio contrassegnato con 5 si trova in contatto soltanto con lo strato parziale n 4 di debole drogaggio. Lo strato parziale n 4 di debole drogaggio nella zona marginale è a contatto con lo strato p 2 mentre nell'interno della zona centrale del Chip 1 si trova a contatto con lo strato parziale n 3. Poiché il drogaggio dello strato n 3 è superiore al drogaggio dello strato n 4 le proprietà del diodo vengono definite tuttavia esclusivamente dalla giunzione pn fra lo strato p 2 e lo strato parziale n 3. Con l'esecuzione dello strato parziale n esclusivamente nella zona centrale del Chip di silicio 1 la giunzione pn fra lo strato p 2 e lo strato parziale n 3 in nessun punto è a contatto con la superficie del Chip di silicio 1. Pertanto in nessun punto della superficie del Chip di silicio 1 compaiono alte intensità di campo che richiederebbero particolari accorgimenti per la schermatura. La giunzione pn fra lo strato p 2 e lo strato parziale n 4 non comporta problemi in seguito alla modesta concentrazione del materiale di drogaggio dello strato parziale n 4, in quanto essa può produrre soltanto modeste intensità di campo.

Nella fig. 4 viene illustrato un ulteriore esempio di realizzazione dell'invenzione. Al riguardo si tratta di nuovo di un diodo Zener, che è formato da uno strato p 12 e da uno strato n costituito di tre strati parziali 13, 14 e 15. Il drogaggio dello strato p 12 corrisponde in particolare al drogaggio dello strato p 2, il drogaggio degli strati parziali n 13 fino a 15 corrisponde al drogaggio degli strati parziali n 3 fino a 5. Sul lato superiore e sul lato inferiore del Chip di silicio 11 è applicata una metalizzazione 16 servente alla connessione del diodo. Lo strato p 12 e gli strati parziali n 14 e 15 si estendono rispettivamente sull'intera sezione trasversale del Chip di silicio 11. Lo strato parziale n 13 è ricavato soltanto nella zona centrale del Chip di silicio 11, cosicché la giunzione pn, formantesi fra lo strato p 12 e lo strato parziale n 13, si trova esclusivamente nell'interno del Chip di silicio 11 ed in nessun punto è a contatto con la superficie. La giunzione pn fra lo strato p 12 e 10 strato parziale n 14 invece è disposta nella zona marginale del Chip di silicio 11 e tocca la superficie. In seguito alla modesta concentrazione del materiale di drogaggio tuttavia non è problematica questa giunzione pn situata sulla superficie.

Rispetto al diodo secondo la fig. 2 i diodi secondo le figure 3 e 4 possono essere prodotti con meno fasi di processo. Al riguardo si può ridurre specialmente 11 numero delle fasi di processo, che devono essere effettuate in ambiente puro. Anche se nelle figure 3 e 4 sono presentati rispettivamente diodi Zener, il concetto secondo l'invenzione può essere trasferito anche ad altre disposizioni a semiconduttori, che presentano una giunzione pn fra uno strato p a forte drogaggio e uno strato n a forte drogaggio con uno strato n a debole drogaggio, incorporato successivamente. Sono parimenti possibili componenti nei quali sono scambiati reciprocamente tutti gli strati p e gli strati n.

Per produrre un diodo secondo la fig. 4 in un primo momento si parte da un wafer di silicio con debole drogaggio n, laddove la concentrazione del materiale di drogaggio corrisponde alla concentrazione del materiale di drogaggio del successivo strato parziale n 14. In un'ulteriore fase del processo, ad esempio mediante un'ossidazione, il wafer viene coperto con uno strato di mascheramento, ad esempio ossido di silicio. Mediante un fotoprocesso si praticano finestre in questo strato di mascheramento. Mediante queste finestre vengono definite le dimensioni geometriche dello strato parziale n 13, poiché con queste finestre un agente di drogaggio per una conduzione n, ad esempio fosforo, viene incorporato nel wafer. Ciò può avvenire ad esempio mediante impianto oppure mediante una foglia di materiale di drogaggio. I materiali di drogaggio successivamente con una fase di diffusione vengono incorporati nel wafer di silicio e successivamente viene tolto lo strato di mascheramento. In un'ulteriore fase di processo sul lato superiore del wafer viene ora incorporato e immesso per diffusione un materiale di drogaggio per una conducibilità p, ad esempio boro, e sul lato posteriore un materiale di drogaggio per una conducibilità n, ad esempio fosforo, nel wafer di silicio. Ciò può avvenire in maniera particolarmente semplice per mezzo di una diffusione a foglia, laddove sul lato superiore si utilizza una foglia di boro e sul lato inferiore una foglia di fosforo. Con una diffusione a foglia una foglia contenente materiale di drogaggio viene applicata sul wafer di silicio ed il complesso di foglia e wafer di silicio viene riscaldato in comune. Il wafer di silicio presenta ora una pluralità di strutture di silicio con gli strati 12, 13, 14 e 15. Come alternativa lo strato parziale 15 può essere prodotto anche con lo strato parziale 13 e successivamente lo strato p 12 può essere applicato mediante epitassia. Le superiici del wafer tuttavia per effetto della fase di diffusione sono ancora coperte con un ossido. Dopo aver tolto questo ossido si applica per l'intera superficie una metalizzazione sul lato superiore e sul lato inferiore. Dividendo il wafer di silicio, ad esempio mediante segatura o incisione e o rottura, si ottiene quindi una pluralità di strutture a diodo, come quelle mostrate nella fig. 4. Questo procedimento è particolarmente conveniente economicamente, in quanto solo la strutturazione fotolitografica dello strato di mascheramento dovrà aver luogo in ambiente puro. Tutte le altre fasi del processo possono essere effettuate anche al di fuori di un ambiente puro. Inoltre la diffusione a foglia è una fase particolarmente economica, specialmente quando in un wafer di silicio da entrambi i lati si immettono rispettivamente differenti materiali di drogaggio. Poiché relativamente allo strato parziale n 13 si tratta di una struttura relativamente grande, si possono inoltre utilizzare tecniche di esposizione particolarmente semplici e quindi economicamente convenienti.

La produzione dei diodi secondo la fig. 3 viene illustrata in base alla fig. 5. Il punto di partenza è di nuovo un wafer n di debole drogaggio, la cui concentrazione di materiale di drogaggio corrisponde alla concentrazione di materiale di drogaggio dello strato parziale 4. Mediante una diffusione a foglia quindi sul lato superiore e sul lato inferiore viene introdotto ed incorporato per diffusione materiale di drogaggio n, ad esempio fosforo. Ciò avviene di nuovo opportunamente con una diffusione a foglia. Sul lato superiore viene cosi formato uno strato, la cui concentrazione di materiale di drogaggio corrisponde allo strato parziale 3, mentre sul lato inferiore viene formato uno strato, la cui concentrazione di materiale di drogaggio corrisponde allo strato parziale 5. La concentrazione del materiale di drogaggio degli strati viene definita in particolare dalla concentrazione di materiale di drogaggio delle foglie. Sul lato superiore vengono quindi praticate fosse 22, che sono situate sulle linee di divisione 21, lungo le quali il wafer di silicio alla fine del procedimento di fabbricazione viene diviso in singoli Chip di silicio. La realizzazione delle fosse 22 può avvenire ad esempio mediante segatura o incisione chimica. Prima dell'ulteriore lavorazione quindi la superficie del wafer viene pulita, per eliminare particelle eventualmente residue dalla superficie. Dopo aver praticato le fosse 22 viene immesso nel lato superiore un materiale di drogaggio p, ad esempio boro. Contemporaneamente, se vantaggioso, è possibile aumentare la concentrazione di materiale di drogaggio dello strato inferiore 5. L'incorporamento del materiale di drogaggio p avviene di nuovo mediante diffusione a foglia. Con questa fase di diffusione vengono sanati eventuali danni, che potrebbero essere presenti nell'immediata vicinanza delle fosse 22 nel monocristallo di silicio. Le fosse 22 sono in particolare dì profondità tale da attraversare completamente lo strato n 3 sul lato superiore del wafer di silicio e arrivare così fino allo strato 4. Con la diffusione p lo strato superiore del wafer di silicio viene modificato in una zona a conduzione p. Lo spessore di questo strato p è in particolare approssimativamente uguale ovunque sulla superficie, specialmente anche nelle fosse. Nella fig. 5 viene ora illustrata una sezione trasversale attraverso un wafer di silicio dopo questa fase di processo. Come è riconoscibile fra due fosse 22 e rispettivamente due linee di divisione è situata ora rispettivamente la struttura di silicio dei diodi secondo la fig. 3. Prima della divisione del wafer di silicio 20 tuttavia anche una metalizzazione viene applicata per l'intera superficie sul lato superiore e sul lato inferiore. Successivamente il wafer di silicio viene diviso in una pluralità di singoli diodi secondi la fig. 3. In modo particolarmente semplice questa divisione avviene mediante rottura lungo le linee di divisione 21, in quanto grazie alle fosse 22 sono inseriti punti di rottura prescritta nel wafer di silicio 20. Per quanto riguarda la rottura è inoltre vantaggioso il fatto che è escluso un insudiciamento delle superfici laterali con particelle metalliche, come quelle che durante la segatura partendo dalla metalizzazione possono essere distribuite sulla superficie laterale. In questo procedimento è particolarmente vantaggioso il fatto che le fasi di processo possono essere effettuate tutte all'esterno di un ambiente puro. Non sono necessarie fasi litografiche per produrre i diodi secondo la fig. 3. Inoltre tutte le fasi di processo avvengono con la diffusione a foglia particolarmente economica. Pertanto è possibile tenere modesti i costi per i singoli elementi a diodo.

Con lo spessore dello strato 4 e rispettivamente 14 di debole drogaggio n si influenza la tensione diretta, ossia la resistenza del diodo quando il diodo è conduttivo. Pertanto può essere desiderabile eseguire relativamente sottile questo strato per ridurre la tensione diretta. A tale scopo si possono utilizzare wafer di silicio, che già nello stadio iniziale presentano uno strato 5, 15 assai spesso, con forte drogaggio n, e presentano soltanto uno strato 4, 14 relativamente sottile, a debole drogaggio n. La produzione di tali wafer di silicio avviene ad esempio mediante il collegamento di un wafer di silicio a forte drogaggio e di uno a debole drogaggio, per mezzo di un processo Bond e rifinitura meccanica. Un tale wafer di silicio quindi può essere anche utilizzato per produrre i diodi secondo le figure 3 e 4, laddove in tal caso vengono effettuati soltanto i processi necessari sul lato superiore.

Claims

RIVENDICAZIONI 1. - Disposizione a semiconduttori con una giunzione pn, specialmente un diodo, che è eseguito come Chip (1, 11) con una zona marginale, la quale disposizione è formata da un primo strato (2, 12} di un primo tipo di conducibilità e da un secondo strato di tipo di conducibilità opposto, laddove il secondo strato è formato da almeno due strati parziali (3, 4, 13, 14), caratterizzata dal fatto che il primo strato parziale (3, 13) presenta una prima concentrazione di materiale di drogaggio, nonché dal fatto che il secondo strato parziale (4, 14) presenta una seconda concentrazione di materiale di drogaggio inferiore alla prima, e inoltre dal fatto che entrambi gli strati parziali (3, 4, 13, 14) formano una giunzione pn con il primo strato (2, 12), e inoltre dal fatto che la giunzione pn del primo strato (2, 12) con il primo strato parziale (3, 13) è ricavata esclusivamente nell'interno del Chip (1, 11), e la giunzione pn fra il primo strato (2, 12) e il secondo strato parziale (4, 14) è ricavata nella zona marginale del Chip (1, 11). 2. - Disposizione a semiconduttori secondo la rivendicazione 1, caratterizzata dal fatto che è previsto un terzo strato parziale (5, 15) collegato con il secondo strato parziale (4, 14). 3. - Disposizione a semiconduttori secondo la rivendicazione 2, caratterizzata dal fatto che è prevista una metalizzazione (6, 16), che è collegata con il primo strato (2, 12) e è prevista una metalizzazione (6, 16) collegata con il terzo strato parziale (5, 15), e inoltre dal fatto che la concentrazione del primo strato (2, 12) e del terzo strato parziale (5, 15) sono scelte in modo tale che è assicurato un contatto omico fra il primo strato (2, 12) e il terzo strato parziale (5, 15) e le rispettive metalizzazioni (6, 16). 4. - Disposizione a semiconduttori secondo la rivendicazione 2 oppure 3, caratterizzata dal fatto che il primo strato (2, 12) si estende sull'intera sezione trasversale del Chip a semiconduttori (1, 11) ed è eseguito come strato superiore, nonché dal fatto che al di sotto del primo strato (2, 12) è ricavato il primo strato parziale (3, 13) nella zona centrale del Chip (1, 11), e inoltre dal fatto che al di sotto del primo strato (2, 12) e del primo strato parziale (3, 13) il secondo strato parziale (4, 14) si estende sull'intera sezione trasversale del Chip (1, 11), e infine dal fatto che al di sotto del secondo strato parziale (4, 14) il terzo strato parziale (5, 15) si estende sull'intera sezione trasversale del Chip (1, 11). 5. - Disposizione a semiconduttori secondo la rivendicazione 4, caratterizzata dal fatto che il lato superiore del Chip (11) è eseguito come superficie liscia. 6. - Disposizione a semiconduttori secondo la rivendicazione 4, caratterizzata dal fatto che il lato superiore del Chip (1) nella zona centrale è eseguito come superficie liscia e nella zona marginale è eseguito come gradino ribassato (7). 7. - Procedimento per produrre disposizioni a semiconduttori, specialmente di diodi, con le seguenti fasi del procedimento: Produzione di un wafer (20) con uno strato parziale superiore (3), un sottostante secondo strato parziale (4) ed un sottostante strato parziale (5), laddove tutti gli strati parziali (3, 4, 5) presentano lo stesso tipo di conduzione, e la concentrazione del materiale di drogaggio del primo strato parziale (3) è superiore alla concentrazione del materiale di drogaggio del secondo strato parziale (4), Realizzazione di fosse (22) nel lato superiore del wafer (20), che attraverso il primo strato parziale (3) arrivano fino nel secondo strato parziale (4), Immissione di materiali di drogaggio nel lato superiore del wafer (20), che alterano il tipo di conducibilità di un primo strato (2 del primo strato parziale (3), Applicazione di una metalizzazione (5) sul lato superiore e sul lato inferiore del wafer (20), Divisione del wafer in singoli Chip lungo le fosse praticate (22). 8. - Procedimento secondo la rivendicazione 7, caratterizzato dal fatto che le fosse (22) vengono praticate mediante segatura oppure mediante un processo di incisione chimica. 9. - Procedimento per produrre disposizioni a semiconduttori, specialmente di diodi, con le seguenti fasi del procedimento: Realizzazione di zone nella superficie di un wafer di silicio, laddove le zone presentano lo stesso tipo di conduzione ma una concentrazione di materiale di drogaggio più alta del wafer di silicio. Produzione di uno strato di tipo di conduzione opposto sulla superficie del wafer, mediante deposizione o drogaggio, - Produzione di un terzo strato parziale sul lato inferiore del wafer, laddove questo strato parziale presenta lo stesso tipo di conduzione del wafer, laddove la produzione di questo strato può avvenire prima oppure durante una delle due prime fasi di processo , Copertura del lato superiore e del lato inferiore del wafer con metallo, e divisione del wafer in singoli Chips, laddove le linee di divisione vengono collocate fra le zone di maggiore concentrazione di materiale di drogaggio.