FR2707041A1 - Semiconductor configuration and method of manufacturing it - Google Patents

Abstract

a) Configuration semi-conductrice comportant une jonction pn, en particulier une diode, constituée d'une puce (1, 11) composée d'une première couche (2, 12) présentant un certain type de conductibilité et d'une deuxième couche, à type de conductibilité opposé, faite d'au moins deux couches partielles, et procédé de fabrication de cette configuration. b) Configuration caractérisée en ce que la première couche partielle -3, 13) présente une certaine concentration en élément dopants tandis que la seconde couche partielle (4, 14) a une concentration inférieure à la précédente, ces deux couches partielles (3, 4, 13, 14) formant chacune avec la première couche (2, 12), une jonction pn, la jonction pn entre la première couche (2, 12) et la première couche partielle (3, 13) étant entièrement logée à l'intérieur de la puce (1, 11), tandis que la jonction entre la première couche (2, 12) et la seconde couche partielle (4, 14) est disposée dans une zone marginale de la puce (1, 11).

Description

" Configuration semi-conductrice et procédé de fabrication de celle-ci "

Etat de la technique

L'invention a pour objet une configuration semi-

conductrice comportant une jonction pn, en particulier une diode, constituée d'une puce composée d'une première couche présentant un certain type de conductibilité et d'une deuxième couche, à type de conductibilité opposé, faite

d'au moins deux couches partielle.

L'invention concerne également un procédé pour fabriquer cette configuration semi-conductrice. On connaît,

par le brevet DE- 41 30 247 des configurations, semi-

conductrices comportant des jonctions pn. Dans ces configu-

rations, les transitions pn entre couches p fortement do-

pées et couches n également fortement dopées sont placées près de la surface, ou sont éliminées mais à grands frais seulement. Avantaqes de l'invention Pour remédier à ces inconvénients l'invention concerne une configuration de semi-conductrice caractérisée

en ce que la première couche partielle présente une cer-

taine concentration en élément dopants tandis que la se-

conde couche partielle a une concentration inférieure à la précédente, ces deux couches partielles formant chacune avec la première couche, une jonction pn, la jonction pn

72 2707041

entre la première couche et la première couche partielle étant entièrement logée à l'intérieur de la puce, tandis

que la jonction entre la première couche et la seconde cou-

che partielle est disposée dans une zone marginale de la puce. Cette configuration semi-conductrice présente

l'avantage que les jonctions pn entre zones fortement do-

pées sont mises en place par des moyens particulièrement simples, à l'intérieur de la puce de silicium. Il n'est

plus nécessaire de prendre des mesures de blindage vis-à-

vis des champs magnétiques élevés apparaissant au niveau de

telles jonctions.

Selon d'autres caractéristiques avantageuses de l'invention: - la configuration comporte une troisième couche

partielle reliée à la seconde couche partielle.

- la configuration comporte une métallisation -

reliée à la première couche et une métallisation reliée à la troisième couche partielle, les concentrations de la première couche et de la troisième couche étant choisies de

manière à assurer un contact ohmique entre la première cou-

che, la troisième couche partielle et la métallisation.

- la première couche occupe toute la section de la puce semi-conductrice et constitue la couche supérieure en dessous de laquelle la première couche partielle occupe la zone médiane de puce tandis que, en dessous des deux couches précédentes, la seconde couche partielle occupe toute la section de la puce comme le fait également la troisième couche partielle située en dessous de la deuxième

couche.

La réalisation de la seconde couche par l'assem-

blage de trois couches partielles permet de doter chacune

de celles-ci d'une fonction spécifique. En dotant la pre-

mière couche et la troisième couche partielle de dopages

correspondants, on peut réaliser une mise en contact parti-

3 2707041

culièrement simple de l'élément semi-conducteur. On simpli-

fie considérablement la constitution de l'élément semi-

conducteur en faisant occuper toute la section par la pre-

mière couche, les seconde et troisième couche partielle, tandis que la première couche partielle n'occupe que la partie centrale de la puce semi-conductrice. Une forme plate donnée à la face supérieure permet de réaliser les

liaisons de contact de la puce par des moyens particulière-

ment simples. Les puces à surface plate dans leur zone cen-

trale seulement, peuvent être fabriquées par des moyens

particulièrement simples.

L'invention concerne également un procédé de fa-

brication de configurations semi-conductrices, en particu-

lier de diodes, caractérisé en ce qu'il comporte les étapes suivantes: fabrication d'une pastille ou ''wafer'' comportant une

couche partielle supérieure, en dessous une deuxième cou-

che partielle puis une troisième couche partielle, ces trois couches présentant le même type de conductibilité,

la concentration en éléments dopants de la première cou-

che partielle étant supérieure à celle de la deuxième couche, réalisation sur la face supérieure du wafer de sillons traversant la première couche partielle pour atteindre la troisième couche partielle, apport sur la face supérieure du wafer d'éléments dopants qui modifient le type de conductibilité d'une première couche de la première couche partielle, - dépôt d'une métallisation sur les faces supérieures et inférieures du wafer, et - division du wafer en puces individuelles, le long des sillons. Ce procédé de fabrication permet de produire des

dispositifs semi-conducteurs par des moyens simples, en de-

4 2707041

hors d'une salle blanche. Les sillons peuvent être réalisés

par gravure chimique ou par sciage.

l'invention concerne enfin un procédé de fabrica-

tion de configurations semi-conductrices, en particulier de diodes, caractérisé en ce qu'il comporte les étapes suivan- tes: - création à la surface supérieure d'un wafer de silicium, de domaines présentant le même type de conductibilité mais une concentration en éléments dopants supérieure à celle du wafer, - réalisation, par dépôt ou dopage, d'une couche à type de conductibilité opposé sur la face supérieure du wafer,

- réalisation sur la face inférieure du wafer d'une troi-

sième couche partielle de même type de conductibilité que celui-ci, cette opération pouvant être effectuée avant ou pendant une des deux étapes précédentes,

- recouvrement des faces supérieures et inférieures du wa-

fer par du métal, et

- division du wafer en puces individuelles, selon les li-

gnes de division disposées entre les zones présentant la

plus forte concentration en éléments dopants.

Ce procédé permet de réaliser avec précision la surface de la jonction pn en utilisant une seule étape d'insolation. 2 5 Dessins

Les dessins annexes montrent des exemples de réa-

lisation de l'invention, expliqués en détail dans la des-

cription qui suit.

Dans les dessins:

- les figures 1 et 2 représentent deux disposi-

tifs semi-conducteurs selon l'état de la technique; - les figures 3 et 4 représentent un premier et un second exemple de réalisation de l'invention; et - la figure 5 illustre le procédé de réalisation

de la configuration semi-conductrice de la figure 3.

2707041

Description des exemples de réalisation

La figure 1 représente un élément semi-

conducteur, une diode selon l'état de la technique. Dans

cette diode, une puce semi-conductrice 100 est disposée en-

-tre deux raccords 105. Entre la puce et les raccords 105 est intercalée une couche obtenue par métallisation de la puce 100 ou une couche de soudure 104 qui assure une liaison mécanique et électrique entre la puce et les raccords 105. La puce 100 comporte une couche p 101 ainsi qu'une couche n divisée en deux couches partielles 102, 103 dont la moins dopée 102 constitue avec la couche p 101 une jonction pn. Les niveaux de dopage de la couche p 101 et de la couche n située en bas et référencée 103 sont choisis de manière qu'un contact ohmique soit assuré avec les couches métallisées 104 et

donc également avec les raccords 105. Le dopage de la cou-

che n supérieure 102 est choisi de manière à assurer à la diode un pouvoir d'arrêt suffisant. Un dopage typique de la couche partielle 102 présente un ordre de grandeur de

1014cm-3, il est de 1020cm-3 pour la couche 103 plus dopée.

Sur sa zone marginale, la puce de silicium 100 est protégée par une couche de passivation 113 qui peut être constituée

de verre fondu par exemple ou d'une matière plastique ap-

propriée. Cette protection par la couche de passivation 113

est particulièrement nécessaire car, au niveau de la jonc-

tion pn, il se produit une forte chute de tension et par

conséquent un champ intense.

L'importance de ce champ peut engendrer, sur une

zone de jonction à l'air libre, des accumulations indésira-

bles de particules ou des réactions avec les milieux envi-

ronnants. L'intensité du champ dépend de la concentration

en éléments de dopage. Etant donné la concentration relati-

vement faible de la couche partielle 102, la diode présen-

tée ici ne présente que des champs relativement faibles, la

passivation assurée par la couche 113 est suffisante.

6 2707041

La figure 2 représente un autre exemple de réali-

sation concernant une diode Zener. Cette diode comprend une

couche p 106, une couche n normalement dopée 107, une cou-

che partielle n faiblement dopée 108 et une couche par-

tielle n fortement dopée 109. Les dopages des couches p 106, n 108 et 109 correspondent sensiblement à ceux connus des couches 101, 102 et 103 de la figure 1. Le dopage de la couche n 107 atteint un ordre de grandeur de 1018cm-3, donc entre ceux de la couche partielle n 108 et de la couche

partielle n 109. La jonction pn se situe ici entre la cou-

che p 106 et la couche partielle n 107, normalement dopée.

L'utilisation de cette dernière couche 107 permet de bien régler de manière reproductible la tension de passage de la

diode Zener Toutefois, cette configuration pose des pro-

blèmes dans la mesure o une jonction pn se trouve à la surface de la puce, entre deux zones présentant des dopages relativement élevés. Il est donc prévu sur la surface de cette puce une passivation 112 en oxyde de silicium, placée de plus sous la métallisation de raccordement 110. Cette configuration crée un blindage de la jonction pn entre la couche p 106 et la couche partielle n 107, de sorte que les

champs élevés au niveau de cette jonction ne peuvent in-

fluencer les propriétés de la diode. La liaison des métal-

lisations 110 et 111 aux raccords correspondants s'effectue

de la même manière que sur la figure 1.

L'amélioration des propriétés de la diode, obte-

nue avec la configuration de la figure 2, est associée tou-

tefois à un accroissement du coût de fabrication. La diode de la figure 1 peut notamment être fabriquée en dehors d'une salle blanche, car elle ne comporte pas d'opérations lithographiques. Par contre, pour la diode de la figure 2,

plusieurs opérations lithographiques doivent être effec-

tuées en salle blanche, pour assurer l'obtention des struc-

tures nécessaires de la couche p 106, de la couche de

passivation 112 et de la couche métallisée 110.

7 2707041

La figure 3 montre un premier exemple de réalisa-

tion de l'invention. Il s'agit d'une diode Zener, compor-

tant une couche p 2 et une couche n faite de plusieurs couches partielles 3, 4 et 5. Le dopage de la couche p 2 correspond à celui de La couche p 106 de la figure 2, les dopages des couches partielles n 3, 4 et 5 correspondent à

ceux des couches partielles 107, 108 et 109 de la figure 2.

Les faces supérieures et inférieures de la puce de silicium 1 portent chacune une couche métallisée 6 permettant de

brancher la diode. La face supérieure de la puce de sili-

cium 1 présente, en son milieu, une zone plate entourée d'une zone marginale qui dessine un étage inférieur 7. La couche p 2 recouvre la face supérieure de la puce 1 sur une

épaisseur sensiblement égale partout, de sorte que la con-

figuration géométrique de la face supérieure de la puce 1 correspond à celle de la surface de séparation de la couche p 2 par rapport aux couches partielles n 3 et 4. La couche

p 2 forme toutefois une jonction pn avec les couches par-

tielles n 3 et n 4. La couche partielle n 3 n'existe qu'en dessous de la zone centrale plane de la face supérieure de la puce 1. Les couches partielles n 4 et 5 occupent chacune

toute la section de la puce 1. La couche partielle n 5 for-

tement dopée n'est en contact qu'avec la couche partielle n 4 faiblement dopée. Cette dernière couche 4, est en contact dans sa zone marginale avec la couche p 2 et, par sa partie centrale située à l'intérieur de la puce, avec la couche partielle n 3. Le dopage de la couche n 3 étant supérieur à

celui de la couche n 4, les propriétés de la diode sont dé-

terminées exclusivement par la jonction pn entre la couche p 2 et la couche partielle n 3. La disposition de la couche partielle n, exclusivement au milieu de la puce 1, fait que la jonction pn entre la couche p 2 et la couche partielle n 3 ne rencontre nulle part la surface de la puce. Il n'y a donc, en aucun point de la surface de la puce 1, de champs intenses qui nécessiteraient des mesures particulières de

8 2707041

blindage. La jonction pn entre la couche p 2 et la couche

partielle n 4, étant donnée la faible concentration en élé-

ments dopants de la couche 4, ne pose pas de problème, car

il ne peut apparaître que des champs faibles.

La figure 4 montre un autre exemple de réalisa- tion de l'invention. Il s'agit à nouveau d'une diode Zener, comprenant une couche p 12 et une couche n composée de

trois couches partielles 13, 14 et 15. Le dopage de la cou-

che p 12 correspond à celui de la couche p 2, ceux des cou-

ches partielles n 13 à 15 correspondent à ceux des couches partielles 3 à 5. Les faces supérieures et inférieure de la

puce 1 portent chacune une métallisation 16 servant au rac-

cordement de la diode. La couche p 12 et les couches par-

tielles n 14 et 15 s'étendent chacune sur toute la section de la puce 11. La couche partielle n 13 n'occupe que la partie médiane de la puce 11, de sorte que la jonction pn entre la couche p 12 et la couche partielle n 13 se trouve entièrement à l'intérieur de la puce, sans aucun contact avec la surface de la puce. La jonction pn entre la couche p 12 et la couche partielle n 14, par contre, se situe dans la zone marginale de la puce 11 et vient toucher la surface externe. Toutefois, étant donné la faible concentration en

éléments dopants, cette jonction pn ne crée pas de pro-

blème. Si on les compare à la diode de la figure 2, les diodes des figures 3 et 4 peuvent être fabriquées en moins d'opérations. En particulier, le nombre des opérations à effectuer en salle blanche, peut être réduit. Bien que les

figures 3 et 4 représentent des diodes Zener, l'enseigne-

ment apporté par l'invention peut être appliqué à d'autres configurations semi-conductrices, comportant une jonction

pn entre une couche p fortement dopée et une couche n for-

tement dopée ayant reçu ultérieurement une couche n faible-

ment dopée. Egalement, on peut réaliser des éléments dans

9 2707041

lesquels toutes les couches p et n ont été échangées entre elles. Pour fabriquer une diode du type représenté par

la figure 4, on part d'une pastille ou i'wafer'' de sili-

cium faiblement dopé, sa concentration en éléments dopants

correspondant à celle de la future couche 14. Dans une au-

tre étape, par oxydation par exemple, on recouvre le wafer d'une couche de masquage en oxyde de silicium. Au moyen d'un procédé photographique, on crée des fenêtres dans la couche de masquage. Ces fenêtres permettent de définir les dimensions géométriques de la couche partielle n 13, car elles permettent d'introduire dans le wafer un élément de dopage pour un conducteur n, tel que du phosphore. On peut

procéder par exemple par implantation ou utiliser une pel-

licule de dopage. Les éléments dopants de la pellicule pas-

sent, par diffusion, dans le wafer de silicium; on retire ensuite la couche de masquage. Au cours d'une autre étape,

on apporte sur la face supérieure de wafer un élément do-

pant de conductibilité p, par exemple du bore, et sur la face opposée un élément dopant de conductibilité n, par exemple du phosphore, et on provoque la diffusion de ces éléments dans le wafer. On peut utiliser très simplement une diffusion par pellicule, à savoir une pellicule de bore sur la face supérieure et une pellicule de phosphore sur la face inférieure. Dans une diffusion par pellicule, on place

celle-ci sur le wafer et on les relie en les chauffant en-

semble. Le wafer de silicium présente alors plusieurs

structures, au niveau des couches 12, 13, 14 et 15. Une so-

lution alternative consiste à fabriquer la couche partielle

15 en même temps que la couche 13, puis à réaliser la cou-

che p 12 par épitaxie. Les surfaces du wafer sont toute-

fois, du fait de l'étape de diffusion, encore recouvertes

d'oxyde. Après élimination de cet oxyde, on recouvre entiè-

rement la face supérieure et la face inférieure du wafer, par métallisation. En divisant le wafer, par exemple par

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sciage, rayure ou fracture, on obtient un certain nombre de structures de diode, du type de la figure 4 Ce procédé est particulièrement économique, étant donné que seule la structuration lithophotographique de la couche de masquage nécessite l'utilisation d'une salle blanche. Toutes les au- tres opérations peuvent être effectuées en dehors de cette

salle. De plus, la diffusion par pellicule est une opéra-

tion particulièrement économique, en particulier si on dé-

pose simultanément, sur chaque face du wafer, des éléments dopants différents. Etant donné qu'en ce qui concerne la

couche partielle n, 13, il s'agit d'une structure relative-

ment grossière, on peut utiliser des techniques d'insola-

tion simples et donc peu coûteuses.

La fabrication des diodes représentées par la fi-

gure 3 est expliquée à l'aide de la figure 5. On part à nouveau d'un wafer faiblement dopé dont la concentration en éléments dopants correspond à celle de la couche partielle

4. En utilisant des pellicules, on dépose et on fait diffu-

ser, sur les faces supérieures et inférieures, un dopant n,

par exemple du phosphore. A nouveau, ce procédé est avanta-

geux. Sur la face supérieure, on réalise une couche dont la concentration en dopants correspond à celle de la couche

partielle 3, tandis que sur la face inférieure, la concen-

tration de la couche est celle de la couche partielle 5. La concentration de la couche déposée est déterminée par celle

de la pellicule utilisée. Sur la face supérieure, on réa-

lise alors des sillons 22 dessinant les lignes de sépara-

tion 21 le long desquelles, à la fin de la fabrication, le

wafer de silicium sera divisé en pièces de silicium indivi-

duelles. Les sillons 22 peuvent être réalisés par sciage ou

attaque chimique. Avant de poursuivre le processus de fa-

brication, on nettoie la surface du wafer pour éliminer des particules éventuellement restantes. Après réalisation des

sillons 22, on dépose sur la face supérieure un élément do-

pant p, du bore par exemple. On peut en même temps, si cela il 2707041 paraît avantageux, augmenter la concentration en dopant de la couche inférieure 5. Le dopant p est également apporté par diffusion au moyen d'une pellicule. Dans cette étape de diffusion, les dommages qui ont pu se produire à proximité immédiate des sillons 22, dans le cristal de silicium, se

trouvent réparés. Les sillons 22 ont une profondeur suffi-

sante pour traverser complètement la couche n 3 située à la surface supérieure du wafer et atteindre la couche 4. Par une opération de diffusion p, la couche supérieure du wafer est transformée en zone de conductibilité p. L'épaisseur de cette couche p est sensiblement égale sur toute la surface, en particulier au niveau des sillons. La figure 5 montre, en coupe, un wafer de silicium à la fin de cette étape de la fabrication. On voit que maintenant, entre deux sillons 22 ou deux lignes de division, la structure du silicium est celle de la figure 3. Avant de procéder à la division du

wafer 20, il est toutefois nécessaire de procéder à une mé-

tallisation des faces supérieures et inférieures entières.

Enfin, on divise le wafer de silicium en le rompant le long des lignes de division 21, les sillons 22 ayant créé des

zones de fracture dans le wafer 20. La séparation par frac-

ture apporte l'avantage supplémentaire d'éviter toute pol-

lution des faces latérales par des particules métalliques,

comme celles que pourraient donner, par sciage, la métalli-

sation des faces latérales. Ce procédé est particulièrement

avantageux car aucune de ses étapes ne nécessite l'utilisa-

tion d'une salle blanche. Il n'y a pas d'opérations litho-

graphiques, pour fabriquer les diodes de la figure 3. De

plus, toutes les étapes utilisent la diffusion par pelli-

cule qui est particulièrement économique. Ainsi le prix de

revient des diodes individuelles peut être réduit au maxi-

mum. C'est l'épaisseur de la couche n faiblement dopée 4 ou 14 qui détermine la tension de passage, c'est-à-dire la résistance de la diode lorsqu'elle commande le passage

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du courant. On peut alors souhaiter donner à cette couche

une épaisseur relativement faible, afin de réduire la ten-

sion de passage. Pour cela, on peut utiliser des wafers de silicium qui, déjà à l'origine, comportent une couche 5 ou 15 très épaisse et fortement dopée en n, ainsi qu'une cou- che 4 ou 14 relativement mince, faiblement dopée en n. La fabrication de tels wafers consiste par exemple à réunir

deux wafers, l'un fortement dopé et l'autre faiblement do-

pé, en utilisant un procédé de liaison ou un façonnage mé-

lO canique. Un tel wafer peut également être utilisé pour fabriquer des diodes du genre de celles représentées par les figures 3 et 4, en mettant alors en oeuvre les seuls

processus nécessaires sur la face supérieure.

13 2707041

Claims (8)

R E V E N D I C A T I ONS

1 ) Configuration semi-conductrice comportant une jonction pn, en particulier une diode, constituée d'une

puce (1, 11) composée d'une première couche (2, 12) présen-

tant un certain type de -conductibilité et- d -une - deuxième couche, à type de conductibilité opposé, faite d'au moins deux couches partielles ( 3, 4, 13, 14), caractérisée en ce

que la première couche partielle -3, 13) présente une cer-

taine concentration en élément dopants tandis que la se-

conde couche partielle (4, 14) a une concentration inférieure à la précédente, ces deux couches partielles (3, 4, 13, 14) formant chacune avec la première couche (2, 12), une jonction pn, la jonction pn entre la première couche

(2, 12) et la première couche partielle (3, 13) étant en-

tièrement logée à l'intérieur de la puce (1, 11), tandis

que la jonction entre la première couche (2, 12) et la se-

conde couche partielle (4, 14) est disposée dans une zone

marginale de la puce (1, 11).

2 ) Configuration selon la revendication 1, ca-

ractérisée-en- ce qu'elle comporte une troisième couche par-

tielle (5, 15) reliée à la seconde couche partielle (4, 14).

3 ) Configuration selon la revendication 2, ca-

ractérisée en ce qu'elle comporte une métallisation -6, 16) reliée à la première couche (2, 12) et métallisation (6, 16) reliée à la troisième couche partielle (5, 15), les

concentrations de la première couche (2, 12) et de la troi-

sième couche (5, 15) étant choisies de manière à assurer un

contact ohmique entre la première couche (2, 12), la troi-

sième couche partielle (5, 15) et la métallisation (6, 16).

4 ) Configuration selon la revendication 2 ou 3, caractérisée en ce que la première couche (2, 12) occupe toute la section de la puce semiconductrice (1, 11) et constitue la couche supérieure en dessous de laquelle la première couche partielle (3, 13) occupe la zone médiane de

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puce (1, 11) tandis que, en dessous des deux couches précé-

dentes, la seconde couche partielle (4, 14) occupe toute la

section de la puce (1, 11) comme le fait également la troi-

sième couche partielle (5, 15) située en dessous de la deuxième couche (4f 14). ) Configuration selon la revendication 4, ca- ractérisé en ce que la face supérieure de la puce (11) est

une surface unie.

6 ) Configuration selon la revendication 4, ca-

ractérisée en ce que la face supérieure de la puce (1) est, dans sa partie médiane, une surface unie, entourée d'une

zone marginale en décrochement vers le bas (7).

7 ) Procédé de fabrication de configurations se-

mi-conductrices, en particulier de diodes, caractérisé en ce qu'il comporte les étapes suivantes: - fabrication d'une pastille ou ''wafer'' (20) comportant une couche partielle supérieure (3), en dessous une deuxième couche partielle (4) puis une troisième couche partielle (5), ces trois couches (3, 4, 5) présentant le même type de conductibilité, la concentration en éléments

dopants de la première couche partielle (3) étant supé-

rieure à celle de la deuxième couche (4), - réalisation sur la face supérieure du wafer (20) de sillons (22) traversant la première couche partielle (3) pour atteindre la troisième couche partielle (4), - apport sur la face supérieure du wafer (20) d'éléments dopants qui modifient le type de conductibilité d'une première couche (2) de la première couche partielle (3), - dépôt d'une métallisation (5) sur les faces supérieures et inférieures du wafer (20), et - division du wafer en puces individuelles, le long des

sillons (22).

8 ) Procédé selon la revendication 7, caractérisé en ce que les sillons (22) sont réalisés par sciage ou par

attaque chimique.

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9 ) Procédé de fabrication de configurations se-

mi-conductrices, en particulier de diodes, caractérisé en ce qu'il comporte les étapes suivantes: - création à la surface supérieure d'un wafer de silicium, de domaines présentant le même type de conductibilité mais une concentration en éléments dopants supérieure à celle du wafer, réalisation, par dépôt ou dopage, d'une couche à type de conductibilité opposé sur la face supérieure du wafer,

- réalisation sur la face inférieure du wafer d'une troi-

sième couche partielle de même type de conductibilité que celui-ci, cette opération pouvant être effectuée avant ou pendant une des deux étapes précédentes,

- recouvrement des faces supérieures et inférieures du wa-

fer par du métal, et

- division du wafer en puces individuelles, selon les li-

gnes de division disposées entre les zones présentant la

plus forte concentration en éléments dopants.