DE10065525B4

DE10065525B4 - Verfahren zur Herstellung einer Halbleiteranordnung mit einem PN-Übergang

Info

Publication number: DE10065525B4
Application number: DE2000165525
Authority: DE
Inventors: Herbert Dr. Goebel; Vesna Goebel
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2000-12-28
Filing date: 2000-12-28
Publication date: 2006-07-20
Anticipated expiration: 2020-12-29
Also published as: DE10065525A1

Abstract

Verfahren zur Herstellung einer Halbleiteranordnung,
wobei die Halbleiteranordnung einen PN-Übergang aufweist und als Chip (1) mit einem Randbereich ausgebildet ist, wobei die Halbleiteranordnung aus einer ersten Schicht (2) eines ersten Leitfähigkeitstyps und einer zweiten Schicht eines zweiten, dem ersten entgegengesetzten Leitfähigkeitstyps aufgebaut ist, wobei die zweite Schicht aus mindestens drei Teilschichten (31, 32, 33) besteht, wobei die erste Teilschicht (31) eine erste Dotierstoffkonzentration aufweist, wobei die zweite Teilschicht (32) eine zweite Dotierstoffkonzentration aufweist, wobei die dritte Teilschicht (33) eine dritte Dotierstoffkonzentration aufweist, wobei die erste Dotierstoffkonzentration größer ist als die zweite Dotierstoffkonzentration und wobei die dritte Dotierstoffkonzentration größer ist als die erste Dotierstoffkonzentration, wobei die erste und zweite Dotierstoffkonzentration so niedrig gewählt werden, dass die Halbleiteranordnung hochsperrend ist, wobei die Ladungsträgerlebensdauer größer als 5 Mikrosekunden ist,
wobei die erste Teilschicht (31) und die zweite Teilschicht (32) einen PN-Übergang mit der ersten Schicht (2) bilden,
wobei das Verfahren...

Description

Derzeit werden hochsperrende Dioden eingesetzt, bei denen der Siliziumchip selbst nicht passiviert ist und bei dem der Chip nach dem Verlöten des Chips mit Sockel und Kopfdraht zusammen in Kalilauge überätzt werden muss, um Randdefekte zu entfernen. Aus der DE 43 20 780 ist ein Herstellungsprozess beschrieben, nach dessen Prinzip auch im vorliegenden Fall vorgegangen wird.

In der DE 38 15 615 C2 wird die Möglichkeit der Verwendung von Dotierfolien zur Einbringung von Dotierstoffen bei der Herstellung von hochsperrenden Dioden aufgezeigt.

Aufgabe der Erfindung ist es, ein fertigungstechnisch besonders kostengünstiges Verfahren zur Herstellung einer Halbleiteranordnung bereit zu stellen.

Vorteile der Erfindung

Das Verfahren zur Herstellung einer Halbleiteranordnung mit den Merkmalen des Hauptanspruchs hat gegenüber den bekannten Verfahren den Vorteil, dass, insbesondere bei Verwendung eines P-Substrats ein fertigungstechnisch sehr kostengünstiger Herstellungsprozess mit Dotierfolien möglich ist. Es konnte nämlich experimentell gezeigt werden, dass mit einer für Dotierfolien sehr schwachen P-Konzentration die Belegung vor der ersten Diffusion mit einer Dotierfolie und damit sehr kostengünstig durchzuführen ist.

Besonders vorteilhaft ist, dass der PN-Übergang der ersten Schicht mit der ersten Teilschicht ausschließlich im Inneren des Chips und der PN-Übergang zwischen der ersten Schicht und der zweiten Teilschicht im Randbereich des Chips ausgebildet ist. Daher sind keine Maßnahmen zum Abschirmen der an solchen PN-Übergängen auftretenden hohen Feldstärken erforderlich.

Zeichnung

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Hierbei zeigt

1 den Aufbau der erfindungsgemäßen Halbleiteranordnung mit einem PN-Übergang und

2 eine Prinzipdarstellung der Dotierungsprofile im Si-Wafer nach der ersten und zweiten Diffusion für den Fall einer hochsperrenden Halbleiteranordnung, wobei hochsperrend hier ein Sperrvermögen um oder über 200 Volt durch das Halbleiterbauelement bedeutet

Beschreibung des Ausführungsbeispiels
In der 1 ist eine Halbleiteranordnung, die in Form eines Chips 1 vorgesehen ist, dargestellt. Der Chip 1 weist eine erste Schicht 2 eines ersten Leitfähigkeitstyps auf. Weiterhin weist der Chip 1 eine zweite Schicht des entgegengesetzten Leitfähigkeitstyps auf, wobei die zweite Schicht aus mindestens drei Teilschichten 31, 32, 33 besteht, wobei eine erste Teilschicht 31 oberhalb einer zweiten Teilschicht 32 und die zweite Teilschicht 32 wiederum oberhalb einer dritten Teilschicht 33 vorgesehen ist. Die erste Teilschicht 31 weist eine erste Dotierstoffkonzentration auf, die größer ist als eine zweite Dotierstoffkonzentration, die die Dotierstoffkonzentration der zweiten Teilschicht 32 angibt. Weiterhin weist die dritte Teilschicht 33 eine dritte Dotierstoffkonzentration auf, welche größer ist als die erste Dotierstoffkonzentration. Zur Kontaktierung des Chips 1 ist auf die erste Schicht 2 eine erste Kontaktierungsschicht 20 aufgebracht. Weiterhin ist zur Kontaktierung des Chips 1 auf der Unterseite der dritten Teilschicht 33 eine zweite Kontaktierungsschicht 30 aufgebracht. Die erste Kontaktierungsschicht 20 und die zweite Kontaktierungsschicht 30 sind insbesondere als Metallisierungsschichten vorgesehen. Die Dotierstoffkonzentration der ersten Schicht 2 und die dritte Dotierstoffkonzentration (33) sind derart hoch gewählt, dass ein ohmscher Kontakt zu den Kontaktierungsschichten 20, 30 sichergestellt ist. Für den Fall einer hochsperrenden Halbleiteranordnung mit einem Sperrvermögen um oder über 200 Volt liegen die erste Dotierstoffkonzentration in der Größenordnung von 10¹⁵ cm^–3,die zweite Dotierstoffkonzentration in der Größenordnung von 10¹⁴ cm^–3 und die dritte Dotierstoffkonzentration liegt in der Größenordnung von 10²⁰ cm^–3. Die Dotierstoffkonzentration der ersten Schicht 2 liegt ebenfalls in der Größenordnung von 10²⁰ cm^–3. Die erste Schicht 2 ist so angeordnet, dass sie in einem ersten Bereich 100 oberhalb der ersten Teilschicht 31 vorgesehen ist. Dort hat die erste Schicht 2 einen PN-Übergang mit der ersten Teilschicht 31. Die erste Schicht 2 ist weiterhin so angeordnet, dass sie in einem zweiten Bereich 110 seitlich der ersten Teilschicht 31 vorgesehen ist und diese bis in den Bereich der zweiten Teilschicht 32 umgibt. Damit kommt der PN-Übergang zwischen der ersten Schicht 2 und der ersten Teilschicht 31 lediglich im Inneren des Chips 1 zu liegen. Zwangsläufig ergibt sich dadurch auch ein PN-Übergang zwischen der ersten Schicht 2 und der zweiten Teilschicht 32. Durch eine solchermaßen gewählte Geometrie der ersten Schicht 2 im Vergleich der ersten Teilschicht 31 und der zweiten Teilschicht 32 wird gewährleistet, dass der PN-Übergang zwischen der stärker dotierten ersten Teilschicht 31 und der ersten Schicht 2 im Inneren des Chips 1 und der PN-Übergang zwischen der vergleichsweise schwächer dotierten zweiten Teilschicht 32 und der ersten Schicht 2 im Randbereich des Chips 1 zu liegen kommt. Es treten damit an keiner Stelle an der Oberfläche des Chips 1 so hohe Feldstärken auf, die besondere Maßnahmen zur Abschirmung erfordern würden. Der PN-Übergang zwischen der ersten Schicht 2 und der zweiten Teilschicht 32, der sich an der Oberfläche des Chips 1 befindet, ist insofern unproblematisch, da er, aufgrund der im Vergleich zur ersten Dotierstoffkonzentration geringeren zweiten Dotierstoffkonzentration nur geringe Feldstärken erzeugen kann. Die angesprochene Geometrie der ersten Schicht 2 wird beispielsweise dadurch realsiert, dass im mittleren Bereich des Chips 1, der dem ersten Bereich 100 entspricht, eine glatte Oberfläche des Chips 1 vorgesehen ist, während der Randbereich, welcher sich im zweiten Bereich 110 befindet, eine abgesetzte Stufe aufweist, die beispielsweise in Form von Gräben 40 realisiert ist. Hierbei ist der zweite Bereich 110 vorzugsweise symmetrisch zum Mittelbereich des Chips 1 angeordnet.
In 2 ist eine Prinzipdarstellung der Dotierprofile im Wafer für den Fall einer hochsperrenden Halbleiteranordnung mit einem Sperrvermögen um oder über 200 Volt dargestellt. Zwei senkrechte Pfeile stellen die Skala der Dotierstoffkonzentration dar. Die beiden vertikalen Pfeile sind beabstandet und bilden damit einen Zwischenraum, der den Raum des Wafers angibt.
Zur Herstellung der erfindungsgemäßen Halbleiteranordnung wird als Grundmaterial ein Substrat genommen, welches dotiert ist und die zweite Dotierstoffkonzentration aufweist. Das Substrat bildet bei fertiggestellter Halbleiteranordnung die zweite Teilschicht 32. Ausgehend von dem Grundmaterial bzw. Substrat mit erfindungsgemäß vorzugsweise einem spezifischen Widerstand von ungefähr gleich oder etwas größer als 60 Ohm. cm und einer Dicke von typischerweise 160 bis ca. 300 μm wird der Aufbau der Halbleiteranordnung im Folgenden beschrieben. In 2 ist die gleichmäßige Dotierung des Grundmaterials durch eine erste Linie 150 dargestellt, die gestrichelt angedeutet ist und waagrecht bei ca. 2·10¹⁴ cm^–1 als Dotierstoffkonzentration verläuft. Das Grundmaterial wird durch einen ersten Diffusionsschritt (1. Diffusion) bei ca. 1100 bis 1300°C in oxidierender Atmosphäre mit einer schwach dotierten Dotierfolie in Stapeltechnik beidseitig dotiert, so dass sich die erste und dritte Teilschicht 31, 33 um die in der Mitte des Substrats gelegene zweite Teilschicht 32 bildet. Die Dotierstoffkonzentration nach dem ersten Diffusionsschritt ist in 2 durch eine zweite Linie 200 dargestellt, die durchgezogen angedeutet ist und auf ihrer linken Seite bei ca. 10¹⁷ cm^–1 beginnt im Inneren des Wafers mit ca. 5·10¹⁴ cm^–1 ein Minimum erreicht und auf ihrer linken Seite bei ca. 10¹⁷ cm^–1 endet. Hierbei entspricht die linke Seite der 2 der Oberseite der 1 und die rechte Seite der 2 der Unterseite der 1. Wenn die Dotierstoffkonzentration des so dotierten Substrats entlang einer Querschnittslinie betrachtet wird, dann ergibt sich der erste Bereich mit einer gegenüber der Dotierung des Grundmaterials bzw. des Substrats vergleichsweise hohen Dotierstoffkonzentration, die der ersten Dotierstoffkonzentration entspricht, im Inneren des Substrats die zweite Dotierstoffkonzentration und im unteren Bereich des Substrats die dritte Dotierstoffkonzentration. Der erste Diffusionsschritt in der oxidierenden Atmosphäre wird ca. 30 bis 60 Stunden durchgeführt.
In einem zweiten Schritt wird das so hergestellte Substrat mit den drei Teilschichten 31, 32, 33 so behandelt, dass sich die Randstruktur des Chips 1 ergibt. Dies geschieht beispielsweise durch Einsägen von Gräben 40 entlang der Randbereiche der Chips. Dieses Einsägen geschieht mittels einer Tiefe von beispielsweise 20 bis 80 μm. Hierbei ergibt sich, dass um den zuvor angesprochenen PN-Übergang zwischen den Gebieten erhöhter Dotierstoffkonzentration im Inneren des Chips 1 zu erreichen, dass die erste Teilschicht 31 keine größere Dicke aufweisen darf als die Tiefe der Einsägung zur Erzeugung der Randstruktur.
In einem weiteren Schritt wird der PN-Übergang hergestellt. Dies geschieht mittels einer zweiten Diffusion bei ebenfalls ca. 1100 bis 1300°C in oxidierender Atmosphäre, welche 10 bis 50 Stunden mit einer Dotierfolie durchgeführt wird, die einen Leitfähigkeitstyp aufweist, der dem Leitfähigkeitstyp des Substrats entgegengesetzt ist. Diese zunächst angesprochende Dotierfolie ist auf der Oberseite des Substrats vorgesehen, während auf der Unterseite des Substrats eine Dotierfolie mit dem gleichen Leitfähigkeitstyp des Substrats vorgesehen ist. Hierdurch wird die dritte Dotierstoffkonzentration in der dritten Teilschicht 33 der Halbleiteranordnung erzeugt. Sofort anschließend an die zweite Diffusion erfolgt ein Getterschritt ohne die Temperatur wesentlich abzusenken bei etwa 1000 bis 1200°C in oxidierender Atmosphäre während 15 bis 35 Stunden. Die Getterung wird dabei ohne die Anwendung zusätzlicher Gettersubstanzen erreicht, also ein sehr einfacher aber wirkungsvoller Prozeßschritt, bei dem auch eine Korrosion der Halbleiteroberfläche vermieden wird. Ein solcher Getterschritt ist für das hier beschriebene hochsperrende Halbleiterbauelement notwendig. Denn dadurch wird die Ladungsträgerlebensdauer und damit die Ladungsträgerdichte angehoben und damit die Flußspannung deutlich erniedrigt und insgesamt das Schaltverhalten positiv beeinflußt. Die Ladungsträgerlebensdauer wird dadurch derart eingestellt, dass sie größer als 5 Mikrosekunden ist.
Die Dotierstoffkonzentration nach dem zweiten Diffusionsschritt ist in 2 durch eine dritte Linie 300 und eine vierte Linie 400 dargestellt. Die dritte Linie 300 ist in gestrichelter Form mit längeren Strichen dargestellt und die vierte Linie 400 ist in gepunkteter Form dargestellt. Die dritte Linie 300 gibt die Dotierstoffkonzentration in der ersten Schicht 2 an und die vierte Linie gibt die Dotierstoffkonzentration in der dritten Teilschicht 33 an, wobei als absoluter Betrag der Dotierstoffkonzentrationen jeweils etwa 10²⁰ cm^–1 vorgesehen ist.
Anschließend werden noch die Kontaktierungsschichten 20, 30 durch simultanes Metallisieren der Vorder- und Rückseite bzw. der Unter- und Oberseite des Chips durchgeführt.
Schließlich wird der Wafer, d.h. eine Vielzahl von Chips im Verbund, auf eine Sägefolie aufgebracht und mit einem Einzelsägeblatt oder mehreren Sägeblättern gleichzeitig durchgesägt und in Einzelchips vereinzelt.
Als Substrat wird insbesondere P-Silizium verwendet, während der ersten Diffusion beidseitig an das Substrats eine schwach p-dotierte Dotierfolie in Stapeltechnik verwendet und während der zweiten Diffusion auf der Oberseite eine phosphorhaltige Dotierfolie, und auf der Unterseite eine borhaltige Dotierfolie, verwendet.
Vorteilhaft ist insbesondere, dass auf diese Weise ein Überätzen des Chips 1 nach dem Verlöten mit Sockel und Kopfdraht einer Diode, das zu den bekannten Probleme wie Überhängen aus Silizium („Borbalkone"), Bleiablagerungen auf dem Silizium, Anätzung der Vernickelung usw. entfällt.
Weiterhin sind die Chips 1 nach dem Durchsägen vormeßbar.
Weiterhin stellt die reine Foliendiffusion bei der ersten und der zweiten Diffusion ein sehr kostengünstiges Herstellungsverfahren dar.

Claims

Verfahren zur Herstellung einer Halbleiteranordnung, wobei die Halbleiteranordnung einen PN-Übergang aufweist und als Chip (1) mit einem Randbereich ausgebildet ist, wobei die Halbleiteranordnung aus einer ersten Schicht (2) eines ersten Leitfähigkeitstyps und einer zweiten Schicht eines zweiten, dem ersten entgegengesetzten Leitfähigkeitstyps aufgebaut ist, wobei die zweite Schicht aus mindestens drei Teilschichten (31, 32, 33) besteht, wobei die erste Teilschicht (31) eine erste Dotierstoffkonzentration aufweist, wobei die zweite Teilschicht (32) eine zweite Dotierstoffkonzentration aufweist, wobei die dritte Teilschicht (33) eine dritte Dotierstoffkonzentration aufweist, wobei die erste Dotierstoffkonzentration größer ist als die zweite Dotierstoffkonzentration und wobei die dritte Dotierstoffkonzentration größer ist als die erste Dotierstoffkonzentration, wobei die erste und zweite Dotierstoffkonzentration so niedrig gewählt werden, dass die Halbleiteranordnung hochsperrend ist, wobei die Ladungsträgerlebensdauer größer als 5 Mikrosekunden ist, wobei die erste Teilschicht (31) und die zweite Teilschicht (32) einen PN-Übergang mit der ersten Schicht (2) bilden, wobei das Verfahren folgende Verfahrensschritte aufweist: – Herstellen des Chips (1) mit der ersten Teilschicht (31), der darunterliegenden zweiten Teilschicht (32) und der darunterliegenden dritten Teilschicht (33), wobei alle Teilschichten (31, 32, 33) den gleichen Leitfähigkeitstyp aufweisen und wobei zur Dotierung der ersten Teilschicht (31) Dotierfolie verwendet wird, die eine Dotierung von etwa 10¹⁷ cm^–3 bewirkt, – Einbringen von Gräben (40) in die Oberseite des Chips (1), die durch die erste Teilschicht (31) hindurch bis in die zweite Teilschicht (32) reichen, – Einbringen von Dotierstoffen in die Oberseite des Chips (1), die den Leitfähigkeitstyp der ersten Schicht (2), die zuvor Teil der ersten Teilschicht (31) war, verändern und Einbringen von Dotierstoffen in die Unterseite des Chips (1), so dass die dritte Teilschicht (33) gebildet wird, wobei das Einbringen von Dotierstoffen durch Foliendiffusion erfolgt, – Durchführen eines direkt anschließenden Getterschrittes, so dass die Ladungsträgerlebensdauer größer als 5 Mikrosekunden ist, – Aufbringen der Kontaktierungsschichten (20, 30) auf der Ober- und Unterseite des Chips (1).
Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass der erste Leitfähigkeitstyp einer negativen Dotierung entspricht.