DE4130247A1 - Halbleiteranordnung und verfahren zu deren herstellung - Google Patents

Description

Stand der Technik

Die Erfindung betrifft eine Halbleiteranordnung nach der Gattung des Anspruchs 1 sowie ein Verfah­ ren zu dessen Herstellung gemäß Oberbegriff des An­ spruchs 10.

Halbleiteranordnungen und deren Herstellungsverfah­ ren sind bekannt. Beispielsweise bei der Herstel­ lung von planaren Zener-Dioden ist jedoch die Pro­ blematik aufgetaucht, daß die Flußspannung, aber auch die Durchbruchspannung einer zu hohen Streuung unterliegt. Darüber hinaus ergeben sich bei den be­ kannten Halbleiteranordnungen zu große Sperrströme, die letztlich Schaltungen beeinträchtigen, in wel­ che derartige Halbleiteranordnungen integriert wer­ den. Schließlich hat es sich herausgestellt, daß die Impulsfestigkeit bei einer Belastung der Diode im Durchbruch nicht ausreichend hoch ist.

Vorteile der Erfindung

Bei einer Halbleiteranordnung der erfindungsgemäßen Art mit den in Anspruch 1 genannten Merkmalen las­ sen sich die genannten Nachteile weitestgehend ver­ meiden. Insbesondere dadurch, daß zusätzlich zu den üblichen Halbleiterschichten verschiedener Dotie­ rung und Leitfähigkeitstypen eine in einen Grenzbe­ reich zwischen zwei Schichten entgegengesetzter Leitfähigkeitstypen eine zusätzliche Schicht vorge­ sehen ist, läßt sich ein flächiger Durchbruch er­ zielen, der räumlich homogen ausgebildet ist und im Inneren des Grundsubstrats der Halbleiteranordnung stattfindet. Bei den bekannten Ausführungsformen der Halbleiteranordnung ist dies nicht der Fall. Dort findet der Lawinendurchbruch entweder an der Oberfläche, das heißt, an dem seitlichen Rand der Halbleiteranordnung statt, oder lokal begrenzt in­ nerhalb des Halbleitersubstrats, wobei der Ort des Durchbruchs von unvermeidlichen Schwankungen der Dotierung abhängt.

Bevorzugt wird eine Ausführungsform der Halblei­ teranordnung, die sich dadurch auszeichnet, daß die zusätzlich in die Grundstruktur der Halbleiteran­ ordnung eingebrachte Schicht im Bereich des äußeren Randes der angrenzenden Schichten, also am Rand der Halbleiterstruktur unterbrochen ist. Dadurch läßt sich mit hoher Wahrscheinlichkeit vermeiden, daß Durchbrüche am Rand der Halbleiteranordnung auftre­ ten und damit die bekannten Nachteile vorhanden sind.

Weitere Ausgestaltungen der Halbleiteranordnung er­ geben sich aus den übrigen Unteransprüchen.

Das erfindungsgemäße Verfahren zur Herstellung der genannten Halbleiteranordnung gemäß Anspruch 10 zeichnet sich dadurch aus, daß bei einem sehr ge­ ringen Mehraufwand bei der Herstellung der Halblei­ teranordnung kleinere Streuungen sowohl der Fluß­ spannung als auch der Durchbruchspannung erzielbar sind. Gleichzeitig lassen sich die Sperrströme ver­ ringern. Schließlich ist die Impulsfestigkeit bei einer Belastung der Diode im Durchbruch außeror­ dentlich verbessert. Diese Vorteile ergeben sich dadurch, daß zusätzlich zu den gegebenen Schichten der Halbleiteranordnung in den Grenzbereich zwi­ schen zwei Schichten entgegengesetzter Leitfähig­ keitstypen eine zusätzliche Schicht eingebracht wird, die vollständig im Inneren der Halbleiteran­ ordnung untergebracht ist, so daß ein flächiger, räumlich homogener Durchbruch erfolgen kann, wobei Durchbrüche im Randbereich der Anordnung mit hoher Sicherheit vermieden werden.

Zusätzlich wird eine Ausführungsform des Verfahrens bevorzugt, bei welcher die zusätzliche Schicht ge­ genüber dem Randbereich der Halbleiteranordnung un­ terbrochen ist, so daß dort Durchbrüche besonders unwahrscheinlich sind, daß also die genannten Vor­ teile mit hoher Sicherheit gegeben sind.

Weitere Ausgestaltungen des Verfahrens ergeben sich aus den übrigen Unteransprüchen.

Zeichnung

Die Erfindung wird im folgenden anhand der Zeich­ nung näher erläutert. Es zeigt:

Fig. 1 eine bekannte Halbleiteranordnung mit drei Schichten verschiedener Dotierung;

Fig. 2 eine planare Zener-Diode in bekannter Ausführung;

Fig. 3 ein erstes Ausführungsbeispiel einer er­ findungsgemäßen Halbleiteranordnung;

Fig. 4 ein weiteres Ausführungsbeispiel einer Halbleiteranordnung;

Fig. 5 ein drittes Ausführungsbeispiel einer Halbleiteranordnung und

Fig. 6a bis 6c einzelne Stufen des Herstel­ lungsverfahrens zur Herstellung einer Halbleiteranordnung nach Fig. 4.

Beschreibung der Ausführungsbeispiele

Fig. 1 gibt den Aufbau einer nichtplanaren Z-Diode wieder.

Ausgangspunkt der Betrachtungen ist ein Halb­ leiterbauelement mit dem grundsätzlichen in Figur 1 dargestellten Aufbau. Es wird davon ausgegangen, daß das Halbleiterelement 10 auf Silizium-Basis aufgebaut ist und drei unterschiedlich dotierte Schichten 11, 13 und 15 aufweist. Die Halbleiteran­ ordnung 10 ist über eine geeignete Lotverbindung 17 mit metallischen Anschlußkontakten 19 und 21 ver­ bunden, die zu einer hier nicht weiter dargestell­ ten elektronischen Schaltung gehören.

Der Randbereich, in Fig. 1 der rechte Rand, der Halbleiteranordnung 10 ist mit Hilfe eines geeigne­ ten Materials, beispielsweise durch Glas, passi­ viert. In Fig. 1 ist hier ein Glastropfen 23 ange­ deutet.

Die unterste Schicht 15 der Halbleiteranordnung ist stärker dotiert als die mittlere Schicht 13. Dies ist dadurch gekennzeichnet, daß die unterste Schicht 15 mit n₊ und die mittlere Schicht 13 mit n_- gekennzeichnet ist. Beide Schichten gehören dem gleichen Leitfähigkeitstyp an.

Über diesen beiden Schichten ist eine dritte p-do­ tierte oberste Schicht 11 angeordnet, die mit dem Lot 17 mit dem oberen Kontakt 19 verbunden ist, während die unterste Schicht 15 über eine Lot­ schicht 17 mit dem Kontakt 21 elektrisch leitend verbunden ist.

Überträgt man diesen allgemeinen Aufbau einer be­ kannten Halbleiteranordnung auf eine planare Zener- Diode, so ergibt sich der in Fig. 2 wiedergegebene Aufbau.

Die als planare Zener-Diode bezeichnete Halblei­ teranordnung 100 weist wiederum drei Schichten 111, 113 und 115 auf, die übereinanderliegend angeordnet sind und verschiedene Dotierungen aufweisen. Auch die Halbleiteranordnung 100 beruht auf Silizium-Ba­ sis.

Die unterste Schicht 115 ist wiederum stärker do­ tiert als die mittlere Schicht 113, entsprechend wurden die Kennzeichnungen der Schichten mit n₊ und n_- gewählt. Die unterste Schicht ist elektrisch leitend mit einer Metallschicht 117 verbunden. Auch die oberste Schicht 111, die hier p-dotiert ausge­ führt ist, ist mit einer Metallschicht 117′ verbun­ den.

Über diese Metallschichten findet die elektrische Ankopplung der Zener-Diode mit einer zugehörigen Schaltung statt.

Bei dem in Fig. 2 dargestellten Ausführungsbei­ spiel erstreckt sich die mittlere Schicht 113 bis zur oberen Hauptoberfläche der Halbleiteranordnung 110. Die oberste Schicht 111 ist quasi als Wanne in die mittlere Schicht 113 eindiffundiert.

Auf der oberen Hauptoberfläche 119 der Halbleitera­ nordnung 110 ist eine Passivierungsschicht 121 auf­ gebracht, die sich zumindest über die mittlere Schicht 113 erstreckt, sofern diese die obere Hauptfläche der Halbleiteranordnung 110 berührt, und auch den Grenzbereich in der oberen Hauptober­ fläche zwischen der obersten Schicht 111 und der mittleren Schicht 113 überdeckt.

Die Passivierungsschicht besteht vorzugsweise aus einem isolierenden Material, beispielsweise aus in einem Oxidationsverfahren hergestellten Silizium­ oxid.

Fig. 3 zeigt ein erstes Ausführungsbeispiel einer Silizium-Anordnung 200, die grundsätzlich die glei­ chen Schichten aufweist, wie die Halbleiteranord­ nung 100 gemäß Fig. 2. Als oberste Schicht ist eine erste Schicht 211 erkennbar, die beiden unte­ ren Schichten 213 und 215 sind hier durch eine Zwi­ schenschicht 223 von der obersten Schicht 211 ge­ trennt.

Die oberste Schicht 211 ist p-dotiert, die zusätz­ liche Schicht 223 ist n-dotiert. Die beiden unteren Schichten 213 und 215 sind unterschiedlich dotiert, wobei die unterste Schicht 215 höher dotiert ist, als die darüberliegende Schicht 213. Dieser Tatsa­ che ist durch die Kennzeichnung mit n₊ in der un­ tersten Schicht 215 und mit n_- der darüberliegenden Schicht 213 Rechnung getragen.

Auch hier wird davon ausgegangen, daß die Halblei­ teranordnung 200 beispielsweise als Zener-Diode wirkt und auf Silizium-Basis hergestellt ist.

Die unterste Schicht 215 ist mit einer Metall­ schicht 217 verbunden, die oberste Schicht 211 mit einer Metallschicht 217′.

Bei diesem Ausführungsbeispiel erstreckt sich die zusätzliche Schicht 223 bis zur oberen Hauptober­ fläche 219 des Halbleitersubstrats 200. Sie ist in einem weiten Bereich durch eine Passivierungs­ schicht 221 aus Siliziumoxid abgedeckt.

Auf der oberen Hauptfläche 219 des Siliziumkri­ stalls ist eine Metallschicht 217′ angebracht, die die oberste Schicht 211 und daran angrenzende Be­ reiche der Passivierungsschicht 221 überdeckt.

Durch diese Überdeckung kann erreicht werden, daß beim Betrieb im Durchbruch die Gebiete hoher Feld­ stärke in den Schichten 211 und 223 unterhalb des Metalls liegen, und die Sperrfähigkeit der Halblei­ teranordnung durch Einflüsse der Umgebung nicht be­ einträchtigt wird. Voraussetzung dafür ist, daß das Sperrverhalten der Anordnung durch Spiegelladungen der Metallschicht 217′ in der Zwischenschicht 223 nicht wesentlich beeinflußt wird. Das ist bei der vorliegenden Anordnung mit Durchbruchspannungen von ca. 20 V und Dicken der Schicht 211 von mehr als 1 µm sicher gewährleistet.

Fig. 4 zeigt ein zweites Ausführungsbeispiel der Halbleiteranordnung 300. Auch hier wird davon aus­ gegangen, daß ein Silizium-Halbleiterkristall als Basis der Anordnung dient.

Die Halbleiteranordnung 300 weist wiederum drei Hauptschichten 311, 313 und 315 auf, die mit ver­ schiedenen Dotierungen versehen sind. Die unterste Schicht 315 ist stark dotiert, was mit n₊ gekenn­ zeichnet ist. Die darüberliegende Schicht weist eine gleichartige Dotierung auf, deren Konzentra­ tion jedoch geringer ist. Dieser Tatsache ist durch die Kennzeichnung n_- Rechnung getragen. Die beiden unteren Schichten sind, wie bei dem Ausführungsbei­ spiel gemäß Fig. 3, vom gleichen Leitfähigkeits­ typ. Die oberste Schicht 311 ist p-dotiert, also vom entgegengesetzten Leitungsfähigkeitstyp.

In dem Halbleiterkristall ist eine zusätzliche Schicht 323 eingebracht, die n-dotiert und damit vom gleichen Leistungsfähigkeitstyp ist wie die beiden darunterliegenden Schichten. Die zusätzliche Schicht ist bei dem hier dargestellten Ausführungs­ beispiel nicht durchgehend ausgebildet. Es gibt einen linken Bereich 3231l und einen rechten Bereich 323r. Beide Bereiche sind dadurch voneinander ge­ trennt, daß die Schicht 313 einen bis zur oberen Hauptoberfläche 319 durchgezogenen Bereich auf­ weist, der als Barriere 325 dient und die zusätzli­ che Schicht 323 unterbricht.

Die unterste Schicht 315 ist elektrisch leitend verbunden mit einer metallischen Schicht 317 auf der unteren Hauptoberfläche der Halbleiteranordnung 300. Auf der Oberseite, auf der oberen Hauptober­ fläche 319 ist über der obersten Schicht 311 eine weitere Metallschicht 317′ angeordnet, die auch einen Bereich 317′′ aufweist, der oberhalb der Bar­ riere 325 angeordnet ist. Die metallischen Bereiche 317′ und 317′′ sind elektrisch leitend miteinander verbunden. Allerdings ist der Bereich 317′′ nicht unmittelbar auf der oberen Hauptoberfläche der Halbleiteranordnung 300 angeordnet. In diesem Be­ reich befindet sich vielmehr eine isolierende Sili­ ziumoxidschicht 321, die auch die beiden angrenzen­ den Bereiche, nämlich die oberste Schicht 311 und den Bereich 323r der zusätzlichen Schicht 323 über­ deckt.

Dadurch, daß die als Barriere 325 bezeichneten, schwach dotierten Gebiete, in denen im Durchbruch­ betrieb eine erhöhte Feldstärke auftritt, vollstän­ dig von der Metallschicht 317′′ überdeckt werden, ist eine noch besser wirksame Abschirmung von Umge­ bungseinflüssen auf das Sperrverhalten sicherge­ stellt als im Falle der in Fig. 2 dargestellten Anordnung 200.

Fig. 5 zeigt ein drittes Ausführungsbeispiel einer auf Silizium-Basis beruhenden Halbleiteranordnung 400. Auch bei diesem Ausführungsbeispiel befinden sich wiederum drei übereinanderliegende Schichten 411, 413 und 415, wobei die oberste Schicht 411 p- dotiert ist und von einem ersten Leitungsfähig­ keitstyp ist. Die beiden anderen Schichten 413 und 415 sind vom entgegengesetzten Leitungsfähigkeits­ typ und n-dotiert, wobei die unterste Schicht 415 stärker dotiert ist als die darüberliegende Schicht 413, was durch die Kennzeichnung n₊ und n_- angedeu­ tet ist.

In dem Grenzbereich der Schichten entgegengesetzten Leitungsfähigkeitstyps, nämlich zwischen der Schicht 411 und der Schicht 413 befindet sich eine zusätzliche Schicht 423, die wiederum, wie bei dem Ausführungsbeispiel gemäß Fig. 4, zwei Bereiche aufweist, einen linken Bereich 4231l und einen rech­ ten Bereich 423r. Die beiden Bereiche sind durch eine Barriere 425 voneinander getrennt, die durch einen bis zur oberen Hauptoberfläche 419 der Halb­ leiteranordnung 400 hochgezogenen Bereich der Schicht 413 gebildet wird.

Die zusätzliche Schicht 423 ist wiederum n-dotiert und damit vom entgegengesetzten Leitungsfähigkeits­ typ wie die oberste Schicht 411.

Die unterste Schicht 415 ist elektrisch leitend mit einer Metallschicht 417 verbunden, die auf der un­ teren Hauptoberfläche der Halbleiteranordnung 400 angeordnet ist. Auf der gegenüberliegenden oberen Hauptoberfläche 419 ist wiederum eine Metallschicht 417′ angeordnet, welche die oberste Schicht 411 überdeckt. Die Barriere 425 wird durch eine isolie­ rende Siliziumoxid-Schicht 421 abgedeckt. Diese Schicht wird zumindest bereichsweise von der Me­ tallschicht 417′ überzogen. Oberhalb der Barriere 425 ist auf die Isolationsschicht 421 eine Metall­ schicht 417′′ aufgebracht, die sich auch über die Isolationsschicht 421 hinaus bis zur Oberfläche der die obere Hauptoberfläche 419 berührenden zusätzli­ chen Schicht 423r erstreckt. Die Schicht 417′′ dient demselben Zweck wie die Schicht 317′′ bei der in Fig. 3 dargestellten Anordnung 300. Bei den vorliegenden Durchbruchspannungen und Oxiddicken sind beide Varianten elektrisch gleichwertig, da die Auswirkungen der Spiegelladungen in beiden Fäl­ len nicht von Bedeutung sind. Als Vorteil der An­ ordnung 400 kann gewertet werden, daß die Metall­ schicht 417′′ auf dem gleichen Potential liegt wie die Randzone 423r, so daß mechanische Beschädigun­ gen am Rand nicht zu Kurzschlüssen führen. Bereits ein Vergleich der Fig. 1 und 2 mit den Fig. 3 bis 5 zeigt den Grundgedanken der Erfindung: Im Grenzbereich der Schichten entgegengesetzter Leit­ fähigkeit, also in dem Bereich zwischen der ober­ sten Schicht und der darunterliegenden Schicht der Halbleiteranordnung findet der Durchbruch statt, sobald an die metallischen Anschlüsse der Halblei­ teranordnung eine entsprechende Spannung angelegt wird. Dieser Durchbruch kann bei der Ausführungs­ form gemäß Fig. 1 trotz der Passivierungsschicht 23 im Randbereich der Halbleiteranordnung 10 statt­ finden. Es ist auch möglich, daß lokal begrenzte Durchbrüche bei dem Ausführungsbeispiel gemäß Fig. 2 im Grenzbereich zwischen der obersten Schicht 111 und der darunterliegenden Schicht 113 auftreten. Diese Phänomene lassen sich mit den in den Fig. 3 bis 5 dargestellten Ausführungsbeispielen vermei­ den. Durch die zusätzliche Schicht 223 beziehungs­ weise 323 oder 423, die im Durchbruchsbereich, also im Grenzbereich zweier benachbarter Schichten ent­ gegengesetzter Leitungsfähigkeit angeordnet sind, wird ein flächiger, räumlich homogener Durchbruch sichergestellt, da die höher und gleichmäßiger n- dotierten Schichten 223, 323 und 423 die Schwankun­ gen der Dotierung in den Schichten 213, 313 und 413 ausgleichen.

Die Ausführungsbeispiele gemäß den Fig. 4 und 5 unterscheiden sich von dem in Fig. 3 dargestellten Ausführungsbeispiel dadurch, daß eine zusätzliche Barriere, die in Fig. 4 mit der Bezugsziffer 325 und in Fig. 5 mit der Bezugsziffer 425 gekenn­ zeichnet ist, geschaffen wird. Dadurch wird der Durchbruchsbereich im Grenzbereich zwischen der obersten Schicht 411 und der Schicht entgegenge­ setzter Leitungsfähigkeit 413 besonders gut vom Randbereich der Halbleiteranordnung 400 isoliert. Dies gilt auch für den Grenzbereich zwischen der obersten Schicht 311 und der Schicht 313 der Halb­ leiteranordnung 300 gemäß Fig. 4, wo die Barriere 325 die Isolierung zum Randbereich sicherstellt.

Anhand von Versuchen wurde nachgewiesen, daß die erfindungsgemäßen Halbleiteranordnungen eine we­ sentlich kleinere Streuung der Flußspannung aufwei­ sen. Es wurden Versuche mit einer Flußspannung bei 100 A durchgeführt. Dabei zeigte sich eine deutli­ che Reduktion der Flußspannung und eine reduzierte Schwankung der Flußspannung. Auch wurden die Durch­ bruchspannungen herkömmlicher Halbleiteranordnungen mit denen nach der Erfindung verglichen. Es hat sich gezeigt, daß die Streuung der Spannung wesent­ lich kleiner ist.

Schließlich wurden bei einer gegebenen Spannung von 18 V die Sperrströme gemessen. Es zeigte sich, daß diese Ströme bei den erfindungsgemäßen Halbleiter­ anordnungen beziehungsweise Zener-Dioden wesentlich kleiner waren als bei Standarddioden.

Außerdem wurden Versuche durchgeführt, anhand derer die Impulsfestigkeit der Halbleiteranordnungen ge­ prüft wurde. Dabei wurden rechteckige Leistungsim­ pulse an die Anordnung gelegt, beispielsweise 1000 Impulse mit 0,6 ms Pulszeit und 3 s Abstand zwi­ schen zwei Impulsen. Bei einer Gehäusetemperatur von 175°C liegt die Ausfallgrenze für Standarddi­ oden üblicherweise bei 2500 W. Bei den erfindungs­ gemäß aufgebauten Planardioden konnte bis zu einer durch den Versuchsaufbau vorgegebenen Grenze von 3400 W kein Ausfall beobachtet werden.

Wenn auch die Erläuterungen und die Versuche auf Zener-Dioden beschränkt waren, so ist der Grundge­ danke der Erfindung auf alle planaren Bauelemente übertragbar, beispielsweise auf Bipolartransistoren und MOS-Transistoren.

Im folgenden soll anhand der Fig. 6a bis 6c bei­ spielhaft das Herstellungsverfahren für das in Fi­ gur 4 dargestellte Ausführungsbeispiel erläutert werden.

Ausgangspunkt ist ein Silizium-Halbleiterkristall 350, der - gemäß Fig. 6a - zwei übereinanderliegende Schichten 315 und 313 verschiedener Dotierung auf­ weist. Die unterschiedliche Dotierung der Schichten ist durch n₊ und n_- gekennzeichnet. Es ist ersicht­ lich, daß die Schicht mit höherer Dotierungsdichte unten angeordnet ist.

Während einer Grundoxidation wird eine isolierende Passivierungsschicht 321 aus Siliziumoxid auf die obere Hauptoberfläche 319 des Siliziumkristalls 350 aufgebracht.

Durch bekannte Fotoverfahren werden Bereiche der Hauptoberfläche 319 abgedeckt und eine n-dotierte Schicht von oben in den Halbleiterkristall 350 ein­ gebracht.

Aus Fig. 6b ist ersichtlich, daß zwischen den bei­ den Bereichen der n-dotierten Schicht 323 ein un­ veränderter Bereich der ursprünglichen Schicht 313 bestehen bleibt, so daß ein linker Bereich 323l und ein rechter Bereich 323r der zusätzlichen Schicht entsteht.

Die Schicht 323 wird vorzugsweise durch Ionenim­ plantation mit einem anschließenden Diffusionsvor­ gang hergestellt. Beispielsweise werden Phosphor­ atome eingebracht.

Anschließend wird gemäß Fig. 6c die Hauptoberflä­ che 319 des Siliziumkristalls bereichsweise abge­ deckt und, beispielsweise durch die Implantation von Boratomen eine oberste Schicht 311, nämlich eine p-dotierte Schicht in den Halbleiterkristall 350 eingebracht. Dabei werden Boratome nicht nur in den oberen Bereich der linken zusätzlichen Schicht 323l sondern auch in einen rechts daran angrenzen­ den Bereich der ursprünglichen Schicht 313.

Der Bereich der Schicht 313, der während dieser Im­ plantation unversehrt bleibt, dient später bei der fertigen in Fig. 4 wiedergegebenen Halbleiteran­ ordnung 300 als Barriere 325, die den Durchbruchbe­ reich der Halbleiteranordnung beziehungsweise der hier dargestellten Zener-Diode von deren Rand, der in Fig. 6c rechts liegt, fernhält.

Durch weitere bekannte Foto- und Ätzschritte wird die obere Hauptoberfläche des Halbleiterkristalls 350 weiter bearbeitet und dabei die Passivierungs­ schicht 321 bereichsweise abgetragen. Anschließend wird die Metallschicht, die in Fig. 4 dargestellt ist, aufgetragen, wobei ein erster Bereich 317′ und ein zweiter Bereich 317′′ der Metallschicht herge­ stellt wird (siehe Fig. 4).

Darüber hinaus wird auch die untere Hauptoberfläche des Siliziumkristalls 350 mit einer Metallschicht versehen, die in Fig. 4 mit der Bezugsziffer 317 gekennzeichnet ist.

Nach allem ist ersichtlich, daß sich die Vorteile der erfindungsgemäßen Halbleiteranordnung auf ein­ fache Weise mit Hilfe von bekannten Herstellungs­ schritten erzielen lassen. Dadurch wird also die Herstellung eines derartigen Halbleiterschaltele­ ments einfach durchführbar sein.

Claims (16)

1. Halbleiteranordnung mit mehreren übereinander­ liegenden, verschiedene Dotierungsarten und -dich­ ten aufweisenden Schichten, die einen Grenzbereich zweier benachbarter Schichten entgegengesetzten Leitfähigkeitstyps bilden, gekennzeichnet durch eine im Inneren des Grundsubstrats angeordnete zu­ sätzliche Schicht (223; 323; 423), deren Dotierungs­ art und -dichte von der Dotierung benachbarter Schichten (211, 213; 311, 313; 411, 413) abweicht.

2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß zwei verschiedene Dotierungs­ dichten aufweisende, übereinanderliegende Schichten (213, 215; 313, 315; 413, 415) gleichen Leitfähigkeits­ typs vorgesehen sind und eine darüberliegende Schicht (211; 311; 411) entgegengesetzten Leitfähig­ keitstyps.

3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die zusätzliche Schicht (223; 323; 423) bis zu dem Grenzbereich der beiden benachbarten Schichten gleichen Leitfähigkeitstyps reicht.

4. Halbleiteranordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß die zusätzliche Schicht (323; 423) im Bereich des äuße­ ren Randes der angrenzenden Schichten durch eine Barriere (325; 425) unterbrochen ist.

5. Halbleiteranordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß die obere Hauptoberfläche (219; 319; 419) zumindest be­ reichsweise durch eine Passivierungsschicht (221; 321; 421) abgedeckt ist, die vorzugsweise aus Siliziumoxid besteht.

6. Halbleiteranordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß die untere Hauptoberfläche mit einer Metallschicht (217; 317; 417) überdeckt ist, an der zumindest die direkt angrenzende Schicht elektrisch leitend ange­ schlossen ist.

7. Halbleiteranordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß auf der oberen Hauptoberfläche (219; 319; 419) eine Me­ tallschicht (217′; 317′; 417′) vorgesehen ist, die die oberste Schicht (211; 311; 411) entgegengesetzten Leitfähigkeitstyps überdeckt, daß vorzugsweise auch Bereiche der Passivierungsschicht (221; 321; 421) überdeckt sind.

8. Halbleiteranordnung nach einem der vorherge­ henden Ansprüche, dadurch gekennzeichnet, daß auf der oberen Hauptoberfläche (419) auch in dem Be­ reich eine Metallschicht (417′′) vorgesehen ist, in den die zusätzliche Schicht (423r) diese Hauptober­ fläche berührt, und daß diese Metallschicht gegen­ über den anderen Metallschichten (417′) auf der oberen Hauptoberfläche isoliert ist.

9. Verfahren zur Herstellung einer Halbleiteran­ ordnung, insbesondere einer Halbleiteranordnung nach einem der Ansprüche 1 bis 8, mit mehreren, aufeinanderfolgenden Foto-, Abdeckungs- und Dotie­ rungsschritten, mit denen in ein Halbleitersubstrat verschiedene Dotierungsarten und -dichten aufwei­ sende Schichten eingebracht werden, so daß minde­ stens ein Grenzbereich zweier benachbarter Schich­ ten entgegengesetzten Leitfähigkeitstyps gebildet wird, dadurch gekennzeichnet, daß in das Grund­ substrat zur Schaffung einer zusätzlichen Schicht eine Schicht mit einer von der bereits bestehenden Dotierung abweichenden Dotierungsdichte eingebracht und in diese zusätzliche Schicht eine Schicht mit entgegengesetztem Leitfähigkeitstyp eingebracht wird.

10. Verfahren nach Anspruch 9, dadurch gekenn­ zeichnet, daß zumindest die zusätzliche Schicht mittels Ionenimplantation eingebracht wird.

11. Verfahren nach Anspruch 9 oder 10 dadurch gekennzeichnet, daß die zusätzliche Schicht so aus­ gebildet wird, daß im Randbereich der Halbleiteran­ ordnung eine Unterbrechung dieser Schicht gegeben ist.

12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß Metallschichten auf die obere und/oder untere Hauptoberfläche der Halblei­ teranordnung aufgebracht werden.

13. Verfahren nach Anspruch 12, dadurch gekenn­ zeichnet, daß die Metallschichten auf der oberen Hauptoberfläche zumindest mit der an diese Fläche angrenzenden obersten Schicht elektrisch leitend verbunden ist, deren Leitfähigkeitstyp gegenüber der untersten und/oder angrenzenden Schicht entge­ gengesetzt ist.

14. Verfahren nach Anspruch 12 oder 13, dadurch gekennzeichnet, daß auch die zusätzliche Schicht mit einer Metallschicht abgedeckt und elektrisch leitend verbunden wird, soweit diese die obere Hauptoberseite der Halbleiteranordnung berührt, und daß diese Metallschicht gegenüber anderen isoliert ist.

15. Verfahren nach einem der Ansprüche 9 bis 14, dadurch gekennzeichnet, daß zumindest bereichsweise eine Passivierungsschicht aufgebracht wird, die vorzugsweise durch einen Oxidationsvorgang erzeugt wird.

16. Verfahren nach Anspruch 15, dadurch gekenn­ zeichnet, daß auch die Passivierungsschicht von ei­ ner Metallschicht überdeckt wird.