CN108735599A - 半导体器件及其制作方法 - Google Patents

半导体器件及其制作方法 Download PDF

Info

Publication number
CN108735599A
CN108735599A CN201710271479.6A CN201710271479A CN108735599A CN 108735599 A CN108735599 A CN 108735599A CN 201710271479 A CN201710271479 A CN 201710271479A CN 108735599 A CN108735599 A CN 108735599A
Authority
CN
China
Prior art keywords
passivation layer
semiconductor devices
original structure
groove
doped region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710271479.6A
Other languages
English (en)
Inventor
罗梓源
曾清秋
许志维
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dunnan Science And Tech Co Ltd
Lite On Semiconductor Corp
Original Assignee
Dunnan Science And Tech Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dunnan Science And Tech Co Ltd filed Critical Dunnan Science And Tech Co Ltd
Priority to CN201710271479.6A priority Critical patent/CN108735599A/zh
Publication of CN108735599A publication Critical patent/CN108735599A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/298—Semiconductor material, e.g. amorphous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开一种半导体器件及其制作方法，此方法首先提供一半导体基板，接着图案化半导体基板以形成一高原结构及一相邻于高原结构的沟槽，此后形成一钝化层以覆盖沟槽的壁面，其中钝化层包括一氮化物层，最后形成一电极层于高原结构的表面上。据此，本发明可缩短制造时间并降低生产成本。

Description

半导体器件及其制作方法
技术领域
本发明涉及一种半导体器件及其制作方法，特别是涉及一种具有高原结构的半导体器件及其制作方法。
背景技术
整流二极管是各种电子系统中最基本的组成元件之一，小至家电用品，大至工业设备用电，电子系统少了它将无法正常运作。
对于整流二极管的制作，目前主要采用GPP(Glass Passivation Pellet，玻璃钝化)工艺，GPP整流二极管凭借玻璃层及钝化层的包覆而具有很高的可靠性，且能应用于高端产品中。
现有技术的GPP工艺虽为业界常用的方法之一，但其依然存在诸多缺点。例如，如图1所示，GPP整流二极管D中的玻璃层G的立体结构不仅给后段封装与外观检测的判断造成不便，且玻璃层在成型之前，必须在硅芯片表面配置玻璃粉及玻璃光致抗蚀剂，其中玻璃粉无疑对无尘室环境造成一定的污染，且玻璃光致抗蚀剂的使用使得成本增加；除此之外，GPP工艺需投资昂贵的设备，其运转成本也高，故容易导致生产成本偏高。
发明内容
本发明所要解决的技术问题在于，针对现有技术的不足提供一种半导体器件及其制作方法，其可优化现有的生产过程，且所制成的半导体器件可避免因玻璃层而造成的使用上的问题。
为了解决上述的技术问题，本发明所采用的其中一技术方案是，提供一种半导体器件的制作方法，其包括：提供一半导体基板；图案化所述半导体基板，以形成一高原结构及一相邻于所述高原结构的沟槽；形成一钝化层，以共形地覆盖所述沟槽的壁面，其中所述钝化层包括一氮化物层；形成一电极层于所述高原结构的表面上。
进一步地，在图案化所述半导体基板的步骤中，还进一步包括：形成一图案化光致抗蚀剂于所述半导体基板上，所述图案化光致抗蚀剂覆盖所述半导体基板的一中央区域，并暴露出所述半导体基板的一周边区域，其中，所述周边区域围绕所述中央区域；蚀刻所述半导体基板，以于所述中央区域形成所述高原结构，并于所述周边区域形成所述沟槽；移除所述图案化光致抗蚀剂。
进一步地，在形成所述钝化层步骤中，还进一步包括：沉积一钝化层，以覆盖所述高原结构的表面与所述沟槽的壁面；移除所述钝化层的一部分，以暴露出所述高原结构的表面。
进一步地，沉积所述钝化层的方法包括低压化学气相沉积(LPCVD)。
进一步地，在沉积所述钝化层的步骤中，还进一步包括：依序沉积一半绝缘多晶硅层、一第一氧化物层、所述氮化物层以及一第二氧化物层于所述高原结构的表面与所述沟槽的壁面上。
进一步地，移除所述钝化层的一部分的方法包括表面研磨。
为了解决上述的技术问题，本发明所采用的另一技术方案是，提供一种半导体器件，其包括一半导体基板、一钝化层以及一电极层，所述半导体基板包括一高原结构以及一相邻于所述高原结构的沟槽；所述钝化层共形地覆盖所述沟槽的壁面，其中，所述钝化层包括一氮化物层所述电极层形成于所述高原结构的表面。
进一步地，所述半导体基板具有一第一型重掺杂区、一位于所述第一型重掺杂区上的第一型掺杂区以及一位于所述第一型掺杂区上的第二型掺杂区，且所述第一型掺杂区与所述第二型掺杂区之间形成有一异质接面。
进一步地，所述沟槽围绕所述高原结构，所述沟槽穿过所述第二型掺杂区且延伸至所述第一型掺杂区中，且所述沟槽的宽度从所述第二型掺杂区朝所述第一型掺杂区的方向渐减。
进一步地，所述钝化层包括一半绝缘多晶硅层、一第一氧化物层以及一第二氧化物层，所述第一氧化物层与所述第二氧化物层位于所述半绝缘多晶硅层上，且所述氮化物层位于所述第一氧化物层与所述第二氧化物层之间。
本发明的有益效果在于，本发明技术方案所提供的半导体器件及其制作方法可通过“一钝化层共形地覆盖沟槽的壁面，其中钝化层包括一氮化物层”以及“形成一钝化层以共形地覆盖沟槽的壁面，其中钝化层包括一氮化物层”的技术特征，不需要引入昂贵的设备，即可有效简化现有技术的繁复流程步骤，特别是可降低对光致抗蚀剂的需求，而可降低生产成本。
为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。
附图说明
图1为现有技术的整流二极管的结构示意图。
图2为本发明的半导体器件的制作方法的流程示意图。
图3为对应本发明的半导体器件的制作方法的步骤S102的制造过程示意图。
图4至图6为对应本发明的半导体器件的制作方法的步骤S104的制造过程示意图。
图7至图9为对应本发明的半导体器件的制作方法的步骤S106的制造过程示意图。
图10为利用本发明的半导体器件的制作方法所制成的半导体器件的结构示意图。
图11为利用本发明的半导体器件的制作方法所制成的半导体器件的上视示意图。
具体实施方式
本发明所公开的内容主要涉及一种半导体器件的创新制作方法，其不需要引入昂贵的设备，即可有效简化现有技术的繁复流程步骤，特别是可降低对光致抗蚀剂的需求，而可降低生产成本。
以下是通过特定的具体实施例来说明本发明所公开有关“半导体器件及其制作方法”的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的精神下进行各种修饰与变更。另外，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明的保护范围。
请参阅图2，为本发明一较佳实施例的半导体器件的制作方法的流程示意图。如图所示，半导体器件的制作方法S100至少包括以下几个步骤：步骤S102，提供一半导体基板；步骤S104，图案化半导体基板，以形成一高原结构及一相邻于高原结构的沟槽；步骤S106，形成一钝化层，以共形地覆盖沟槽的壁面，其中钝化层包括一氮化物层；步骤S108，形成一电极层于高原结构的表面上。半导体器件的制作方法S100适用于各种具有高原(mesa)结构的主动或被动组件，例如二极管及晶体管。
步骤S102中，如图3所示，半导体基板1具有一第一型重掺杂区11、一位于第一型重掺杂区11上的第一型掺杂区12及一位于第一型掺杂区12上的第二型掺杂区13，其中第一型重掺杂区11与第一型掺杂区12之间形成有一第一半导体接面14，且第一型掺杂区12与第二型掺杂区13之间形成有一第二半导体接面15。本实施例中，半导体基板1可为锗、硅或砷化镓基板，也可为基本半导体(elementary semiconductor)物质(如碳化硅、砷化铟、磷化铟等)或合金半导体物质的基板，然半导体基板1的种类并不限于以上所述，且可依产品规格与制程条件选用合适的基板。
更进一步地说，第一型重掺杂区11、第一型掺杂区12及第二型掺杂区13可通过扩散掺杂而形成，其中第一型重掺杂区11可为N+形区或P+形区，第一型掺杂区12可相对为N形区或P形区，第二型掺杂区13可相对为P形区或N形区，依此所形成的第一半导体接面14为一同质接面，且所形成的第二半导体接面15为一异质接面(即PN接面)。须说明的是，图3所示的半导体基板1的设计仅是举例，并不限定本发明，实际上半导体基板1中的掺杂区与接面的组成可依需求调整，例如，半导体基板1可仅具有一异质接面。
步骤S104中，如图4至图6所示，是先形成一图案化光致抗蚀剂2于半导体基板1上，再从半导体基板1未被图案化光致抗蚀剂2遮蔽的表面，来移除半导体基板1的一部分，然后再移除图案化光致抗蚀剂2。更进一步地说，半导体基板1具有一中央区域C及一围绕中央区域C的周边区域P，图案化光致抗蚀剂2是覆盖中央区域C并暴露出周边区域P，以定义出高原结构16的预定成型区域及芯片的切割道区域，其中切割道区域可供分割半导体基板1成多个特定形状(如正方形、菱形或六边形)的半导体芯片。
本实施例中，可利用旋转涂布、软烤、曝光及硬烤等步骤来形成图案化光致抗蚀剂2，并且可依据半导体基板1的材质及芯片的预定形状，选用合适的加工方式(如化学蚀刻、刀具切割或喷砂切割)从周边区域P切割半导体基板1，以于中央区域C形成一高原结构16同时于周边区域P形成一沟槽17，其中沟槽17穿过第二型掺杂区13且延伸至第一型掺杂区12中，且沟槽17的宽度从第二型掺杂区13朝第一型掺杂区12的方向渐减。
较佳地，在步骤S104完成后，可再对半导体基板1进行平整化处理，例如，利用酸性液体对半导体基板1的加工面(如高原结构16的表面及沟槽17的壁面)进行酸洗，以消除粗糙、细微破裂、晶格差排等表面缺陷，而确保后续步骤中形成的结构可与半导体基板1紧密接合。
步骤S106中，如图7至图9所示，是先沉积一钝化层3覆盖高原结构16的表面及沟槽17的壁面，再移除钝化层3的一部分使高原结构16的表面外露。本实施例中，钝化层3为四层结构，包括一半绝缘多晶硅层31、一第一氧化物层32、一氮化物层33及一第二氧化物层34(如图8所示)，其可利用低压化学气相沉积(LPCVD)法连续地形成于高原结构16的表面及沟槽17的壁面上，而后被覆于高原结构16表面的钝化层3可通过平坦化处理被移除，例如，直接对半导体基板1的正、背面进行表面研磨，且研磨厚度须超过钝化层3的厚度，以将钝化层3的多余部分移除，而第一型重掺杂区11的厚度在研磨下亦会减少(如图9所示)。本实施例中，半绝缘多晶硅层31的材料可为SIPOS(Semi-Insulating Polycrystalline Silicon)，第一和第二氧化物层32、34可为LTO(Low Temperature Oxide)，但不限于此。
值得说明的是，本发明通过形成四层结构的钝化层3，其中氮化物层33及第二氧化物层34可取代现有技术的玻璃层，因此，不需要使用玻璃粉进行钝化，且可避免因玻璃层所造成的半导体组件在使用上的问题。再者，本发明利用直接研磨的方式将钝化层3的多余部分移除，不仅可减少一次光致抗蚀剂的使用，且因为移除部分钝化层3的流程，可从原本包括形成光致抗蚀剂及蚀刻等数个步骤简化成只有单一步骤，因此，可进一步将繁复且耗时的流程步骤精简化。
步骤S108中，如图10及图11所示，电极层4为一可形成奥姆接触(Ohmic contact)的镀层，且可利用表面电镀形成于高原结构16的表面，以于半导体基板1的正、背面分别形成正极及负极。本实施例中，电极层4可为铝镀层、镍镀层、银镀层或金二次镀层，但不限于此。步骤S108完成后，即可制成半导体组件Z，其包括一高原结构16及一相邻于高原结构16的沟槽17，钝化层3共形地覆盖沟槽17的壁面，电极层4形成于高原结构16的表面上。
实施例的功效
首先，本发明实施例所提供的半导体器件的制作方法，其通过形成四层结构的钝化层，其中氮化物层及第二氧化物层可取代现有技术的玻璃层，因此，不需要使用玻璃粉进行钝化，且可避免因玻璃层所造成的半导体器件在使用上的问题。
再者，本发明实施例所提供的半导体器件的制作方法，其利用直接研磨的方式将钝化层的多余部分移除，不仅可减少一次光致抗蚀剂的使用，且因为移除部分钝化层的流程，可从原本包括形成光致抗蚀剂及蚀刻等数个步骤简化成只有单一步骤，因此，可进一步将繁复且耗时的流程步骤精简化。
此外，本发明实施例所提供的半导体器件的制作方法，其不需要引入昂贵的设备，即可有效简化现有技术的繁复流程步骤，特别是可降低对光致抗蚀剂的需求，而可降低生产成本；并且，其所制成的半导体器件可具有良好的电气性能(如较高的逆向耐压性能及较低的漏电流)，因而可广泛应用于各式整流二极管。
以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的权利要求书的保护范围，故凡运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的权利要求书的保护范围内。

Claims (10)

1.一种半导体器件的制作方法，其特征在于，所述半导体器件的制作方法包括：
提供一半导体基板；
图案化所述半导体基板，以形成一高原结构及一相邻于所述高原结构的沟槽；
形成一钝化层，以共形地覆盖所述沟槽的壁面，其中所述钝化层包括一氮化物层；以及
形成一电极层于所述高原结构的表面上。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，在图案化所述半导体基板的步骤中，还进一步包括：
形成一图案化光致抗蚀剂于所述半导体基板上，所述图案化光致抗蚀剂覆盖所述半导体基板的一中央区域，并暴露出所述半导体基板的一周边区域，其中，所述周边区域围绕所述中央区域；
蚀刻所述半导体基板，以于所述中央区域形成所述高原结构，并于所述周边区域形成所述沟槽；以及
移除所述图案化光致抗蚀剂。
3.根据权利要求1所述的半导体器件的制作方法，其特征在于，在形成所述钝化层步骤中，还进一步包括：
沉积一钝化层，以覆盖所述高原结构的表面与所述沟槽的壁面；以及
移除所述钝化层的一部分，以暴露出所述高原结构的表面。
4.根据权利要求3所述的半导体器件的制作方法，其特征在于，沉积所述钝化层的方法包括低压化学气相沉积。
5.根据权利要求3所述的半导体器件的制作方法，其特征在于，在沉积所述钝化层的步骤中，还进一步包括：依序沉积一半绝缘多晶硅层、一第一氧化物层、所述氮化物层以及一第二氧化物层于所述高原结构的表面与所述沟槽的壁面上。
6.根据权利要求3所述的半导体器件的制作方法，其特征在于，移除所述钝化层的一部分的方法包括表面研磨。
7.一种半导体器件，其特征在于，所述半导体器件包括：
一半导体基板，所述半导体基板包括一高原结构以及一相邻于所述高原结构的沟槽；
一钝化层，所述钝化层共形地覆盖所述沟槽的壁面，其中，所述钝化层包括一氮化物层；以及
一电极层，所述电极层形成于所述高原结构的表面。
8.根据权利要求7所述的半导体器件，其特征在于，所述半导体基板具有一第一型重掺杂区、一位于所述第一型重掺杂区上的第一型掺杂区以及一位于所述第一型掺杂区上的第二型掺杂区，且所述第一型掺杂区与所述第二型掺杂区之间形成有一异质接面。
9.根据权利要求8所述的半导体器件，其特征在于，所述沟槽围绕所述高原结构，所述沟槽穿过所述第二型掺杂区且延伸至所述第一型掺杂区中，且所述沟槽的宽度从所述第二型掺杂区朝所述第一型掺杂区的方向渐减。
10.根据权利要求7所述的半导体器件，其特征在于，所述钝化层包括一半绝缘多晶硅层、一第一氧化物层以及一第二氧化物层，所述第一氧化物层与所述第二氧化物层位于所述半绝缘多晶硅层上，且所述氮化物层位于所述第一氧化物层与所述第二氧化物层之间。
CN201710271479.6A 2017-04-24 2017-04-24 半导体器件及其制作方法 Pending CN108735599A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710271479.6A CN108735599A (zh) 2017-04-24 2017-04-24 半导体器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710271479.6A CN108735599A (zh) 2017-04-24 2017-04-24 半导体器件及其制作方法

Publications (1)

Publication Number Publication Date
CN108735599A true CN108735599A (zh) 2018-11-02

Family

ID=63934028

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710271479.6A Pending CN108735599A (zh) 2017-04-24 2017-04-24 半导体器件及其制作方法

Country Status (1)

Country Link
CN (1) CN108735599A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3876288A1 (fr) * 2020-03-05 2021-09-08 STMicroelectronics (Tours) SAS Formation d'un thyristor, triac ou diode de suppression de tensions transitoires
EP4322208A1 (en) * 2022-08-10 2024-02-14 Littelfuse Semiconductor (Wuxi) Co., Ltd. Mesa device with stack thin film passivation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677562A (en) * 1996-05-14 1997-10-14 General Instrument Corporation Of Delaware Planar P-N junction semiconductor structure with multilayer passivation
CN2446660Y (zh) * 2000-08-18 2001-09-05 敦南科技股份有限公司 改进的功率组件支架结构
CN103730430A (zh) * 2013-12-16 2014-04-16 启东吉莱电子有限公司 一种台面大功率半导体器件多层复合膜钝化结构及其制备工艺
CN105977154A (zh) * 2016-06-06 2016-09-28 北京时代民芯科技有限公司 一种基于扩散工艺具有双缓冲层快恢复二极管芯片制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677562A (en) * 1996-05-14 1997-10-14 General Instrument Corporation Of Delaware Planar P-N junction semiconductor structure with multilayer passivation
CN2446660Y (zh) * 2000-08-18 2001-09-05 敦南科技股份有限公司 改进的功率组件支架结构
CN103730430A (zh) * 2013-12-16 2014-04-16 启东吉莱电子有限公司 一种台面大功率半导体器件多层复合膜钝化结构及其制备工艺
CN105977154A (zh) * 2016-06-06 2016-09-28 北京时代民芯科技有限公司 一种基于扩散工艺具有双缓冲层快恢复二极管芯片制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3876288A1 (fr) * 2020-03-05 2021-09-08 STMicroelectronics (Tours) SAS Formation d'un thyristor, triac ou diode de suppression de tensions transitoires
FR3107988A1 (fr) * 2020-03-05 2021-09-10 Stmicroelectronics (Tours) Sas Formation d'un thyristor, triac ou diode de suppression de tensions transitoires
US11610988B2 (en) 2020-03-05 2023-03-21 Stmicroelectronics (Tours) Sas Thyristor, triac and transient-voltage-suppression diode manufacturing
EP4322208A1 (en) * 2022-08-10 2024-02-14 Littelfuse Semiconductor (Wuxi) Co., Ltd. Mesa device with stack thin film passivation

Similar Documents

Publication Publication Date Title
US6426541B2 (en) Schottky diode having increased forward current with improved reverse bias characteristics and method of fabrication
US6399996B1 (en) Schottky diode having increased active surface area and method of fabrication
US20150061084A1 (en) Substrate, method of fabricating the same, and application the same
CN103337553B (zh) 一种薄膜覆盖正面电极的硅太阳能电池及其制造工艺
WO2002009174A1 (en) Schottky diode having increased active surface area with improved reverse bias characteristics and method of fabrication
CN102185005A (zh) 一种选择性发射极电池的制作方法
CN103515451A (zh) 双凹沟槽式肖特基势垒元件
CN110600535A (zh) 一种肖特基二极管芯片及其制备方法
CN108735599A (zh) 半导体器件及其制作方法
CN106057914A (zh) 基于双台阶场板终端的4H‑SiC肖特基二极管及制作方法
US8975719B2 (en) Process for forming a planar diode using one mask
CN102324390A (zh) 整流二极管管芯制造方法
CN103187288B (zh) 一种带有静电保护功能的沟槽半导体功率器件的制备方法
CN218632054U (zh) 一种复合沟槽型肖特基二极管器件
CN104637793A (zh) 一种碳化硅器件终端结构的制作方法
CN104124151A (zh) 一种沟槽结构肖特基势垒二极管及其制作方法
CN210272370U (zh) 一种肖特基二极管芯片
CN105990134B (zh) 一种制作二极管的方法
CN113800463A (zh) 一种芯片间导电桥结构及制造方法
CN111106181B (zh) 快恢复二极管及其制备方法
TW201838036A (zh) 半導體元件及其製作方法
EP0093866A2 (en) Schottky diode
CN210110785U (zh) 一种肖特基器件结构
US11764110B2 (en) Moat coverage with dielectric film for device passivation and singulation
CN117476641B (zh) 高压放电管及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20181102