FR2476913A1 - Circuit a plusieurs couches pour integration a grande echelle et procede de fabrication de ce circuit - Google Patents
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Abstract
LE CIRCUIT SELON L'INVENTION COMPREND UN SUBSTRAT ISOLANT RESISTANT A LA CHALEUR 11, UNE COUCHE CONDUCTRICE 12 CONSTITUEE D'UN ALLIAGE D'UN METAL NOBLE ET D'UNE PETITE QUANTITE DE METAL DE BASE, ET FORMEE SUR UNE ZONE PREDETERMINEE DU SUBSTRAT; ET UNE COUCHE ISOLANTE 13 CONSTITUEE D'UN OXYDE DU METAL DE BASE ET FORMEE SUR LA ZONE RESTANTE DU SUBSTRAT NON RECOUVERTE PAR LA COUCHE CONDUCTRICE.
Description
1.
La présente invention concerne un circuit à plu-
sieurs couches convenant à une intégration à grande échelle,
qui est destiné à être utilisé dans des systèmes de traite-
ment de données et de télécommunications, ainsi qu'un procédé de fabrication d'un circuit de ce type. Pour fabriquer un circuit classique à plusieurs
couches, tel que le circuit proposé dans le brevet des Etats-
Unis d'Amérique n0 3.350.498, une première couche conductrice
(appelée ci-après "masse") est formée sur une partie sélec-
1G tionnée de la surface d'un substrat isolant par la technique
d'impression par pochoir. Une couche isolante est alors for-
mée à la fois sur la surface restante du substrat et sur une
partie sélectionnée de la surface de la première couche con-
ductrice. Enfin, une seconde couche conductrice (appelée ci-
après "métal plaqué") est formée par une technique de galva-
noplastie sélective de façon à pouvoir être connectée élec-
triquement à la première couche conductrice. Cependant, un tel processus présente les inconvénients suivants: (1) la technique d'impression par pochoir perturbe
ZO la fabrication des fines lignes de conducteurs (ayant chacu-
ne une largeur inférieure à environ 200-150 microns).
(2) Si le même métal de base est utilisé à la fois pour la couche de masse et la couche en métal plaqué, ces couches sont inévitablement'sujettes à oxydation lorsqu'elles 2.
sont exposées à une atmosphère oxydante o règne une tempéra-
ture élevée. Pour cette raison, une couche protectrice doit être utilisée sur la surface de la c*ouche en métal de base
de façon à en éviter la corrosion.
(3) D'autre part, si la couche de masse est en métal de base et que la couche de métal plaqué est en métal noble,
la zone située au-dessous de la couche de masse est par consé-
quent gravée par gravage de la couche de masse (ce qu'on ap-
pelle "effet de gravage latéral").
Pour donner une meilleure adhérence entre la couche de masse et la couche de métal plaqué une telle structure o un métal noble différent de celui de la couche de masse est formé sur celle-ci,est proposée dans un article intitulé:
"Preparation and Properties of Beam Crossovers for Intercon-
nections in Thin Film Circuits" par A. Pfahnl et R. W. Berry,
"Thin Solid Films", publié en 1972, pp. 51-55.
Ce circuit comprend une couche de masse (constituée d'une couche adhésive en titane et d'une couche d'électrode de galvanoplastie en palladium) formée sur un substrat, et une couche plaquée d'or sur la couche de masse. Cependant, avec une telle structure, l'effet de gravage latéral se produira dans la couche de base lorsque la zone de cette couche qui n'est revêtue d'aucune couche de métal plaqué est enlevée par
gravage. Il-en résulte que dans le circuit à plusieurs cou-
ches ainsi formé, chaque partie de contact entre le métal de base et le métal noble est détériorée par la diffusion de
leurs atomes de métal.
Un procédé efficace de fabrication du circuit à plu-
sieurs couches est décrit dans le brevet des Etats-Unis d'Amé-
rique nO 3.461.347. Dans ce procédé, une couche de métal de base est formée sur un substrat. De plus, la zone de la couche de métal de base sur laquelle aucune couche conductrice n'est appliquée est oxydée par oxydation de la couche de métal de
base de façon à constituer une couche isolante. Pour cette rai-
son, la couche conductrice doit être constituée d'un métal de base oxydable. Il en résulte que la couche de métal de base est inévitablement soumise aux effets de l'oxydation et de la 3. corrosion.
Un objet de la présete invention est par consé-
quent de prévoir un circuit à plusieurs couches et un procé-
dé de fabricationde ce circuit qui soient exempts des incon-
vénients cités ci-dessus.
Selon l'un des aspects de la présente invention,on prévoit un circuit à plusieurs couches comprenant un substrat
isolant résistant à la chaleur,une couche conductrice consti-
tuée d'un alliage de métal noble et d'une petite quantité de
métal de base et formée sur une zone prédéterminée du subs---
trat; et une couche isolante constituée d'un oxyde du métal de base et formée sur la zone restante du substrat qui n'est pas
recouverte par la couche conductrice.
Selon un autre aspect de la présente invention, on prévoit un procédé perfectionné de fabrication du circuit
à plusieurs couches comprenant les étapes suivantes: le dé-
pôt d'une couche de métal de base sur un substrat isolant ré-
sistant à la chaleur; le dépôt d'une couche conductrice de mé-
tal noble sur une zone prédéterminée de la couche de métal de
base; et la transformation de la zone restante, non recouver-
te par la couche conductrice en métal de base, en oxyde métal-
lique isolant par oxydation à température élevée.
La présente invention sera bien comprise lors de
la description suivante faite en liaison avec les dessins ci-
joints dans lesquels:
La figure 1 représente un premier mode de réalisa-
tion de la présente invention;
La figure 2 représente un second mode de réalisa-
tion de la présente invention; Les figures 3A et 3B représentent un procédé de 3u fabrication du premier mode de réalisation de la présente invention;
Les figures 4A et 4B représentent un autre procé-
dé de fabrication du premier mode de réalisation de la présen-
te invention; Les figures 5A à 5C représentent une variante du premier mode de réalisation de la présente invention et un 4. procédé de fabrication de cette variante; et
Les figures 6A à 6E représentent un procédé de fa-
brication du second mode de réalisation de la présente in-
vention. Dans les figures, les mêmes références représentent
des mêmes éléments structurels.
En liaison avec la figure 1 un premier mode de réalisation de la présente invention comprend un substrat 11 en
alumine-céramique isolant et résistant à la chaleur, une cou-
che conductrice 12 formée sur une zone prédéterminée du subs-
trat ll,et une couche titane-oxyde 13 formée sur la zone res-
tante du substrat Il. La couche conductrice 12 est constituée d'or ne contenant pas plus d'un pourcent de titane. Comme la couche conductrice 12 et la couche 13 sont contiguës,l'effet
de gravage latéral cité ci-dessus ne se produit pas.
En liaison avec la figure 2, un second mode de réa-
lisation de la présente invention comprend un substrat 11 en céramique d'alumine, isolant et résistant à la chaleur,une
première couche conductrice 12 formée sur une zone prédétermi-
2U née du substrat 11, une couche 13 en titane-oxyde formée sur la zone restante du substrat 11, une couche de connexion 14
formée sur une zone prédéterminée de la couche 12 avec le mê-
me matériau que celui de la couche conductrice 12, une couche isolante 15 formée sur la couche 13 et sur la zone restante de la couche 12,une seconde couche conductrice 16 formée du même matériau que chacune des couches 12 et 14 sur la c ouche 14 ainsi que sur une zone prédéterminée de la couche 15 et une couche en titane-oxyde 17 formée sur la zone restante de
la couche 15. Comme représenté, la couche isolante 15 se trou-
ve au même niveau que la surface supérieure de la couche 14.
Un matériau minéral isolant contenant de l'alumine (A1203) ou du bioxyde de silice (SiO2) comme ingrédient principal est
utilisé pour, la couche 15. Chaque couche 12, 14 et 16 est cons-
tituée d'or contenant une petite quantité de titane. Cependant, tout autre métal noble tel que Ag, Pt ou Pd peut être utilisé
à-la place d'or comme matériau. De tels métaux nobles permet-
tent d'éviter non seulement les problèmes de diffusion et de 5. migration dus à la circulation d'un courant électrique mais également les problèmes d'oxydation et de corrosion. La couche 13 entitane utilisée dans les modes de réalisation précédents peut être constituée d'un autre métal de base tel que Al, Cu, W, Cr, Ta ou Si. Le substrat 14 en alumine-céramique peut
être constitué de stéatite oude glucine.
Les figures 3A et 3B représentent un procédé de fabri-
cation du premier mode de réalisation de la présente inven-
tion.
Comme représenté en figure 3A un fin film 18' en cui-
vre d'une épaisseur de 0,1 micron est déposé sur le substrat
11 par une technique d'évaporation sous vide ou de pulvérisa-
tion. Ensuite, la totalité de la surface du film 18', à l'excep-
tion de la zone sur laquelle la couche conductrice 12 doit être formée, est revêtue d'un matériau photorésistant 151.La couche 12 et alors formée sur la région non revêtue du film 18' comportant le matériau 151 par une technique de revêtement en
or. Dans ce procédé de revêtement,le film 18' agit en cathode.
En liaison avec la figure 3B, la structure ainsi formée est alors chauffée à une température élevée comprise entre 500 et 6000C jusqu'à brûlage du matériau 151. La surface entière
du film 18' à l'exception de la partie située immédiatement au-
dessous de la couche 12 est oxydée de façon à former une cou-
che d'oxyde de cuivre 13'. L'air atmosphérique contenant de l'oxygène à une température élevée comprise entre 600 et 9000C provoque l'oxydation par le film 13' du film en cuivre
18'. Une température aussi élevée provoque également la dif-
fusion du cuivre de la zone située au-dessus de la couche 12
dans la couche d'or 12.
Les figures 4A et 4B représentent un autre procédé de
fabrication du mode de réalisation de la figure 1.
Comme représenté en figure 4A, un fin film en titane
18 et un fin film en palladium 113 (ayant chacun une épais-
seur de 0,1 micron) sont déposés sur le substrat 11 par la
technique d'évaporation sous vide ou de pulvérisation. Ensui-
te, la totalité de la surface du film 113 à l'exception de la 6. zone sur laquelle la couche conductrice 12 doit être formée est revêtue d'un matériau photorésistant 151. La couche 12 est alors formée sur la zone non revêtue du film 113 comportant le matériau 151 par une technique de revêtement en or.Dans cette technique, le film 113 agit en cathode. En liaison avec la figure 4B,la structure ainsi formée est alors portée à une température élevée comprise entre 5000C et 6000C jusqu'à brûlage du matériau 151. La
totalité de la surface du film 18, à l'exception de la.par-
tie située immédiatement au-dessous de la couche 12, est oxy-
dée de f'açon à former la couche d'oxyde de titane 13. L'air atmosphérique porté à une température élevée comprise entre 600 et 9000C provoque l'oxydation par le film 13 du film en titane 18 par l'intermédiaire du film 113 dont l'épaisseur
est de 0,1 micron. Une température aussi élevée provoque éga-
lement la diffusion du titane et du palladium de la zone si-
tuée au-dessous de la couche 12 dans la couche d'or 12. En-
suite, la zone restante du film en palladium 113, qui n'est pas recouverte par la couche 12, est enlevée par gravage en utilisant une solution de FeC13 (7,0 A en poids), HCl (46,5 % en poids) et H20 (46,5 % en poids). Dans ce cas, l'effet de gravage latéral ne se produit pas, car la solution de gravage du palladium utilisée ne peut absolument pas graver la couche 12 (constituée d'un alliage d'or et de palladium). De plus, étant donné que le palladium est utilisé en métal de masse,la couche conductrice en or ayant une bonne adhérence avec le métal de masse peut être facilement plaquée. Le palladium sert aussi à éviter- l'oxydation du métal de masse avant que ne
soit exécuté le processus de revêtement en or..
Les figures 5A à 5C représentent une variante du premier mode de réalisation de la présente invention et un
procédé de fabrication de cette variante.
En liaison avec la figure 5A, le film en titane 18 et un film en aluminium 103 (ayant chacun une épaisseur de 0,1
micron) sont déposés sur la totalité de la surface du subs-
trat 11 en céramique d'alumine par la technique d'évaporation 7. sous vide ou de pulvérisation. La totalité de la surface du
film 103, à l'exception de la zone sur laquelle la couche con-
ductrice 12 doit être formée, est alors revêtue du matériau
photorésistant 151.
Ensuite, en liaison avec la figure 5B, la zone non
revêtue du film en aluminium 103 est alors enlevée par grava-
ge, et le revêtement en or est exécuté pour le film 18 de façon à constituer la couche conductrice 12. La couche 12 a une épaisseur très uniforme étant donné que la couche 103 est
utilisée comme cathode de revêtement ayant une résistance re-
lativement faible. Le gravage cité ci-dessus du film 103 est effectué de façon à faciliter la formation à la fois d'une couche d'or plaqué 12 ayant une bonne adhérence et d'une
couche 12 pratiquement exempte de défauts.
Ensuite, en liaison avec la figure 5C, la structure ainsi formée est alors chauffée à une température élevée comprise entre 500 et 6000C de façon à brûler le matériau photorésistant 151. Ensuite, la structure est chauffée à une
température élevée comprise entre 600 et 9000C. Il en résul-
te que la totalité des surfaces des films 18 et 103, à l'ex-
ception de la partie située immédiatement au-dessous de la couche 12, sont oxydées de façon à former la couche d'oxyde
de titane 13 et la couche d'aluminium 107, respectivement.
Dans cet exemple,étant donné que le film 103 est gravé avant
que ne soit exécuté le processus de revêtement en or, l'ef-
fet de gravage latéral ne se produit pas dans la couche con-
ductrice 12.
Les figures 6A à 6E représentent un procédé de fabri-
cation du mode de réalisation de la figure 2.
Comme représenté en figure 6A, le film en titane 18 ayant une épaisseur de 0,1 micron est déposé sur le substrat en alumine-céramique 11 par la technique d'évaporation sous
vide ou de pulvérisation.La surface du film 18, à l'excep-
tion de la zone sur laquelle la couche conductrice doit être
formée, est alors revêtue de la couche en matériau photorésis-
tant 151. Une première couche conductrice 12 est formée sur la zone non revêtue du film en titane 18 par un processus de
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8. revêtement en or, utilisant le film 18 et la couche 151
comme cathode et masque, respectivement.
En liaison avecla figure 6B,la surface de la couche
12 à l'exception de la zone sur laquelle la couche conduc-
trice 14 est formée et la totalité de la surface de la cou- che de matériau photorésistant 151 sont revêtues d'une autre
couche de matériau photorésistant 152. La couche 14 est for-
mée sur la zone non revêtue de la touche 12 par revêtement
en or en utilisant la couche 152 comme masque.
En liaison avec la figure 6C,la structure ainsi formée est alors chauffée à une température élevée comprise
entre 500 et 6000C, de sorte que les couches en matériau pho-
torésistant 151 et 152 sont brûlées. Ensuite, la structure est chauffée à une température élevée comprise entre 600 et 9000C. Il en résulte que legs atomes de titane de la zone du film 18 recouverte par la couche 12 en or se diffusent dans la couche 12. En même temps, la zone du film en titane 18 non recouverte de la couche 12 est oxydée pour former la couche
d'oxyde de titane 13. D'autre part, l'interdiffusion des ato-
mes d'or entre la couche conductrice 12 et la couche de con-
nexion 14 se produit de façon à consolider les couches 14 et
12,pour constituer un ensemble incorporé.
Comme représenté en figure 6D, la couche isolante en matériau minéral isolant est formée sur la structure
représentée en figure 6C à l'exception de la surface supérieu-
re de la couche 14 au même niveau que celui de la couche de
connexion de la surface supérieure 14.Le procédé de fabrica-
tion est le suivant: une grande quantité de pâte isolante
(non représentée) est d'abord imprimée sur la structure re-
présentée en figure 6C, et la totalité de la structure est
alors cuite à une température de 9001C. La couche isolante ré-
sultante (non représentée) est alors réduite par meulage de la surface jusqu'à mise à nu de la surface supérieure de la
couche 14. Ensuite une seconde couche conductrice 16 est for-
mée à la fois sur la surface supérieure plate de la couche 14 et sur une surface prédéterminée de la couche 15 par un tel
processus de meulage.
9.
Comme il apparaît dans la figure 6E, l'inter-diffu-
sion des atomes d'or entre la couche 16 et la couche 14 est
obtenue de façon à consolider ces couches 14 et 16 pour for-
mer un ensemble incorporé. Une couche 17 en oxyde de titane est formée sur la couche 15 à l'exception de la couche 16. Comme décrit plus haut, la présente invention permet
la fabrication des fines couches conductrices 12 et 16 en mé-
tal noble en évitant l'effet de gravage latéral. En outre, la présente invention permet la réalisation d'une connexion électrique très fiable entre les couches conductrices 12 et
16 grâce à l'utilisation du même matériau conducteur.
La présente invention n'est pas limitée aux exemples
de réalisation qui viennent d'être décrits, elle est au con-
traire susceptible de variantes et de modifications qui appa-
raitront à l'homme de l'art.
10.
Claims (8)
1 - Circuit à plusieurs couches, caractérisé en ce qu'il comprend: - un substrat isolant résistant à la chaleur (11); - une couche conductrice (12) constituée d'un allia- ge de métal noble et d'une petite quantité de métal de base et formée sur une zone prédéterminée du substrat; et - une couche isolante (13) constituée d'un oxyde
dudit métal de base et formée sur la zone restante du subs-
trat non recouverte de la couche conductrice.
2 - Procédé de fabrication d'un circuit à plusieurs
couches, caractérisé en ce qu'il comprend les étapes suivan-
tes: - le dépôt d'une couche de métal de base (18') sur un substrat isolant résistant à la chaleur (11); - le dépôt d'une couche conductrice en métal noble
(12) sur une zone prédéterminée de la couche de métal de ba-
se; et
- la transformation de la zone restante non recouver-
te de la couche conductrice du métal de base enoxyde métal-
lique isolant par oxydation à haute température.
3 - Procédé de fabrication d'un circuit à plusieurs couches, caractérisé en ce qu'il comprend les étapes suivantes:
- le dépôt d'une couche constituée d'un métal de ba-
se (18) sur un substrat isolant résistant à la chaleur (11); - le dépôt d'une couche d'un fin film de métal noble (113) sur la touche de métal de base; - le dépôt d'une couche conductrice (12) d'un autre métal noble sur une zone prédéterminée de la couche en fin film de métal noble;
- la transformation de la zone restante non recouver-
te par la couche conductrice du métal de base en oxyde mé-
tallique isolant par oxydation à une température élevée; et - l'enlèvement de la zone restante non recouverte par la couche conductrice de la couche en fin film de métal
noble par gravage.
4 - Circuit à plusieurs couches, caractérisé en ce que 11. qu'il comprend - un substrat isolant résistant à la chaleur (11);
- une couche conductrice (12) constituée d'un allia-
ge de métal noble et d'une petite quantité de métalde base et formée sur une zone prédéterminée du substrat; - une première couche isolante (13) constituée d'uh oxyde du métal de base et formée sur la zone restante du substrat non recouverte par la couche conductrice; et - une seconde couche isolante (17) en oxyde d'un
autre métal de base et formée sur la première couche isolan-
te. - Procédé de fabrication d'un circuit à plusieurs couches, caractérisé en ce qu'il comprend les étapes suivantes: - le dépôt d'une couche constituée d'un métal de base (18) sur un substrat isolant résistant à la chaleur (11); - le dépôt d'une couche d'un film fin (103) constitué d'un 'autre métal de base différent de celui de la couche formée sur une zone prédéterminée de la couche de métal de baoe; - l'enlèvement de la couche de film fin par gravage; - le dépôt d'une couche conductrice en métal noble (12) sur la zone prédéterminée de la couche en métal de base par revêtement; et
- la transformation de la zone restante non recou-
verte par la couche conductrice du métal de base en oxyde mé-
tallique isolant par oxydation à haute température.
6 - Procédé de fabrication d'un circuit à plusieurs
couches, selon l'une des revendications 2,3 ou 5, caractéri-
sé en ce que la température élevée est réglée à une valeur
comprise entre600 et 900C.
7 - Circuit à plusieurs couches, caractérisé en ce qu'il comprend - un substrat isolant résistant à la chaleur (11); - une première couche conductrice (12) constituée d'un alliage de métal noble et d'une petite quantité de métal de base et formée sur une zone prédéterminée du substrat; - une première couche isolante (13) constituée d'un 12. oxyde du métal de base et formée sur la zone restante du substrat non recouverte par la couche conductrice; - une couche de connexion (14) formée sur une zone prédéterminée de la première couche conductrice; - une seconde couche isolante (15) formée à la fois
sur les zones de la première couche conductrice et de la cou-
che isolante de l'oxyde du métal de base au même niveau que celui de la surface supérieure de la couche de connexion; - une seconde couche conductrice (16) constituée d'un alliage d'un métal noble et d'une petite quantité de métal de base et formée à la fois sur une zone prédéterminée de la seconde couche isolante et sur la surface supérieure de la couche de connexion et; - une troisième couche isolante (17) constituée de l'oxyde du métal de base et formée sur la zone restante de la
seconde couche isolante.
8 - Procédé de fabrication d'un circuit à plusieurs
couches, caractérisé en ce qu'il comprend les étapes sui-
vantes: - le dépôt d'une couche de métal de base(18) sur un substrat isolant résistant à la chaleur (11); - le dépôt d'une couche conductrice de métal noble (12) sur une zone prédéterminée du métal de base; --le dépôt d'une couche de connexion (14) permettant la connexion avec la couche conductrice du même métal noble que celui de la couche conductrice sur une zone prédéterminée de la couche conductrice; - la transformation des zones non recouvertes par la
couche conductrice ou/métal de base en oxyde métallique iso-
lant par oxydation à une température élevée; et - le dépôt d'une couche isolante (15) à la fois sur les zones de la couche conductrice et de la couche isolante en oxyde du métal de base au même niveau que celui de la surface
supérieure de la couche de connexion.
9 - Procédé de fabrication d'un circuit à plusieurs
couches selon la revendication 8, caractérisé en ce que la tem-
pérature élevée est réglée à une valeur comprise entre 600 et
9000C.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2247180A JPS56118396A (en) | 1980-02-25 | 1980-02-25 | Method of forming conductive layer of circuit board |
| JP2247280A JPS56118397A (en) | 1980-02-25 | 1980-02-25 | Method of forming conductive layer of circuit board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2476913A1 true FR2476913A1 (fr) | 1981-08-28 |
| FR2476913B1 FR2476913B1 (fr) | 1985-09-13 |
Family
ID=26359700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8103559A Expired FR2476913B1 (fr) | 1980-02-25 | 1981-02-23 | Circuit a plusieurs couches pour integration a grande echelle et procede de fabrication de ce circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4434544A (fr) |
| FR (1) | FR2476913B1 (fr) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4494131A (en) * | 1980-10-31 | 1985-01-15 | Rikagaku Kenkyusho | Josephson junction element and method of making the same |
| GB2111312A (en) * | 1981-11-04 | 1983-06-29 | Philips Electronic Associated | Substrates for electrical circuits |
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| JPS5975695A (ja) * | 1982-10-23 | 1984-04-28 | 日本碍子株式会社 | セラミツク厚膜回路基板 |
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| US4657778A (en) * | 1984-08-01 | 1987-04-14 | Moran Peter L | Multilayer systems and their method of production |
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| US4866008A (en) * | 1987-12-11 | 1989-09-12 | Texas Instruments Incorporated | Methods for forming self-aligned conductive pillars on interconnects |
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Also Published As
| Publication number | Publication date |
|---|---|
| US4434544A (en) | 1984-03-06 |
| FR2476913B1 (fr) | 1985-09-13 |
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| Date | Code | Title | Description |
|---|---|---|---|
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