EP1702371A1 - Verfahren zum herstellen eines nanoelement-feldeffekttransistors mit surrounded gate struktur - Google Patents

Verfahren zum herstellen eines nanoelement-feldeffekttransistors mit surrounded gate struktur

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EP1702371A1
EP1702371A1 EP05700516A EP05700516A EP1702371A1 EP 1702371 A1 EP1702371 A1 EP 1702371A1 EP 05700516 A EP05700516 A EP 05700516A EP 05700516 A EP05700516 A EP 05700516A EP 1702371 A1 EP1702371 A1 EP 1702371A1
Authority
EP
European Patent Office
Prior art keywords
nanoelement
substrate
gate
field effect
effect transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP05700516A
Other languages
English (en)
French (fr)
Inventor
Franz Kreupl
Robert Seidel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Infineon Technologies AG
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG, Qimonda AG filed Critical Infineon Technologies AG
Publication of EP1702371A1 publication Critical patent/EP1702371A1/de
Withdrawn legal-status Critical Current

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    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
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Definitions

  • the invention relates to a method for producing a nanoelement field effect transistor, a nanoelement field effect transistor and a nanoelement arrangement.
  • Nanostructures such as, for example, nanotubes, in particular carbon nanotubes, and nanorods, also called nanowires, are known as a possible successor to conventional semiconductor electronics.
  • a carbon nanotube is a single-walled or multi-walled, tubular carbon compound.
  • multi-walled nanotubes at least one inner nanotube is coaxially surrounded by an outer nanotube.
  • Single-walled nanotubes typically have a diameter of one nanometer, the length of a nanotube may be several hundred microns. The ends of a nanotube are often completed with half a fullerene molecule each.
  • CNT carbon nanotube field effect transistor
  • nanotubes in particular to nanotubes
  • Carbon nanotubes, nanorods, also called nanowires, are used as nanostructures for an integrated circuit.
  • [2] describes an array of free-standing silicon pillars from which vertical field-effect transistors are formed, wherein the individual silicon pillars are surrounded by a gate oxide and the gate oxide in turn is surrounded by the gate-material polysilicon.
  • [3] discloses a chemical sensor formed of a single nanotube whose circumference is covered with a nanotube
  • Silicon oxide and therefore is surrounded by fine gate material, which is functionalized with respect to the desired chemical reaction to be detected.
  • the nanotube is free, provided without adjoining substrate, and to the respective longitudinal ends of the nanotube only provided as a source region and as a drain region of the formed field effect transistor electrical connections are shown.
  • the invention is based in particular on the problem of specifying a nanoelement field-effect transistor which can be produced in a well-defined and easily controllable manner.
  • a nanoelement is applied to a substrate.
  • a first source / drain region is formed on and / or in the substrate and coupled to a first end portion of the nanoelement.
  • a second source / drain region is formed on and / or in the substrate and coupled to a first end portion of the nanoelement.
  • Source / drain region is formed on and / or in the substrate and coupled to a second end portion of the nanoelement. Further, a surface area of the substrate is removed so that a portion of the nanoelement disposed between the first and second end portions is exposed along the entire circumference of the nanoelement.
  • a gate structure fully complies with the exposed, in other words the exposed, circumference of the nanoelement made up covering. Further, a gate structure is formed to completely cover the gate insulating structure.
  • the nanoelement field effect transistor according to the invention contains a substrate, a nanoelement on the substrate, and a first source / drain region on and / or in the substrate, which is coupled to the first end section of the nanoelement.
  • a second source / drain region on and / or in the substrate is coupled to a second end portion of the nanoelement.
  • a surface area of the substrate is removed such that a portion of the nanoelement disposed between the first and second end portions is exposed along the entire periphery of the nanoelement.
  • a gate insulating structure is provided to fully cover the exposed periphery of the nanoelement. Furthermore, a gate structure is provided which completely covers the gate insulating structure.
  • a nanoelement arrangement having a plurality of nanoelement field effect transistors with the above-mentioned features is provided.
  • a basic idea of the invention is that, after the formation of a planar nanoelement, a surface area of a substrate is removed in such a way that a region of the nanoelement is exposed along its entire circumference. This exposed region is completely covered with a gate-insulating structure and subsequently completely covered with a gate structure, which surrounds the entire circumference of the nanoelement
  • Gate area is created. This allows a particularly sensitive control of the electrical conductivity of the channel region of the nanoelement field effect transistor, which Channel region is formed by the nanoelement region between the two coupled to the source / drain regions end portions.
  • An inventive nanoelement field effect transistor with a surround-gate has an improved performance and can be reproducibly produced.
  • an optimized gate structure is provided by uniformly covering the nanoelement with a gate dielectric and a gate metal in a concentric manner.
  • a surround-gate is advantageous for improving the modulation of individual nano-elements (nanotubes or nanowires) in the bundle.
  • Nanoelement field-effect transistors with a surround-gate produced according to the invention are not known from the prior art. Rather, according to the prior art gate dielectric and gate material after the deposition of a nano-element on the
  • Nanoelement formed so that only a planar gate arrangement is obtained.
  • the invention has the advantage that the capacitance of the gate region does not vary in a circumferential direction around the nanoelement. Due to the coaxial gate arrangement, a larger gate capacitance can be realized, which leads to an increased performance of the transistor. As a result, a deterioration in the modulation of the conductive channel in the nanoelement occurring in the prior art is avoided and a operability of the nanoelement field effect transistor is made possible, in particular at high operating frequencies.
  • An important aspect of the invention is the formation of (for example, suspended or formed on a substrate) nano-elements between a source contact and a drain contact and covering the nanotube with a gate dielectric and a gate metal in a fully comprehensive manner, for example, based on a liquid phase or gas phase deposition process.
  • the advantage of the solution according to the invention is that, once the nano-elements have been produced, they can be uniformly covered with a dielectric layer along the entire circumference of the nano-element, thereby creating a surround-gate.
  • the nanoelement is preferably arranged on the substrate in such a way that the flow of electrical charge carriers through the nanoelement is substantially parallel to the main processing surface of the substrate.
  • an electrically conductive region may be formed and patterned on the nanoelement to form the first and second source / drain regions.
  • a sheet of an electrically conductive material may be deposited on the substrate with the nanotube disposed thereon using, for example, lithography and etch treatment to form the first and second source / drain regions.
  • a common mask may be used.
  • the number of masks is one of the key cost aspects in a semiconductor manufacturing process.
  • structuring realizing the source / drain regions and removing a surface region of the substrate to expose a center region of the nanoelement using a common mask a mask can be saved, thus enabling production of the nanoelement field effect transistor at a reduced cost.
  • An electrically insulating structure for electrically decoupling the first source / drain region and the second source / drain region from the gate structure may be formed on the first source / drain region and on the second source / drain region become. If, according to this embodiment, the two source / drain regions are surrounded by an electrically insulating structure, an undesired electrical short circuit between the source / drain regions and the gate region is avoided in a subsequent deposition of the gate region.
  • the electrically insulating structure can be used as a mask for
  • the structuring of the electrically conductive region and the removal of the surface region of the substrate can be carried out by means of undercutting of the electrically insulating structure.
  • Such undercutting of the electrically insulating structure causes a particularly large area of the nano-element to be exposed, as a result of which an activation along a large portion of the nanoelement is enabled.
  • the sensitivity of the already highly sensitive surround-gate field-effect transistor is additionally increased. This embodiment therefore enables a particularly sensitive control of the nanoelement field effect transistor.
  • the gate insulating structure may be formed as a ring structure surrounding the nanoelement. Furthermore, the gate structure may be formed as a ring structure surrounding the gate insulating structure.
  • the gate structure and / or the gate insulating structure may be formed using an atomic layer deposition (ALD) method.
  • ALD atomic layer deposition
  • Structure to form a precisely predetermined thickness on another structure With the ALD method, a particularly uniform coverage of a structure with a precisely adjustable thickness is possible, which thickness is down to the accuracy of one atomic layer (i.e., down to a few Angstrom
  • Accuracy can be specified.
  • the homogeneous coverage of the nano-element with electrically insulating material for forming the gate-insulating structure allows the highly accurate geometric adjustment of the properties of the nanoelement field-effect transistor, which therefore can be produced with good reproducibility.
  • any other CVD method (“Chemical Vapor Deposition") can be used.
  • the remote surface area of the substrate may be completely or partially filled with the gate insulating structure and with the gate structure. According to this embodiment, mechanically possibly unstable material-free regions in the produced semiconductor-technological product are reduced or avoided, whereby a good quality is achieved.
  • the nanoelement can first be finished and subsequently applied to the substrate.
  • the nano-elements can first be prepared and then dissolved or resuspended in a liquid. Such a liquid may then be applied to a substrate by means of a spinning or spray process, thereby enabling the nanoelement to be applied to the substrate.
  • Langmuir-Blodgett film techniques can be used to deposit finished carbon nanotubes on the substrate.
  • the nanoelement can be grown on the substrate.
  • a catalytic growth (suitable catalyst materials for carbon nanotubes are for example iron, cobalt or nickel) in a CVD apparatus ("Chemical Vapor Deposition") can be performed.
  • the growth of the carbon nanotubes on a catalyst material layer can be realized, for example, by using one or a combination of the materials
  • Acetylene, methane, ethene, ethyne, alcohols and / or acetone is / are introduced into the process chamber.
  • the nanoelement field effect transistor according to the invention will be described in more detail below. Embodiments of the method for producing the nanoelement field effect transistor also apply to the nanoelement field effect transistor and vice versa.
  • the gate insulating structure may comprise, for example, silicon oxide, silicon nitride, aluminum oxide, titanium oxide, tantalum oxide, zirconium oxide and / or hafnium oxide.
  • the gate structure may comprise molybdenum, tantalum, nickel, cobalt, titanium nitride, tantalum nitride, carbon, tungsten and / or polysilicon.
  • the nanoelement may be, for example, a nanotube, a bundle of nanotubes, or a nanorod.
  • the nanoelement may be formed of any material with semiconductive properties that has a sufficiently large length to diameter ratio (aspect ratio), the diameter of the nanoelement typically being in the
  • Nanometer range for example, carbon nanotubes, boron nitride nanotubes, nanowires.
  • a nanoelement formed as a nanorod can comprise silicon, germanium, indium phosphide, gallium nitride,
  • Gallium arsenide, cadmium selenide, zirconium oxide at least one of the III-V semiconductors BN, BP, BAs, AlN, AIP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, at least one of the II-VI Semiconductors ZnO, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, BeS, BeSe, BeTe, MgS, MgSe, at least one of
  • the nanorod can be p-doped or n-doped.
  • a nanotube realized as a nanotube can be a
  • the nanotube may be p-doped or n-doped.
  • substrate materials are preferably all dielectric materials that can be etched with sufficient selectivity to the material of the source and drain electrodes and to the nanoelement.
  • the source / drain regions can either be formed as components provided separately from the nanoelement or, alternatively, can be realized as doped end sections of the nanoelement.
  • the nanoelement is a heterostructure nanoelement having highly conductive end portions as first and second source / drain regions and a less heavily doped center region disposed therebetween as a channel region.
  • FIGS. 2A to 21 show layers at different points in time during a method for producing a silicon nanorod field effect transistor according to a preferred exemplary embodiment of the invention.
  • the carbon nanotube field effect transistor 100 has a silicon oxide substrate 101 and a carbon nanotube 102 formed on the silicon oxide substrate 101.
  • a first end portion of the carbon nanotube 102 is formed with a first source / drain region 103 of metallic material such as palladium, titanium, gold, cobalt, tantalum, tungsten or molybdenum on the silicon oxide substrate 101.
  • a second source / drain region 104 of metallic material such as palladium, titanium, gold, cobalt, tantalum, tungsten or molybdenum is formed on the silicon oxide substrate 101, which second source / drain region 104 has a second end portion the carbon nanotube 102 is coupled.
  • the carbon nanotube 102 is fully covered with the gate insulating ring structure 105 of silicon oxide material.
  • the gate-insulating ring structure 105 is formed by means of an ALD method ("atomic layer deposition") such that a silicon oxide layer of homogeneous thickness has exposed regions of the source / drain regions 103, 104, the center section of the carbon nanotube 102 and cover exposed surface areas of the silicon oxide substrate 102.
  • a gate ring structure 106 is formed of tungsten material that completely surrounds both the gate insulating ring structure 105 and the center region of the carbon nanotube 102.
  • the cylinder-like ring structure 106 is formed of tungsten material that completely surrounds both the gate insulating ring structure 105 and the center region of the carbon nanotube 102.
  • Carbon nanotube 102 generally the nanoelement, surrounded by two hollow cylindrical structures 105, 106 radially and concentrically.
  • Carbon nanotube 102 having control gate electrode 106 which is electrically decoupled from carbon nanotube 102 by gate insulating ring structure 105, allows highly selective drivability of the center region of carbon nanotube 102 as a channel region of carbon nanotube field effect transistor 100 due to the field effect.
  • Channel region of the carbon nanotube 102 either good conductive or in a good approximation electrically insulating.
  • a field effect transistor based on a Carbon nanotube 102 created, which is particularly precisely controlled. This can be used for example as a switching element in an integrated circuit or as a basis for a memory cell.
  • a semiconducting silicon nanorod 202 is formed on a silicon oxide substrate 201, for example using a CVD method.
  • a metal layer 211 and subsequently a silicon nitride layer 212 are formed on the layer sequence 200.
  • the metal layer 211 can be formed, for example, by means of electron beam evaporation or a sputtering process (cathode sputtering).
  • the optional dielectric layer 212 has the function of a field oxide layer. From the metal layer 211, the source / drain contacts are formed in a later method step.
  • a photoresist layer 221 is formed on the surface of the layer sequence 210.
  • the photoresist layer 221 is patterned using a lithography and an etching process, whereby a patterned photoresist layer 231 is formed and a surface area of the silicon nitride layer 212 is exposed.
  • the silicon nitride layer 212 is patterned, thereby forming a patterned silicon nitride layer 241 and exposing a surface area of the metal layer 211.
  • the metal layer 211 is patterned such that a first source / drain region 252 and a first source / drain region thereof electrically decoupled second source / drain region 253 is formed.
  • the first source / drain region 252 is coupled to a first end portion of the silicon nanorod 202
  • the second source / drain region 253 is coupled to a second end portion of the silicon nanorod 202.
  • the central region of the silicon nanorod 202 is exposed by the etching process, since, due to the etching process used, the silicon oxide substrate 201 is also patterned such that a structured silicon oxide substrate 251 having a trench region is generated on its surface.
  • the etching process is chosen such that the etching of the silicon nanorod 202 is avoided in order to avoid unwanted removal of the silicon nanorod 202 (selective etching process).
  • the patterning of the source / drain metallization layer 211 and the removal of material of the substrate 201 exposing the silicon nanorod 202 are eliminated Using a physical or chemical etching process realized.
  • the etching process has a sufficient selectivity, so that damage to the silicon nanorod 202 is avoided.
  • the etch process may be a wet chemical etch process that is process controlled such that the silicon nanorod 202 is protected from being removed by etching and is free in the air after completion of the etch process.
  • the photoresist 231 is removed.
  • a gate-insulating ring structure 271 is deposited using an atomic layer deposition (ALD) method. In the ALD procedure, all are exposed
  • Surface regions of the layer sequence 260 is provided with a uniformly thick layer of the gate-insulating ring structure 271.
  • the silicon nanorod 202 is completely surrounded by the gate-insulating ring structure 271, which creates a hollow-cylindrical environment of the cylindrical silicon nanorod 202 in a central region of the silicon nanorod 202.
  • Silicon nitride layer 241 surrounded with a layer of the gate insulating ring structure 271 of a predetermined thickness.
  • the gate insulating ring structure forms 271 simultaneously an electrically insulating seal, whereby in particular the source / drain regions 252, 253 are safely electrically decoupled from the environment.
  • the ALD method is the preferred choice for achieving uniform coverage with the gate dielectric.
  • the layer sequence 270 is covered with electrically conductive material for forming a gate electrode 281.
  • voids are filled in the trench existing in the substrate 251.
  • the gate electrode 281 surrounds the gate insulating ring structure 271 along its entire circumference, thus forming a surround gate.
  • material of the gate electrode 281 is provided, which is coupled to an electrical drive circuit, not shown in FIG. 21, by means of which a control voltage is applied to the gate electrode 281, for driving the silicon nanorod 202 as a channel region of the silicon nanorod field effect transistor 280.
  • the deposition of the gate electrode 281 may be performed, for example, by using a CVD method (ALD method, organometallic epitaxy MOCVD, autopyrolytic reactions, etc.).
  • ALD method organometallic epitaxy MOCVD, autopyrolytic reactions, etc.
  • a particularly sensitive field effect is made possible, wherein the gate does not attack planar, but is provided as the silicon nanorod 202 fully enveloping.
  • a lateral Surrounding Gate field effect transistor 280 is provided.

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Abstract

Die Erfindung betrifft ein Verfahren zum Herstellen eines Nanoelement-Feldeffekttransistors, einen Nanoelement-Feldeffekttransistor und eine Nanoelement-Anordnung. Gemäß dem Verfahren zum Herstellen eines Nanoelement-Feldeffekttransistors wird ein Nanoelement gebildet, ein erster und ein zweiter Source-/Drain-Bereich mit dem Nanoelements gekoppelt, ein Oberflächenbereich eines Substrats derart entfernt, dass ein Bereich des Nanoelements freigelegt wird, und eine Gate-isolierende Struktur und eine Gate-Struktur das Nanoelement vollumfänglich bedeckend gebildet.

Description

VERFAHREN ZUM HERSTELLEN EINES NANOELEMENT-FELDEFFEKTTRANSISTORS MIT SURROUNDED GATE STRUKTUR
Die Erfindung betrifft ein Verfahren zum Herstellen eines Nanoelement-Feldeffekttransistors, einen Nanoelement- Feldeffekttransistor und eine Nanoelement-Anordnung.
Die herkömmliche Silizium-Mikroelektronik wird bei weiter voranschreitender Verkleinerung an ihre Grenzen stoßen. Insbesondere die Entwicklung zunehmend kleinerer und dichter angeordneter Transistoren von mittlerweile mehreren hundert Millionen Transistoren pro Chip wird in den nächsten zehn Jahren prinzipiellen physikalischen Problemen und Begrenzungen ausgesetzt sein. Wenn Strukturabmessungen von ungefähr 80nm unterschritten werden, werden die Bauelemente durch Quanteneffekte störend beeinflusst und unterhalb von Dimensionen von etwa 30nm dominiert. Auch führt die zunehmende Integrationsdichte der Bauelemente auf einem Chip zu einem dramatischen Anstieg der Abwärme.
Als mögliche Nachfolgetechnik der herkömmlichen Halbleiterelektronik sind NanoStrukturen wie beispielsweise Nanoröhren, insbesondere Kohlenstoffnanoröhren, und Nanostäbchen, auch Nanodrähte genannt, bekannt.
Einen Überblick über die Technologie der Kohlenstoffnanoröhren gibt beispielsweise [1] . Eine Kohlenstoffnanoröhre ist eine einwandige oder mehrwandige, röhrenartige Kohlenstoff erbindung. Bei mehrwandigen Nanoröhren ist mindestens eine innere Nanoröhre von einer äußeren Nanoröhre koaxial umgeben. Einwandige Nanoröhren weisen typischerweise einen Durchmesser von einem Nanometer auf, die Länge einer Nanoröhre kann mehrere hundert Mikrometer betragen. Die Enden einer Nanoröhre sind häufig mit jeweils einem halben Fulleren-Molekül abgeschlossen.
Für viele integrierte Schaltkreis in der Silizium- Mikroelektronik werden Feldeffekttransistoren benötigt. Zum Ausbilden eines solchen Feldeffekttransistors kann eine Kohlenstoffnanoröhre verwendet werden, wodurch ein sogenannter CNT-FET ("carbon nanotube field effect transistor") gebildet wird.
Alternativ zu Nanoröhren, insbesondere zu
Kohlenstoffnanoröhren, werden Nanostäbchen, auch Nanodrähte genannt, als Nanostrukturen für einen integrierten Scha11kreis verwendet .
Ein Problem mit integrierten Schaltkreiskomponenten auf der Basis von Nanoelementen gemäß dem Stand der Technik ist, dass das gezielte Ausbilden und Ansteuern solcher Nanoelement-
Bauelemente schwierig ist.
Weiterhin beschreibt [2] ein Array aus freistehenden Silizium-Säulen, aus welchen Vertikal-Feldeffekttransistoren gebildet werden, wobei die einzelnen Siliziumsäulen mittels eines Gate-Oxids umgeben werden und das Gate-Oxid seinerseits mit dem Gate-Material-Polysilizium umgeben wird.
[3] offenbart einen chemischen Sensor, gebildet aus einer einzelnen Nanoröhre, deren Umfang bedeckt ist mit einem
Siliziumoxid und darum aus feinem Gate-Material umgeben ist, welches hinsichtlich der gewünschten nachzuweisenden chemischen Reaktion funktionalisiert ist. Die Nanoröhre ist frei, ohne angrenzendes Substrat vorgesehen, und an die jeweiligen Längsenden der Nanoröhre sind lediglich als Source-Bereich und als Drain-Bereich des gebildeten Feldeffekttransistors vorgesehene elektrische Anschlüsse dargestellt.
In [4] sind Eigenschaften von mit Bor dotierten mehrwandigen Kohlenstoff-Nanoröhren beschrieben.
Der Erfindung liegt insbesondere das Problem zugrunde, einen Nanoelement-Feldeffekttransistor anzugeben, der definiert herstellbar und gut steuerbar ist.
Das Problem wird durch ein Verfahren zum Herstellen eines Nanoelement-Feldeffekttransistors, durch einen Nanoelement- Feldeffekttransistor und durch eine Nanoelement-Anordnung mit den Merkmalen gemäß den unabhängigen Patentansprüchen gelöst . Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den abhängigen Ansprüchen.
Bei dem erfindungsgemäßen Verfahren zum Herstellen eines Nanoelement-Feldeffekttransistors wird ein Nanoelement auf einem Substrat aufgebracht. Ein erster Source-/Drain-Bereich wird auf und/oder in dem Substrat gebildet und mit einem ersten Endabschnitt des Nanoelements gekoppelt. Ein zweiter
Source-/Drain-Bereich wird auf und/oder in dem Substrat gebildet und mit einem zweiten Endabschnitt des Nanoelements gekoppelt. Ferner wird ein Oberflachenbereich des Substrats derart entfernt, dass ein zwischen dem ersten und dem zweiten Endabschnitt angeordneter Bereich des Nanoelements entlang des gesamten Umfangs des Nanoelements freigelegt wird. Eine Gate-Struktur wird den freigelegten, anders ausgedrückt den freiliegenden, Umfang des Nanoelements vollumfänglich bedeckend gebildet. Ferner wird eine Gate-Struktur die Gateisolierende Struktur vollumfänglich bedeckend gebildet.
Der erfindungsgemäße Nanoelement-Feldeffekttransistor enthält ein Substrat, ein Nanoelement auf dem Substrat, sowie einen ersten Source-/Drain-Bereich auf und/oder in dem Substrat, der mit dem ersten Endabschnitt des Nanoelements gekoppelt ist. Ein zweiter Source-/Drain-Bereich auf und/oder in dem Substrat ist mit einem zweiten Endabschnitt des Nanoelements gekoppelt. Ein Oberflachenbereich des Substrats ist derart entfernt, dass ein zwischen dem ersten und dem zweiten Endabschnitt angeordneter Bereich des Nanoelements entlang des gesamten Umfangs des Nanoelements freiliegt. Eine Gateisolierende Struktur ist den freiliegenden Umfang des Nanoelements vollumfänglich bedeckend vorgesehen. Ferner ist eine Gate-Struktur bereitgestellt, welche die Gateisolierende Struktur vollumfänglich bedeckt.
Darüber hinaus ist erfindungsgemäß eine Nanoelement-Anordnung mit einer Mehrzahl von Nanoelement-Feldeffekttransistoren mit den oben genannten Merkmalen geschaffen.
Eine Grundidee der Erfindung ist darin zu sehen, dass nach dem Ausbilden eines planaren Nanoelements ein Oberflachenbereich eines Substrats derart entfernt wird, dass ein Bereich des Nanoelements entlang seines gesamten Umfangs freigelegt wird. Dieser freigelegte Bereich wird vollumfänglich mit einer Gate-isolierenden Struktur und diese nachfolgend vollumfänglich mit einer Gate-Struktur bedeckt, womit ein den gesamten Umfang des Nanoelements umgebender
Gate-Bereich geschaffen ist. Dies ermöglicht eine besonders sensitive Steuerung der elektrischen Leitfähigkeit des Kanal- Bereichs des Nanoelement-Feldeffekttransistors, welcher Kanal-Bereich von dem Nanoelement-Bereich zwischen den beiden mit den Source-/Drain-Bereichen gekoppelten Endabschnitten gebildet wird.
Ein erfindungsgemäßer Nanoelement-Feldeffekttransistor mit einem Surrounding-Gate weist eine verbesserte Leistungsfähigkeit auf und ist reproduzierbar herstellbar. Anders ausgedrückt wird eine optimierte Gate-Struktur dadurch geschaffen, dass das Nanoelement gleichmäßig mit einem Gate- Dielektrikum und einem Gate-Metall auf konzentrische Weise bedeckt ist. Insbesondere in einem Fall von einem Bündel von Nanoelementen ist ein Surrounding-Gate vorteilhaft, zum Verbessern der Modulation von individuellen Nanoelementen (Nanoröhren oder Nanodrähten) in dem Bündel .
Aus dem Stand der Technik sind Nanoelement- Feldeffekttransistoren mit einem erfindungsgemäß hergestellten Surrounding-Gate nicht bekannt . Vielmehr wird gemäß dem Stand der Technik Gate-Dielektrikum und Gate- Material nach dem Abscheiden eines Nanoelements auf dem
Nanoelement gebildet, so dass nur eine planare Gate-Anordnung erhalten wird. Gegenüber diesen Ansatz weist die Erfindung den Vorteil auf, dass die Kapazität des Gate-Bereichs in einer umfänglichen Richtung um das Nanoelement herum nicht variiert. Aufgrund der koaxialen Gate-Anordnung ist eine größere Gate-Kapazität realisierbar, die zu einer erhöhten Leistungsfähigkeit des Transistors führt. Dadurch ist eine im Stand der Technik auftretende Verschlechterung der Modulation des leitfähigen Kanals in dem Nanoelement vermieden und eine Betreibbarkeit des Nanoelement-Feldeffekttransistor insbesondere bei hohen Betriebsfrequenzen ermöglicht. Ein wichtiger Aspekt der Erfindung ist das Bilden von (zum Beispiel suspendierten oder auf einem Substrat gebildeten) Nanoelementen zwischen einem Source-Kontakt und einem Drain- Kontakt und das Bedecken der Nanoröhre mit einem Gate- Dielektrikum und einem Gate-Metall in einer vollumfänglichen Weise, zum Beispiel basierend auf einem Abscheideverfahren aus der Flüssigphase oder Gasphase. Der Vorteil der erfindungsgemäßen Lösung ist, dass nach dem Herstellen der Nanoelemente diese gleichmäßig mit einer dielektrischen Schicht entlang des gesamten Umfangs des Nanoelements bedeckt werden können, wodurch ein Surrounding-Gate geschaffen wird.
Das Nanoelement ist bevorzugt derart auf dem Substrat angeordnet, dass der Fluss von elektrischen Ladungsträgern durch das Nanoelement im Wesentlichen parallel zu der Hauptprozessierungs-Oberflache des Substrats ist. Bei dem Verfahren zum Herstellen eines Nanoelement- Feldeffekttransistors kann zum Bilden der ersten und zweiten Source-/Drain-Bereiche ein elektrisch leitfähiger Bereich auf dem Nanoelement gebildet und strukturiert werden. Mit anderen
Worten kann eine flächige Schicht eines elektrisch leitfähigen Materials auf dem Substrat mit darauf angeordneter Nanoröhre abgeschieden werden unter Verwendung zum Beispiel eines Lithographie- und eines Ätz-Verf hrens zum Bilden der ersten und zweiten Source-/Drain-Bereiche strukturiert werden.
Bei dem Strukturieren des elektrisch leitfähigen Bereichs und zum Entfernen des Oberflächenbereichs des Substrats kann eine gemeinsame Maske verwendet werden. Die Zahl der Masken ist bei einem halbleitertechnologischen Herstellungsverfahren einer der wesentlichen Kostenaspekte. Indem gemäß der beschriebenen Weiterbildung der Erfindung das Strukturieren der Source-/Drain-Bereiche und das Entfernen eines Oberflächenbereichs des Substrat zum Freilegen eines Mittenbereichs des Nanoelements unter Verwendung einer gemeinsamen Maske realisiert wird, kann eine Maske eingespart werden und somit eine Herstellung des Nanoelement- Feldeffekttransistors mit reduziertem Kostenaufwand ermöglicht werden.
Auf dem ersten Source-/Drain-Bereich und auf dem zweiten Source-/Drain-Bereich kann eine elektrisch isolierende Struktur zum elektrischen Entkoppeln des ersten Source- /Drain-Bereichs und des zweiten Source-/Drain-Bereichs von der Gate-Struktur gebildet werden. Werden gemäß dieser Ausgestaltung die beiden Source-/Drain-Bereiche mit einer elektrisch isolierenden Struktur umgeben, so ist bei einem nachfolgenden Abscheiden des Gate-Bereichs ein unerwünschter elektrischer Kurzschluss zwischen Source-/Drain-Bereichen und dem Gate-Bereich vermieden.
Die elektrisch isolierende Struktur kann als Maske zum
Strukturieren des elektrisch leitfähigen Bereichs und zum Entfernen des Oberflächenbereichs des Substrats verwendet werden. Auch gemäß dieser Ausgestaltung kann eine prozesstechnisch einfache Herstellung des Nanoelement- Feldeffekttransistors erreicht werden, da der Kostenaufwand für die Maskierungsschritte verringert wird.
Das Strukturieren des elektrisch leitfähigen Bereichs und das Entfernen des Oberflächenbereichs des Substrats kann mittels Unterätzens der elektrisch isolierenden Struktur durchgeführt werden. Ein solches Unterätzen der elektrisch isolierenden Struktur führt dazu, dass ein besonders großer Bereich des Nanoelements freigelegt wird, wodurch eine Ansteuerung entlang eines großen Teilbereichs des Nanoelements ermöglicht wird. Dadurch wird die Empfindlichkeit des ohnehin bereits hochsensitiven Surrounding-Gate-Feldeffekttransistors zusätzlich erhöht. Diese Ausgestaltung ermöglicht daher eine besonders empfindliche Ansteuerung des Nanoelement- Feldeffekttransistors .
Die Gate-isolierende Struktur kann als eine das Nanoelement umgebende Ringstruktur gebildet werden. Ferner kann die Gate- Struktur als eine die Gate-isolierende Struktur umgebende Ringstruktur gebildet werden. Mittels einer solchen ringartigen Gate-Struktur beziehungsweise der Struktur der Gate-isolierenden Schicht ist wiederum ein besonders sensitives Ansteuern des Nanoelement-Feldeffekttransistors ermöglicht.
Die Gate-Struktur und/oder die Gate-isolierende Struktur kann unter Verwendung eines Atomic-Layer-Deposition-Verfahrens (ALD-Verfahren) gebildet werden. Mit einem ALD-Verfahren ist es möglich, mit einem hohen Grad von Selektivität eine
Struktur einer exakt vorgebbaren Dicke auf einer anderen Struktur zu bilden. Mit dem ALD-Verfahren ist eine besonders gleichförmige Bedeckung einer Struktur mit einer exakt justierbaren Dicke mögliche, welche Dicke bis auf die Genauigkeit einer Atomlage (d.h. bis auf wenige Angstrom
Genauigkeit) vorgegeben werden kann. Die homogene Bedeckung des Nanoelements mit elektrisch isolierendem Material zum Bilden der Gate-isolierenden Struktur erlaubt das hochgenaue geometrische Einstellen der Eigenschaften des Nanoelement- Feldeffekttransistors, welcher daher gut reproduzierbar herstellbar ist. Alternativ zu dem ALD-Verfahren kann zum Beispiel ein beliebiges anderes CVD-Verfahren ("Chemical Vapour Deposition") verwendet werden. Der entfernte Oberflachenbereich des Substrats kann mit der Gate-isolierenden Struktur und mit der Gate-Struktur vollständig oder teilweise aufgefüllt werden. Gemäß dieser Ausgestaltung sind mechanisch möglicherweise instabile materialfreie Bereiche in dem erzeugten halbleitertechnologischen Produkt reduziert oder vermieden, wodurch eine gute Qualität erreicht ist.
Das Nanoelement kann zunächst fertig hergestellt und nachfolgend auf das Substrat aufgebracht werden. Gemäß dieser Ausgestaltung können die Nanoelemente zunächst fertig hergestellt und dann in einer Flüssigkeit gelöst beziehungsweise resuspendiert werden. Eine solche Flüssigkeit kann dann mittels eines Spinning-Verfahrens oder Spray- Verfahrens auf ein Substrat aufgebracht werden, wodurch ein Aufbringen des Nanoelements auf den Substrat ermöglicht wird. Alternativ können Langmuir-Blodgett-Filmtechniken verwendet werden, um fertig hergestellte Kohlenstoffnanoröhren auf dem Substrat aufzubringen.
Alternativ kann das Nanoelement auf dem Substrat aufgewachsen werden. Bei einem direkten Aufwachsen des Nanoelements auf dem Substrat kann zum Beispiel ein katalytisches Aufwachsen (geeignete Katalysatormaterialien für Kohlenstoffnanoröhren sind zum Beispiel Eisen, Kobalt oder Nickel) in einer CVD- Apparatur ("Chemical Vapour Deposition") durchgeführt werden. Das Aufwachsen der Kohlenstoffnanoröhren auf einer Katalysatormaterial-Schicht kann beispielsweise realisiert werden, indem eines oder eine Kombination der Materialien
Azetylen, Methan, Ethen, Ethin, Alkohole und/oder Aceton in die Verfahrenskammer eingeleitet wird/werden. Im Weiteren wird der erfindungsgemäße Nanoelement- Feldeffekttransistor näher beschrieben. Ausgestaltungen des Verfahrens zum Herstellen des Nanoelement- Feldeffekttransistors gelten auch für den Nanoelement- Feldeffekttransistor und umgekehrt.
Die Gate-isolierende Struktur kann zum Beispiel Siliziumoxid, Siliziumnitrid, Aluminiumoxid, Titanoxid, Tantaloxid, Zirkoniumoxid und/oder Hafniumoxid aufweisen.
Die Gate-Struktur kann Molybdän, Tantal, Nickel, Kobalt, Titannitrid, Tantalnitrid, Kohlenstoff, Wolfram und/oder Polysilizium aufweisen.
Das Nanoelement kann zum Beispiel eine Nanoröhre, ein Bündel von Nanoröhren oder ein Nanostäbchen sein. Insbesondere kann das Nanoelement aus jedem Material mit halbleitenden Eigenschaften gebildet sein, das ein ausreichend großes Verhältnis von Länge zu Durchmesser (Aspektverhältnis) hat, wobei der Durchmesser des Nanoelements typischerweise im
Nanometer-Bereich liegt (zum Beispiel Kohlenstoffnanoröhren, Bornitrid-Nanoröhren, Nanodrähte) .
Insbesondere kann ein als Nanostäbchen gebildetes Nanoelement Silizium, Germanium, Indiumphosphid, Galliumnitrid,
Galliumarsenid, Cadmiumselenid, Zirkoniumoxid zumindest einen der III-V-Halbleiter BN, BP, BAs, AlN, AIP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, zumindest einen der II-VI-Halbleiter ZnO, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, BeS, BeSe, BeTe, MgS, MgSe, zumindest eine der
Verbindungen GeS, GeSe, GeTe, SnS, SnSe, SnTe, PbO, PbS, PbSe, PbTe, zumindest eine der Verbindungen CuF, CuCl , CuBr,CuI, AgF, AgCl , AgBr, AgI und/oder ein Metall aufweisen. Bei dem Nanoelement-Feldeffekttransistor kann das Nanostäbchen p-dotiert oder n-dotiert sein.
Ein als Nanoröhre realisiertes Nanoelement kann eine
Kohlenstoffnanoröhre, eine Kohlenstoff-Bor-Nanoröhre, eine Kohlenstoff-Stickstoff-Nanoröhre, eine Wolframsulfid- Nanostruktur oder eine Chalcogenid-Nanoröhre sein.
Bei dem Nanoelement-Feldeffekttransistor kann die Nanoröhre p-dotiert oder n-dotiert sein.
Als Substrat-Materialien eigenen sich vorzugsweise alle dielektrischen Materialen, die mit einer ausreichenden Selektivität zu dem Material der Source- und Drain-Elektroden und zu dem Nanoelement geätzt werden können.
Es ist ferner anzumerken, dass die Source-/Drain-Bereiche entweder als von dem Nanoelement separat vorgesehene Komponenten gebildet sein können oder alternativ als dotierte Endabschnitte des Nanoelements realisiert sein können. In letzterem Fall ist das Nanoelement ein Heterostruktur- Nanoelement mit gut leitfähigen Endabschnitten als ersten und zweiten Source-/Drain-Bereichen und einem dazwischen angeordneten weniger stark dotierten Mittenbereich als Kanal- Bereich.
Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Weiteren näher erläutert.
Es zeigen: Figur 1 einen Kohlenstoffnanoröhre-Feldeffekttransistor gemäß einem bevorzugten Ausführungsbeispiel der Erfindung,
Figuren 2A bis 21 Schichtenfolgen zu unterschiedlichen Zeitpunkten während eines Verfahrens zum Herstellen eines Silizium-Nanostäbchen-Feldeffekttransistors gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.
Gleiche oder ähnliche Komponenten in unterschiedlichen Figuren sind mit gleichen Bezugsziffern versehen.
Die Darstellungen in den Figuren sind schematisch und nicht maßstäblich.
Im Weiteren wird bezugnehmend auf Fig.l ein Kohlenstoffnanoröhre-Feldeffekttransistor 100 gemäß einem bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
Der Kohlenstoffnanoröhre-Feldeffekttransistor 100 weist ein Siliziumoxid-Substrat 101 und eine auf dem Siliziumoxid- Substrat 101 gebildete Kohlenstoffnanoröhre 102 auf. Ein erster Endabschnitt der Kohlenstoffnanoröhre 102 ist mit einem ersten Source-/Drain-Bereich 103 aus metallischem Material wie z.B. Palladium, Titan, Gold, Kobalt, Tantal, Wolfram oder Molybdän auf dem Siliziumoxid-Substrat 101 gebildet. Ferner ist ein zweiter Source-/Drain-Bereich 104 aus metallischem Material wie z.B. Palladium, Titan, Gold, Kobalt, Tantal, Wolfram oder Molybdän auf den Siliziumoxid- Substrat 101 gebildet, welcher zweite Source-/Drain-Bereich 104 mit einem zweiten Endabschnitt der Kohlenstoffnanoröhre 102 gekoppelt ist. Ein entfernter Oberflachenbereich des Siliziumoxid-Substrats 101, welcher unterhalb eines Mittenabschnitts der Kohlenstoffnanoröhre 102 entfernt ist, ist mit Material einer Gate-isolierenden Ringstruktur 105 und einer Gate-Ringstruktur 106 gefüllt. Die Kohlenstoffnanoröhre 102 ist vollumfänglich mit der Gate-isolierenden Ringstruktur 105 aus Siliziumoxid-Material bedeckt. Die Gate-isolierende Ringstruktur 105 ist mittels eines ALD-Verfahrens ("Atomic- Layer-Deposition" ) gebildet, so dass eine Siliziumoxid- Schicht einer homogenen Dicke freiliegende Bereiche der Source-/Drain-Bereiche 103, 104, den Mittenabschnitt der Kohlenstoffnanoröhre 102 und freiliegende Oberflächenbereiche des Siliziumoxid-Substrats 102 bedecken. Nach dem Ausbilden der Gate-isolierenden Ringstruktur 105 ist eine Gate- Ringstruktur 106 aus Wolfram-Material gebildet, die sowohl die Gate-isolierende Ringstruktur 105 als auch den Mittenbereich der Kohlenstoffnanoröhre 102 vollumfänglich umgibt. Anders ausgedrückt ist die zylinderartige
Kohlenstoffnanoröhre 102, allgemein das Nanoelement, von zwei hohlzylinderartigen Strukturen 105, 106 radial und konzentrisch umgeben.
Aufgrund des vollumfänglichen Umgebens der halbleitenden
Kohlenstoffnanoröhre 102 mit der Steuergate-Elektrode 106, die von der Kohlenstoffnanoröhre 102 durch die Gateisolierende Ringstruktur 105 elektrisch entkoppelt ist, ist aufgrund des Feldeffekts eine sehr selektive Ansteuerbarkeit der elektrischen Leitfähigkeit des Mittenbereichs der Kohlenstoffnanoröhre 102 als Kanal-Bereich des Kohlenstoffnanoröhre-Feldeffekttransistors 100 ermöglicht.
Somit ist abhängig davon, ob eine elektrische Steuerspannung an die Gate-Ringstruktur 106 angelegt wird oder nicht, der
Kanal-Bereich der Kohlenstoffnanoröhre 102 entweder gut leitend oder in guter Näherung elektrisch isolierend. Somit ist ein Feldeffekttransistor auf Basis einer Kohlenstoffnanoröhre 102 geschaffen, der besonders exakt ansteuerbar ist. Dieser kann zum Beispiel als Schaltelement in einem integrierten Schaltkreis oder als Basis für eine Speicherzelle verwendet werden.
Im Weiteren wird bezugnehmend auf Fig.2A bis Fig.21 ein Verfahren zum Herstellen eines Silizium-Nanostäbchen- Feldeffekttransistors 280 gemäß einem bevorzugten Ausführungsbeispiel der Erfindung beschrieben.
Um die in Fig.2A gezeigte Schichtenfolge 200 zu erhalten, wird auf einem Siliziumoxid-Substrat 201 ein halbleitendes Silizium-Nanostäbchen 202 gebildet, zum Beispiel unter Verwendung eines CVD-Verfahrens .
Um die in Fig.2B gezeigte Schichtenfolge 210 zu erhalten, wird auf der Schichtenfolge 200 eine Metall-Schicht 211 und nachfolgend eine Siliziumnitrid-Schicht 212 gebildet. Die Metall-Schicht 211 kann beispielsweise mittels Elektronenstrahl-Evaporation oder eines Sputter-Verfahrens (Kathodenzerstäubung) gebildet werden. Die optionale dielelektrische Schicht 212 hat die Funktion einer Feldoxid- Schicht. Aus der Metall -Schicht 211 werden in einem späteren Verfahrensschritt die Source-/Drain-Kontakte gebildet.
Um die in Fig.2C gezeigt Schichtenfolge 220 zu erhalten, wird auf der Oberfläche der Schichtenfolge 210 eine Photoresist- Schicht 221 gebildet.
Um die in Fig.2D gezeigte Schichtenfolge 230 zu erhalten, wird die Photoresist-Schicht 221 unter Verwendung eines Lithographie- und eines Ätz-Verfahrens strukturiert, womit eine strukturierte Photoresist-Schicht 231 gebildet wird und ein Oberflachenbereich der Siliziumnitrid-Schicht 212 freigelegt wird.
Um die in Fig.2E gezeigte Schichtenfolge 240 zu erhalten, wird unter Verwendung der strukturierten Photoresist-Schicht 231 als Maske die Siliziumnitrid-Schicht 212 strukturiert, womit eine strukturierte Siliziumnitrid-Schicht 241 gebildet wird und ein Oberflachenbereich der Metall-Schicht 211 freigelegt wird.
Um die in Fig.2F gezeigte Schichtenfolge 250 zu erhalten, wird unter Verwendung der strukturierten Photoresist-Schicht 131 und der strukturierten Siliziumnitrid-Schicht 141 als Maske die Metall-Schicht 211 derart strukturiert, dass ein erster Source-/Drain-Bereich 252 und ein davon elektrisch entkoppelter zweiter Source-/Drain-Bereich 253 gebildet wird. Der erste Source-/Drain-Bereich 252 ist mit einem ersten Endabschnitt des Silizium-Nanostabchens 202 gekoppelt, wohingegen der zweite Source-/Drain-Bereich 253 mit einem zweiten Endabschnitt des Silizium-Nanostabchens 202 gekoppelt ist. Der Mittenbereich des Silizium-Nanostabchens 202 wird durch das Ätz-Verfahren freigelegt, da aufgrund des verwendeten Ätz-Verfahrens auch das Siliziumoxid-Substrat 201 derart strukturiert wird, dass ein strukturiertes Siliziumoxid-Substrat 251 mit einem Grabenbereich an seiner Oberfläche generiert ist. Das Ätz-Verfahren ist derart gewählt, dass das Ätzen des Silizium-Nanostabchens 202 vermieden ist, um ein unerwünschtes Entfernen des Silizium- Nanostabchens 202 zu vermeiden (selektives Ätz-Verfahren) .
Das Strukturieren der Source-/Drain-Metallisierungsschicht 211 und das Entfernen von Material des Substrats 201 unter Freilegen des Silizium-Nanostabchens 202 wird unter Verwendung eines physikalischen oder chemischen Ätz- Verfahrens realisiert. Das Ätz-Verfahren weist eine ausreichende Selektivität auf, so dass eine Schädigung des Silizium-Nanostabchens 202 vermieden ist.
Bei dem Ätz-Verfahren erfolgt ein Unterätzen der Metall- Schicht 211 und des Siliziumoxid-Substrats 201 in gemäß Fig.2F horizontaler Richtung. Das Ätz-Verfahren kann ein nasschemisches Ätz-Verfahren sein, das prozesstechnisch derart gesteuert wird, dass das Silizium-Nanostabchen 202 vor einem Entfernen aufgrund Ätzens geschützt wird und nach Beendigung des Ätz-Verfahrens frei in der Luft liegt.
Um die in Fig.2G gezeigte Schichtenfolge 260 zu erhalten, wird der Photoresist 231 entfernt.
Um die in Fig.2H gezeigte Schichtenfolge 270 zu erhalten, wird eine Gate-isolierende Ringstruktur 271 unter Verwendung eines Atomic-Layer-Deposition-Verfahrens (ALD-Verfahren) abgeschieden. Bei dem ALD-Verfahren werden alle freiliegenden
Oberflächenbereiche der Schichtenfolge 260 mit einer gleichmäßig dicken Schicht der Gate-isolierenden Ringstruktur 271 versehen. Insbesondere wird das Silizium-Nanostabchen 202 vollumfänglich von der Gate-isolierenden Ringstruktur 271 umgeben, die in einem Mittenbereich des Silizium- Nanostabchens 202 eine hohlzylInderförmige Umgebung des zylinderförmigen Silizium-Nanostabchens 202 schafft. Darüber hinaus werden freiliegende Oberflächenbereiche des strukturierten Substrats 251, der ersten und zweiten Source- /Drain-Bereiche 252, 253 und der strukturierten
Siliziumnitrid-Schicht 241 mit einer Schicht der Gateisolierenden Ringstruktur 271 einer fest vorgegebenen Dicke umgeben. Somit bildet die Gate-isolierende Ringstruktur 271 simultan eine elektrisch isolierende Versiegelung, womit insbesondere die Source-/Drain-Bereiche 252, 253 von der Umgebung sicher elektrisch entkoppelt werden.
Alternativ zu dem ALD-Verfahren kann auch ein anderes geeignetes CVD-Verfahren, etc. verwendet werden. Allerdings ist das ALD-Verfahren die bevorzugte Wahl, um eine gleichmäßige Bedeckung mit dem Gate-Dielektrikum zu erreichen.
Um den in Fig.21 gezeigten Silizium-Nanostabchen- Feldeffekttransistor 280 zu erhalten, wird die Schichtenfolge 270 mit elektrisch leitfähigem Material zum Bilden einer Gate-Elektrode 281 bedeckt. Dadurch werden Hohlräume in dem in dem Substrat 251 vorhandenen Graben ausgefüllt. Die Gate- Elektrode 281 umgibt die Gate-isolierende Ringstruktur 271 entlang ihres gesamten Umfangs, womit ein Surrounding-Gate gebildet ist.
Ferner ist in einem gemäß Fig.21 oberen Bereich des Silizium- Nanostäbchen-Feldeffekttransistors 280 Material der Gate- Elektrode 281 vorgesehen, das mit einem in Fig.21 nicht gezeigten elektrischen Ansteuer-Schaltkreis gekoppelt ist, mittels welchem eine Steuerspannung an die Gate-Elektrode 281 angelegt werden kann, zum Ansteuern des Silizium- Nanostabchens 202 als Kanal-Bereich des Silizium- Nanostäbchen-Feldeffekttransistors 280.
Das Abscheiden der Gate-Elektrode 281 kann zum Beispiel unter Verwendung eines CVD-Verfahrens (ALD-Verfahren, metallorganische Epitaxie MOCVD, autopyrolytische Reaktionen, etc.) durchgeführt werden. Aufgrund des Umgebens des freiliegenden Bereichs des Silizium-Nanostabchens 202 mit der Gate-isolierenden Ringstruktur 271 und der Gate-Struktur 281 wird ein besonders empfindlicher Feldeffekt ermöglicht, wobei das Gate nicht planar angreift, sondern als das Silizium-Nanostäbchen 202 vollumgebend vorgesehen ist. Somit ist ein lateraler Surrounding-Gate-Feldeffekttransistor 280 geschaffen.
In diesem Dokument sind folgende Veröffentlichungen zitiert:
[1] PJF Harris, Carbon Nanotubes and Related Structures - New Materials for the Twenty-first Century, Cambridge University Press, Cambridge, Seiten 1 bis 15, 111 to 155, 1999;
[2] DE 42 35 152 C2 ;
[3] US 2002/0117659 AI;
[4] J. Maultzsch et al, Raman characterization of boron-doped multiwalled carbon nanotubes, Applied Physics Letters, Vol. 81, No. 14, Seiten 2647 bis 2649, 2002.
Bezugszeichenliste
100 Kohlenstoffnanoröhre-Feldeffekttransistor 101 Siliziumoxid-Substrat 102 Kohlenstoffnanoröhre 103 erster Source-/Drain-Bereich 104 zweiter Source-/Drain-Bereich 105 Gate-isolierende Ringstruktur 106 Gate-Ringstruktur
200 Schichtenfolge 201 Siliziumoxid-Substrat 202 Silizium-Nanostäbchen 210 Schichtenfolge 211 Metall -Schicht 212 Siliziumnitrid-Schicht 220 Schichtenfolge 221 Photoresist-Schicht 230 Schichtenfolge 231 strukturierte Photoresist-Schicht 240 Schichtenfolge 241 strukturierte Siliziumnitrid-Schicht 250 Schichtenfolge 251 strukturiertes Substrat 252 erster Source- /Drain-Bereich 253 zweiter Source-/Drain-Bereich 260 Schichtenfolge 270 Schichtenfolge 271 Gate- isolierende Ringstruktur 280 Silizium-Nanostäbchen-Feldeffekttransistor 281 Gate-Elektrode

Claims

Patentansprüche:
1. Verfahren zum Herstellen eines Nanoelement- Feldeffekttransistors, bei dem • ein Nanoelement auf ein Substrat aufgebracht wird;
• ein erster Source-/Drain-Bereich auf und/oder in dem Substrat gebildet wird und mit einem ersten Endabschnitt des Nanoelements gekoppelt wird;
• ein zweiter Source-/Drain-Bereich auf und/oder in dem Substrat gebildet wird und mit einem zweiten Endabschnitt des Nanoelements gekoppelt wird;
• ein Oberflachenbereich des Substrats derart entfernt wird, dass ein zwischen dem ersten und dem zweiten Endabschnitt angeordneter Bereich des Nanoelements entlang des gesamten Umfangs des Nanoelements freigelegt ist;
• eine Gate-isolierende Struktur den freiliegenden Umfang des Nanoelements vollumfänglich bedeckend gebildet wird;
• eine Gate-Struktur die Gate-isolierende Struktur vollumfänglich bedeckend gebildet wird.
2. Verfahren nach Anspruch 1, bei dem zum Bilden der ersten und zweiten Source-/Drain- Bereiche ein elektrisch leitfähiger Bereich auf dem Nanoelement und/oder auf dem Substrat gebildet und strukturiert wird.
3. Verfahren nach Anspruch 2 , bei dem zum Strukturieren des elektrisch leitfähigen Bereichs und zum Entfernen des Oberflächenbereichs des Substrats eine gemeinsame Maske verwendet wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, bei dem auf den ersten und zweiten Source-/Drain-Bereichen eine elektrisch isolierende Struktur zum elektrischen
Entkoppeln der ersten und zweiten Source-/Drain-Bereiche von der Gate-Struktur gebildet wird.
5. Verfahren nach Anspruch 4, bei dem die elektrisch isolierende Struktur als Maske zum Strukturieren des elektrisch leitfähigen Bereichs und zum Entfernen des Oberflächenbereichs des Substrats verwendet wird.
6. Verfahren nach Anspruch 5 , bei dem das Strukturieren des elektrisch leitfähigen Bereichs und das Entfernen des Oberflächenbereichs des Substrats mittels Unterätzens der elektrisch isolierenden Struktur durchgeführt wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, bei dem die Gate-isolierende Struktur als das Nanoelement umgebende Ringstruktur gebildet wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem die Gate-Struktur als die Gate-isolierende Struktur umgebende Ringstruktur gebildet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem die Gate-Struktur und/oder die Gate-isolierende Struktur unter Verwendung eines Atomic-Layer-Deposition- Verfahrens gebildet wird/werden.
10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem der entfernte Oberflachenbereich des Substrats mit der Gate-isolierenden Struktur und mit der Gate-Struktur vollständig oder teilweise aufgefüllt wird.
11. Verfahren nach einem der Ansprüche 1 bis 10, bei dem das Nanoelement zunächst fertig hergestellt und nachfolgend auf das Substrat aufgebracht wird.
12. Verfahren nach einem der Ansprüche 1 bis 10, bei dem das Nanoelement auf dem Substrat aufgewachsen wird.
13. Nanoelement-Feldeffekttransistor.
• mit einem Substrat;
• mit einer Nanoröhre als Nanoelement auf dem Substrat; • mit einem ersten Source-/Drain-Bereich auf und/oder in dem Substrat, der mit einem ersten Endabschnitt des Nanoelements gekoppelt ist;
• mit einem zweiten Source-/Drain-Bereich auf und/oder in dem Substrat, der mit einem zweiten Endabschnitt des Nanoelements gekoppelt ist;
• wobei ein Oberflachenbereich des Substrats derart entfernt ist, dass es zwischen dem ersten und dem zweiten Endabschnitt angeordneter Bereich des Nanoelements entlang des gesamten Umfangs des Nanoelements ausgespart ist;
• mit einer Gate-isolierenden Struktur, die den freiliegenden Umfang des Nanoelements vollumfänglich bedeckt ;
• mit einer Gate-Struktur, welche die Gate-isolierende Struktur vollumfänglich bedeckt.
14. Nanoelement-Feldeffekttransistor
• mit einem Substrat;
• mit einem Nanoelement auf dem Substrat, wobei das Nanoelement derart auf dem Substrat angeordnet ist, dass der Fluss von elektrischen Ladungsträgern durch das Nanoelement im Wesentlichen parallel zu der Hauptprozessierungs-Oberfläche des Substrats ist;
• mit einem ersten Source-/Drain-Bereich auf und/oder in dem Substrat, der mit einem ersten Endabschnitt des Nanoelements gekoppelt ist;
• mit einem zweiten Source-/Drain-Bereich auf und/oder in dem Substrat, der mit einem zweiten Endabschnitt des Nanoelements gekoppelt ist; • wobei ein Oberflachenbereich des Substrats derart entfernt ist, dass es zwischen dem ersten und dem zweiten Endabschnitt angeordneter Bereich des Nanoelements entlang des gesamten Umfangs des Nanoelements ausgespart ist; mit einer Gate-isolierenden Struktur, die den freiliegenden Umfang des Nanoelements vollumfänglich bedeckt ; mit einer Gate-Struktur, welche die Gate-isolierende Struktur vollumfänglich bedeckt.
15. Nanoelement-Feldeffekttransistor Anspruch 14, bei dem das Nanoelement
• eine Nanoröhre;
• ein Bündel von Nanoröhren; oder
• ein Nanostäbchen ist.
16. Nanoelement-Feldeffekttransistor nach einem der Ansprüche
13 bis 15, bei dem die Gate-isolierende Struktur Siliziumoxid; Siliziumnitrid; Aluminiumoxid; Tantaloxid; Titanoxid; Zirkoniumoxid; und/oder Hafniumoxid aufweist .
17. Nanoelement-Feldeffekttransistor nach einem der Ansprüche
13 bis 16, bei dem die Gate-Struktur Tantalnitrid; Tantal ; Molybdän; Nickel ; Kobalt; Titannitrid; Kohlenstoff; • Wolfram; und/oder
• Polysilizium aufweist .
18. Nanoelement-Feldeffekttransistor nach Anspruch 15, bei der das Nanostäbchen
• Silizium;
• Germanium;
• zumindest einen der III-V-Halbleiter BN, BP, BAs, A1N, AIP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb;
• zumindest einen der II-VI-Halbleiter ZnO, ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, BeS, BeSe, BeTe, MgS, MgSe; • zumindest eine der Verbindungen GeS, GeSe, GeTe, SnS, SnSe, SnTe, PbO, PbS, PbSe, PbTe,
• zumindest eine der Verbindungen CuF, CuCl , CuBr,CuI, AgF, AgCl, AgBr, AgI ; und/oder
• ein Metall aufweist.
19. Nanoelement-Feldeffekttransistor nach Anspruch 18, bei dem das Nanostäbchen p-dotiert oder n-dotiert ist.
20. Nanoelement-Feldeffekttransistor nach Anspruch 13 oder 17, bei der die Nanoröhre eine Kohlenstoffnanoröhre ; eine Kohlenstoff-Bor-Nanoröhre ; • eine Kohlenstoff-Stickstoff-Nanoröhre; eine Wolframsulfid-Nanostruktur oder eine eine Chalkogenid-Nanoröhre ist .
21. Nanoelement-Feldeffekttransistor nach Anspruch 20, bei dem die Nanoröhre p-dotiert oder n-dotiert ist.
22. Nanoelement-Anordnung, mit einer Mehrzahl von Nanoelement-Feldeffekttransistoren nach einem der Ansprüche 13 bis 18.
EP05700516A 2004-01-08 2005-01-03 Verfahren zum herstellen eines nanoelement-feldeffekttransistors mit surrounded gate struktur Withdrawn EP1702371A1 (de)

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