EP1629526A1 - Substrat pour systemes contraints et procede de croissance cristalline sur un tel substrat - Google Patents

Substrat pour systemes contraints et procede de croissance cristalline sur un tel substrat

Info

Publication number
EP1629526A1
EP1629526A1 EP04767192A EP04767192A EP1629526A1 EP 1629526 A1 EP1629526 A1 EP 1629526A1 EP 04767192 A EP04767192 A EP 04767192A EP 04767192 A EP04767192 A EP 04767192A EP 1629526 A1 EP1629526 A1 EP 1629526A1
Authority
EP
European Patent Office
Prior art keywords
layer
substrate
silicon
support according
support
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP04767192A
Other languages
German (de)
English (en)
Inventor
Fabrice Letertre
Bruno Ghyselen
Olivier Rayssac
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of EP1629526A1 publication Critical patent/EP1629526A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185Joining of semiconductor bodies for junction formation
    • H01L21/187Joining of semiconductor bodies for junction formation by direct bonding
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00349Creating layers of material on a substrate
    • B81C1/00365Creating layers of material on a substrate having low tensile stress between layers
    • CCHEMISTRY; METALLURGY
    • C30CRYSTAL GROWTH
    • C30BSINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02Epitaxial-layer growth
    • C30B25/18Epitaxial-layer growth characterised by the substrate
    • C30B25/183Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/02428Structure
    • H01L21/0243Surface structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02439Materials
    • H01L21/02441Group 14 semiconducting materials
    • H01L21/0245Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02436Intermediate layers between substrates and deposited layers
    • H01L21/02494Structure
    • H01L21/02513Microstructure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02658Pretreatments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00Manufacture or treatment of microstructural devices or systems
    • B81C2201/01Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0174Manufacture or treatment of microstructural devices or systems in or on a substrate for making multi-layered devices, film deposition or growing
    • B81C2201/0191Transfer of a layer from a carrier wafer to a device wafer

Definitions

  • the invention relates to the field of substrates for crystal growth (epitaxial growth), as well as to crystal growth techniques using such substrates.
  • GaN epitaxies are known by MOCVD technique for obtaining thick GaN layers (> 1-2 ⁇ m) on an epitaxy substrate.
  • MOCVD technique for obtaining thick GaN layers (> 1-2 ⁇ m) on an epitaxy substrate.
  • massive substrates sapphire, SiC and Si. These three substrates are the most used because the most available.
  • substrates such as ZnO or LiGaO2.
  • the epitaxial GaN layers deposited homogeneously on the surface of the substrate have a dislocation density between 10 8 and 10 10 / cm 2, regardless of the nucleation surface used.
  • the state of stresses of thick layers of GaN obtained by MOCVD depends of course on the coefficient of thermal expansion of the epitaxy substrate which will determine the stresses of thermoelastic origin imposed on the system.
  • the GaN layers obtained on sapphire are in compression while those obtained on SiC are slightly in tension and those on silicon highly in tension. This results, for the layers in tension, a strong tendency to form cracks in the epitaxial film, which destroys it. Compression layers are also a problem. This phenomenon is particularly true for growths on silicon. For this epitaxy support, the limit beyond which cracks appear is approximately 1 to 2 ⁇ m, which is a limiting factor as regards the obtaining of layers of good qualities.
  • SOI Silicon on Insulator
  • the crystalline quality seems to be able to be improved by growth on substrates with patterns.
  • the dislocation densities obtained are of the order of 10 6 / cm 2 .
  • the continuous films obtained have precise zones improved in crystal quality (case of the ELOG technique) or else have a homogeneous film in crystal quality (case of the LOFT technique). These techniques have been demonstrated on sapphire, SiC and Si 111.
  • the problem therefore arises of producing a substrate or a support capable of absorbing, during crystal growth, a significant level of stresses, in particular during a thick epitaxy of material, and in particular in the case where the coefficient of expansion of the material is different or very different from that of the substrate or of the epitaxy support.
  • the invention relates firstly to a support for crystal growth comprising: a nucleation or growth layer, - a buffer layer, or intermediate layer, polycrystalline or porous, or amorphous, a base substrate.
  • the buffer layer makes it possible to absorb or accommodate the stresses appearing during an epitaxial growth carried out on the nucleation or growth layer of the support.
  • the nucleation layer can be a layer of monocrystalline material, for example Si or SiC or GaN, or sapphire or AIN or diamond. It can be obtained by transfer from another substrate.
  • the support substrate may be made of Si or SiC, and the buffer layer of amorphous silicon or of porous silicon or of polysilicon or of amorphous silicon dioxide SiO2 or of amorphous silicon nitride S13N4 or of silicon carbide or of nitride of nitrous oxide Gallium (GaN) or sapphire or aluminum nitride (AIN).
  • the buffer layer of amorphous silicon or of porous silicon or of polysilicon or of amorphous silicon dioxide SiO2 or of amorphous silicon nitride S13N4 or of silicon carbide or of nitride of nitrous oxide Gallium (GaN) or sapphire or aluminum nitride (AIN).
  • the nucleation layer is made of silicon
  • the buffer layer is polycrystalline or porous
  • the base substrate being made of silicon
  • a layer of electrical insulator is also included between the nucleation layer and the buffer layer.
  • the insulating layer can then be an oxide layer (for example of silicon) or a layer of boro-phospho-silicate glass.
  • oxide layer for example of silicon
  • boro-phospho-silicate glass a layer of boro-phospho-silicate glass.
  • an intermediate layer is therefore formed between, on the one hand, the base substrate and, on the other hand, either the nucleation layer or the SOI bilayer (surface silicon layer and insulating layer (for example: silicon oxide)).
  • mechanical absorption means or a mechanical system are formed on the base substrate making it possible to absorb the thermoelastic stresses generated at the surface.
  • This mechanical system comprises, for example, a network of absorbing elements, which can be obtained by machining the base substrate, for example by ion etching.
  • the invention also relates to a support for crystal growth comprising at least one nucleation or growth layer, and a base substrate, in which patterns are etched.
  • the nucleation layer and the base substrate can be made of silicon, an oxide or electrical insulator layer being situated between the nucleation layer and the substrate.
  • This second embodiment is therefore also compatible with an SOI type structure.
  • a buffer layer may be located between, on the one hand, the nucleation or growth layer, or the oxide layer, and, on the other hand, the base substrate, this buffer layer being for example polycrystalline or porous, for example in Si or in amorphous silicon or in porous silicon or in polysilicon or in SiC or in GaN or in sapphire or in AIN.
  • An epitaxial growth method according to the invention can be carried out on a support according to the invention, as defined above.
  • FIGS. 1 and 2 represent a first embodiment of the invention
  • FIGS. 3A to 4 represent a second embodiment of the invention
  • FIGS. 5A and 5B represent steps of a method of substrate fracture.
  • a buffer or intermediate layer capable of absorbing an amount of stresses, for example by generation of crystal defects in this layer or by mechanical displacement of material in this layer.
  • a nucleation layer 2 a buffer layer 4 as mentioned above are indicated, and a support substrate 6 such as Si or SiC or sapphire (Al 2 O 3 ) or aluminum nitride (AIN) or diamond.
  • the buffer layer 4 is for example a poly-crystalline or porous or amorphous layer.
  • Si Silicon
  • SiC silicon carbide
  • GaN gallium nitride
  • AIN aluminum nitride
  • SiO2 silicon dioxide
  • the buffer layer may be a thin layer of amorphous silicon, polysilicon or porous silicon (obtained by intentional porosification or by porous deposition).
  • the nucleation layer 2 is for example a layer of monocrystalline material, obtained by transfer of a thin layer from a first substrate, for example by the fracture process known under the name of "Smart Cut” (see FIGS. 5A and 5B on this subject, or the article by AJ Auberton-Hervé cited later in this description).
  • the nucleation layer has a thickness of the order of 0.1 to 2 ⁇ m, for example 0.5 ⁇ m
  • the buffer layer has a thickness of the order of a few tenths of ⁇ m, for example of approximately 0, 01 ⁇ m to approximately 1 ⁇ m or 2 ⁇ m
  • the substrate may have a thickness of approximately several hundred ⁇ m, or between 100 ⁇ m and 700 ⁇ m, for example approximately 500 ⁇ m or 525 ⁇ m.
  • the coefficients of thermal expansion ci and c 2 of the nucleation layer 2 and of the substrate 6 can be different.
  • SiC has a coefficient of thermal expansion of 4.5.10 "6 K " 1
  • Si a coefficient of 2.5.10 -6 K "1
  • alumina (AI 2 O 3 ) a coefficient of 7.10- 6 K -1 .
  • This difference in the coefficients of the layer 2 and of the substrate 6 can generate stresses during temperature rise or fall phases, especially when the relative difference Ici - c 2 l / c ⁇ or Ici - C2I / C 2 is d '' at least 10% or 20% or 30% at room temperature, i.e. at about 20 ° C or 25 ° C.
  • the stresses generated during a temperature excursion are absorbed by the buffer layer 4.
  • the stresses are absorbed there by generation of defects.
  • the porosities allow local movements of material which mechanically absorb tensions or stresses.
  • the preferred mode of stress relaxation is by creep of the layers present.
  • the invention also applies to an SOI type structure, in which the oxide is not a silicon oxide, but an oxide which becomes viscous at a lower temperature, for example a glass of borophospho-silicate (BPSG). If the layer is viscous, it absorbs tensions and stresses by creep.
  • BPSG borophospho-silicate
  • This same type of buffer layer can be inserted in an SOI structure, between the oxide or insulating layer and the substrate.
  • a structure is shown in FIG. 2, where the reference 10 designates a thin layer of semiconductor material, preferably monocrystalline, for example made of silicon or silicon carbide SiC or gallium nitride GaN or sapphire or AIN .
  • the reference 12 designates a layer of SiO2 oxide, the layer 14 the buffer layer, and the reference 16 a substrate of a semiconductor material, for example thick silicon.
  • the oxide layer also acts as a stress accommodation layer, since the crystal growth processes take place at temperatures of the order of several hundred degrees (for example: 1000 ° C. ). At these temperatures, the oxide becomes viscous and absorbs some of the stresses.
  • the buffer layer 14 will also absorb some of these stresses, but in a different way since it does not become viscous.
  • the relative difference in coefficient of thermal expansion between the nucleation layer 10 and the substrate 16 can therefore here also be greater than 10% or 20% or 30% at room temperature (20 ° C or 25 ° C).
  • the buffer layer 14 can for example result from a deposition of amorphous or polycrystalline silicon which can collect and absorb stresses, and for example has a thickness between 10 nm and 1 ⁇ m or between 0, 1 ⁇ m and 2 ⁇ m.
  • the layer 10, which can be formed by transfer has a thickness of approximately 10 nm to 300 nm or even between 0.1 ⁇ m and 2 ⁇ m.
  • the layer 12, which can be formed by deposition, has a thickness of the order of a few hundred nm, between for example 100 nm and 700 nm, for example 400 nm.
  • the substrate 10 can have substantially the same thickness as the substrate 6 in FIG. 1.
  • a layer 22 of elastic accommodation, or having a certain elasticity at least in an xy plane, parallel to the plane of the different layers, is generated in a substrate 20, or rigid support. 24, 26.
  • This layer 22 is for example obtained by etching, in the substrate 20, studs, or trenches, or any other geometric pattern. These patterns have an elasticity or are flexible in a plane parallel to the planes of the layers 24, 26.
  • the resulting elasticity can be calculated by applying the classical theory of beams.
  • an elastic accommodation layer 23 similar to that of FIG. 3A, could also be formed on the rear face of the substrate 20, which makes it possible to avoid any problems of adhesion between layer 26 and substrate 20 which may appear in the configuration of FIG. 3A.
  • This variant also makes it possible to absorb the stresses.
  • FIGS. 3A and 3B can be present in the same substrate.
  • notches 25, such as for example “saw cuts” are made in the substrate 20, on one side and / or the other of the substrate.
  • a stress absorption effect is obtained.
  • the engraved or hollowed out patterns are preferably repeated according to a two-dimensional periodicity or according to a single dimension as illustrated in FIG. 4.
  • the layers 24, 26 and the substrate 20 can be identical or similar to the layers 2, 4 and to the substrate 6 of FIG. 1, with the same typical thicknesses, and obtained with the same techniques.
  • the nucleation layer 24 can for example be a layer of monocrystalline material, obtained by thin layer transfer from a first substrate, for example by the “Smart Cut” or substrate fracture process (the steps of which are described below in connection with FIGS. 5A and 5B), and the buffer layer 26 can be, for example, a polycrystalline or porous layer, Si, or SiC, or GaN, or sapphire or AIN.
  • FIGS. 3A, 3B or 3C can also be an SOI type structure, the layer 26 being an oxide or insulating layer and the layer 24 being a layer of fine silicon.
  • the fact of bonding on a substrate with trenches can modify the bonding step, in particular because the surface contact can be significantly reduced (by around 50% for example).
  • the geometric parameters of the patterns for example the width and / or the periodicity of these patterns.
  • the surface is made of silicon
  • an improper deposition is carried out (with an oxide for example) which will clog the surface trenches.
  • This deposition can be carried out by a filling method of the “trench isolation” type, or STI (abbreviation of the English expression “Shallow Trench Isolation”) which is not optimized.
  • STI abbreviation of the English expression “Shallow Trench Isolation”
  • Such a method is for example described in CPChang et al. : "A highly manufacturable corner rounding solution for 0.18 ⁇ m shallow trench insulation", IEMD 97 - 661.
  • a first step an ionic or atomic implantation is carried out in the substrate 40, forming a thin layer 52 which extends substantially parallel to the surface 41 of the substrate 40.
  • a layer or a plane is thus formed weakening or fracture defining in the volume of the substrate 40 a lower region 45 intended to constitute a thin film and an upper region 44 constituting the mass of the substrate 40.
  • This implantation is generally an implantation of hydrogen, but can also be done using other species, or with a hydrogen / helium co-location.
  • the substrate 42 is for example provided with etched patterns, as described above.
  • the etching is carried out from the surface 43 and / or from the surface 47.
  • the two substrates 40 and 42 thus prepared are then assembled, face 43 against face 41, by a technique of "wafer bonding" type (assembly of wafers by any technique known in the field of microelectronics) or by contact of adherent type (by example by molecular adhesion) or by bonding.
  • wafer bonding assembly of wafers by any technique known in the field of microelectronics
  • adherent type by example by molecular adhesion
  • bonding we can refer, with regard to these techniques, to the work by QY Tong and U. Gôsele "Semiconductor Wafer Bonding", (Science and Technology), Wiley Interscience Publications.
  • a portion 44 of the substrate 40 is then removed by a thermal or mechanical treatment making it possible to cause a fracture along the embrittlement plane 52.
  • An example of this technique is described in the article by A. Auberton-Henté et al. Cited above. The structure obtained is that of FIG. 5B. It may be desirable, in order to reinforce the bonding or assembly interface between the substrate 42 (or its face 43) and the thin layer 45 (or the contact face 41), to effect a temperature rise which can reach approximately 1000 ° C.
  • the structure of patterns etched in the substrate 42 makes it possible to compensate for or absorb the stresses and the differences in variations due to the difference between the coefficients of thermal expansion. of the two substrates 40, 42.
  • the relative difference between these coefficients can be, as already indicated above, at least 10% or at least 20% or at least 30% at room temperature.
  • the film 45 can also be a nucleation or growth layer such as layer 2, 10 or 24 of FIGS. 1 - 3C (the substrate
  • Figure 5B being similar to the substrate 6, 16, 20 of FIGS. 1 to 4). Unlike the latter, however, the structure of Figure 5B does not have a buffer layer.
  • the film 45 can also be replaced by a set of superimposed films.
  • this aspect of the invention relates not only to a monolayer system on a substrate, but to any multilayer system implementing deposition of the layers on a substrate.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Recrystallisation Techniques (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

L'invention concerne un support pour croissance cristalline comportant : - une couche (2) de nucléation, - une couche tampon (4), polycristalline ou poreuse, - un substrat support (6).

Description

Substrat pour systèmes contraints et procédé de croissance cristalline sur un tel substrat
Domaine technique et art antérieur L'invention concerne le domaine des substrats en vue de la croissance cristalline (croissance épitaxiale), ainsi que les techniques de croissance cristalline mettant en oeuvre de tels substrats.
Elle s'applique aux techniques de croissance épitaxiale de couches de matériaux tels que GaN, GaAs, InP, GaAIAs, InGaAs, AIN, AIGaN ou encore SiGe.
On cherche en effet aujourd'hui à obtenir des couches épitaxiées de ces matériaux, notamment dans le cas de nitrure de gallium GaN. En particulier, on recherche des couches relativement épaisses (> 1 ou 2 μm) ayant des qualités cristallines suffisantes, et notamment présentant pas, ou peu, de contraintes, et peu défectueuses (avec, par exemple, une densité de dislocations de moins de 106/ cm2).
On connaît par exemple des épitaxies de GaN par technique MOCVD pour l'obtention de couches de GaN épaisse (> 1-2 μm) sur un substrat d'épitaxie. Sont mentionnées dans la littérature des épitaxies de ce type essentiellement sur les substrats massifs suivants : saphir, SiC et Si. Ces trois substrats sont les plus utilisés car les plus disponibles. On note aussi des essais marginaux sur des substrats comme ZnO ou LiGaO2.
Aujourd'hui les couches de GaN épitaxiées déposées de manière homogène sur la surface du substrat ont une densité de dislocations entre 108 et 1010/ cm2 et ceci quelle que soit la surface de nucleation utilisée.
L'état de contraintes de couches épaisses de GaN obtenues par MOCVD (température de croissance entre 1000-1100°C) dépend bien sûr du coefficient de dilatation thermique du substrat d'épitaxie qui va déterminer les contraintes d'origine thermoélastiques imposées au système.
Ainsi, les couches de GaN obtenues sur saphir sont en compression tandis que celles obtenues sur SiC sont légèrement en tension et celles sur silicium fortement en tension. Il en résulte, pour les couches en tension, une tendance forte à former des fissures dans le film épitaxié, ce qui le détruit. Les couches en compression posent aussi problème. Ce phénomène est particulièrement vrai pour les croissances sur silicium. Pour ce support d'épitaxie, la limite au-delà de laquelle apparaissent des fissures est d'environ 1 à 2 μm, ce qui est un facteur limitant quant à l'obtention de couches de bonnes qualités. Des essais de croissance sur substrats SOI (Silicium sur Isolant) ont montré que l'utilisation de ce type de substrat permet de diminuer la densité de défauts cristallins dans la couche épitaxiée grâce à l'aspect compilant du film très mince de silicium présent sur l'oxyde. Ce système est cependant limité dans sa capacité à absorber des contraintes, notamment pour les couches épaisses de GaN (au mieux 1 à 2 μm).
La qualité cristalline semble pouvoir être améliorée par croissance sur substrats avec motifs. Les densités de dislocations obtenues sont de l'ordre de 106 / cm2. Il existe des techniques de croissance latérale ELO (Epitaxial Latéral Overgrowth), ainsi que des techniques dites "pendeoepitaxy" (PE), croissance latérale sur tranchées (LOFT : Latéral Overgrowth From Trenches) ou croissance sur substrats gravés (CE : Cantilever Epitaxy). Toutes ces techniques reposent sur de la croissance latérale et de la coalescence de couche épitaxiée pour former en final un film continu. Les films continus obtenus possèdent des zones précises améliorées en qualité cristalline (cas de la technique ELOG) ou bien présentent un film homogène en qualité cristalline (cas de la technique LOFT). Ces techniques ont été démontrées sur sapphire, SiC et Si 111.
Ces solutions, si elles permettent d'améliorer la qualité cristalline du film épitaxié, ne permettent pas de résoudre efficacement le problème de contraintes des films épitaxies.
Il se pose donc le problème de réaliser un substrat ou un support pouvant absorber, lors d'une croissance cristalline, un niveau de contraintes important, notamment lors d'une épitaxié épaisse de matériau, et en particulier dans le cas où le coefficient de dilatation du matériau est différent ou très différent de celui du substrat ou du support d'épitaxie.
Il se pose aussi le problème de trouver un substrat ou un support permettant d'absorber des niveaux de contraintes supérieurs, notamment pour l'obtention de couches épaisses, par exemple dans le cas de la croissance de couches GaN. Exposé de l'invention
L'invention concerne d'abord un support pour croissance cristalline comportant : une couche de nucleation ou de croissance, - une couche tampon, ou couche intermédiaire, polycristalline ou poreuse, ou amorphe, un substrat de base.
La couche tampon permet d'absorber ou d'accommoder des contraintes apparaissant lors d'une croissance épitaxiale réalisée sur la couche de nucleation ou de croissance du support.
Ce nouveau type de support permet donc de réaliser plus aisément des couches épitaxiales ayant une épaisseur de l'ordre de quelques μm, par exemple 4 μm, et notamment des couches de GaN épaisses. La couche de nucleation peut être une couche en matériau monocritallin, par exemple en Si ou en SiC ou en GaN, ou en saphir ou en AIN ou en diamant. Elle peut être obtenue par report à partir d'un autre substrat.
Le substrat support peut être en Si ou SiC, et la couche tampon en silicium amorphe ou en silicium poreux ou en polysilicium ou en dioxyde de silicium SiO2 amorphe ou en nitrure de silicium S13N4 amorphe ou en carbure de silicium (SiC) ou en nitrure de Gallium (GaN) ou en saphir ou en nitrure d'aluminium (AIN).
Selon une variante, la couche de nucleation est en silicium, la couche tampon est polycristalline ou poreuse, le substrat de base étant en silicium, et une couche d'isolant électrique est en outre comprise entre le couche de nucleation et la couche tampon.
La couche d'isolant peut alors être une couche d'oxyde (par exemple de silicium) ou une couche de verre de boro-phospho-silicate. Ainsi, la structure selon l'invention est compatible avec les structures de type SOI (abréviation de Silicon on Insulator, ou Silicium sur Isolant).
Selon ce premier mode de réalisation de l'invention, on forme donc une couche intermédiaire entre, d'une part, le substrat de base et, d'autre part, soit la couche de nucleation, soit le bicouche SOI (couche de silicium superficielle et couche d'isolant (par exemple : oxyde de silicium)). Selon un autre mode de réalisation de l'invention, on forme sur le substrat de base des moyens d'absorption mécanique ou un système mécanique permettant d'absorber les contraintes thermoélastiques générées en surface. Ce système mécanique comporte par exemple un réseau d'éléments absorbeurs, qui peut être obtenu par usinage du substrat de base, par exemple par gravure ionique.
Ainsi l'invention a aussi pour objet un support pour croissance cristalline comportant au moins une couche de nucleation ou de croissance, et un substrat de base, dans lequel des motifs sont gravés.
La couche de nucleation et le substrat de base peuvent être en silicium, une couche d'oxyde ou d'isolant électrique étant située entre la couche de nucleation et le substrat.
Ce deuxième mode de réalisation est donc lui aussi compatible avec une structure de type SOI.
Une couche tampon peut être située entre, d'une part, la couche de nucleation ou de croissance, ou la couche d'oxyde, et, d'autre part, le substrat de base, cette couche tampon étant par exemple polycristalline ou poreuse, par exemple en Si ou en silicium amorphe ou en silicium poreux ou en polysilicium ou en SiC ou en GaN ou en saphir ou en AIN.
Un procédé de croissance épitaxiale selon l'invention peut être réalisé sur un support selon l'invention, tel que défini ci-dessus.
Brève description des figures - les figures 1 et 2 représentent un premier mode de réalisation de l'invention, les figures 3A à 4 représentent un deuxième mode de réalisation de l'invention, les figures 5A et 5B représentent des étapes d'un procédé de fracture de substrat.
Exposé détaillé de modes de réalisation de l'invention :
Selon un premier mode de réalisation, on intercale, entre une couche de nucleation ou de croissance et un substrat de base, une couche tampon ou intermédiaire pouvant absorber une quantité de contraintes, par exemple par génération de défauts cristallins dans cette couche ou par déplacement mécanique de matière dans cette couche. Un exemple de cette structure est donné en figure 1, où sont indiquées une couche de nucleation 2, une couche tampon 4 telle que mentionnée ci-dessus, et un substrat support 6 tel que du Si ou du SiC ou du saphir (Al2 O3) ou du nitrure d'aluminium (AIN) ou du diamant. La couche tampon 4 est par exemple une couche poly-cristalline ou poreuse ou amorphe. Elle peut être formée par technique CVD et être en Silicium (Si), ou en carbure de silicium (SiC), ou en nitrure de gallium (GaN), ou en saphir ou en nitrure d'aluminium (AIN) ou en dioxyde de siliicum (SiO2) ou en nitrure de silicum S.3N4. Ces matériaux sont là encore donnés à titre d'exemples.
Dans l'exemple de la couche de silicium, la couche tampon peut être une couche mince de silicium amorphe, de poly-silicium ou de silicium poreux (obtenu par porosification intentionnelle ou par dépôt poreux).
La couche de nucleation 2 est par exemple une couche en matériau mono-cristallin, obtenu par report de couche mince à partir d'un premier substrat, par exemple par le procédé par fracture connu sous le nom de "Smart Cut" (voir figures 5A et 5B à ce sujet, ou encore l'article de A.J. Auberton-Hervé cité plus loin dans cette description).
Typiquement, la couche de nucleation a une épaisseur de l'ordre de 0,1 à 2 μm, par exemple 0,5 μm, la couche tampon a une épaisseur de l'ordre de quelques dixièmes de μm, par exemple de environ 0,01 μm à environ 1 μm ou 2 μm, et le substrat peut avoir une épaisseur d'environ plusieurs centaines de μm, ou comprise entre 100 μm et 700 μm, par exemple environ 500 μm ou 525 μm. Les coefficients de dilatation thermique ci et c2 de la couche de nucleation 2 et du substrat 6 peuvent être différents. Par exemple, le SiC a un coefficient de dilatation thermique de 4,5.10"6 K"1, le Si un coefficient de 2,5.10-6 K"1, l'alumine (AI2O3) un coefficient de 7.10-6 K-1.
Cette différence des coefficients de la couche 2 et du substrat 6 peut générer des contraintes lors de phases de montée ou de descente en température, notamment dès lors que la différence relative Ici - c2l/cι ou Ici - C2I/C2 est d'au moins 10% ou 20% ou 30% à température ambiante, c'est-à-dire à environ 20°C ou 25°C.
Dans ce type de structure, les contraintes engendrées lors d'une excursion en température sont absorbées par la couche tampon 4. Dans le cas d'une couche polycristalline, les contraintes y sont absorbées par génération de défauts. Dans le cas d'une couche poreuse, les porosités permettent des déplacements locaux de matière qui absorbent mécaniquement les tensions ou les contraintes. Dans le cas d'une couche amorphe, le mode privilégié de relaxation des contraintes se fait par fluage des couches présentes. L'invention s'applique aussi à une structure de type SOI, dans laquelle l'oxyde n'est pas un oxyde de silicium, mais un oxyde qui devient visqueux à température plus faible, par exemple un verre de boro- phospho-silicate (BPSG). Si la couche est visqueuse, elle absorbe les tensions et contraintes par fluage. Ce même type de couche tampon peut être intercalé dans une structure SOI, entre la couche d'oxyde ou d'isolant et le substrat. Une telle structure est représentée sur la figure 2, où la référence 10 désigne une couche mince de matériau semi-conducteur, de préférence monocristallin, par exemple en silicium ou en carbure de silicium SiC ou en nitrure de gallium GaN ou en saphir ou en AIN. La référence 12 désigne une couche d'oxyde SiO2, la couche 14 la couche tampon, et la référence 16 un substrat en un matériau semi-conducteur, par exemple en silicium épais.
Dans une telle structure SOI, la couche d'oxyde joue aussi le rôle de couche d'accommodation de contraintes, du fait que les procédés de croissance cristalline ont lieu à des températures de Tordre de plusieurs centaines de degrés (par exemple : 1000°C). A ces températures, l'oxyde devient visqueux et absorbe une partie des contraintes. La couche tampon 14 va aussi absorber une partie de ces contraintes, mais de manière différente puisqu'elle ne devient pas visqueuse. La différence relative de coefficient de dilatation thermique entre la couche 10 de nucleation et le substrat 16 peut donc là aussi être supérieure à 10% ou 20% ou 30% à température ambiante (20°C ou 25°C).
Dans une structure SOI la couche tampon 14 peut par exemple résulter d'un dépôt de silicium amorphe ou polycristallin pouvant encaisser et absorber les contraintes, et a par exemple une épaisseur comprise entre lOnm et lμm ou entre 0,lμm et 2μm.
Typiquement, la couche 10, qui peut être formée par report, a une épaisseur d'environ 10 nm à 300 nm ou encore comprise entre 0,lμm et 2μm. La couche 12, qui peut être formée par dépôt, a une épaisseur de Tordre de quelques centaines de nm, comprise entre par exemple 100 nm et 700 nm, par exemple 400 nm. Le substrat 10 peut avoir sensiblement la même épaisseur que le substrat 6 de la figure 1.
Selon un autre mode de réalisation, illustré sur la figure 3A, on génère dans un substrat 20, ou support rigide, une couche 22 d'accommodation élastique, ou présentant une certaine élasticité au moins dans un plan xy, parallèle au plan des différentes couches 24, 26. Cette couche 22 est par exemple obtenue par gravure, dans le substrat 20, de plots, ou de tranchées, ou de tout autre motif géométrique. Ces motifs présentent une élasticité ou sont flexibles dans un plan parallèle aux plans des couches 24, 26. L'élasticité résultante peut être calculée par application de la théorie classique des poutres.
Selon une variante, illustrée sur la figure 3B, une couche d'accommodation élastique 23, similaire à celle de la figure 3A, pourra être aussi formée en face arrière du substrat 20, ce qui permet d'éviter les éventuels problèmes d'adhérence entre la couche 26 et le substrat 20 qui peuvent apparaître dans la configuration de la figure 3A. Cette variante permet aussi d'absorber les contraintes.
Les deux systèmes d'accommodation mécanique des contraintes des figures 3A et 3B peuvent être présents dans un même substrat. Selon encore une variante (figure 3C), des entailles 25, telles que par exemple des « traits de scie » sont réalisées dans le substrat 20, d'un côté et/ou de l'autre du substrat. Là encore, on obtient un effet d'absorption des contraintes.
On peut aussi avoir un système tel que celui de la figure 3A ou 3B sur un côté du substrat et un système tel que celui de la figure 3C de l'autre côté.
Les motifs gravés ou creusés se répètent de préférence selon un périodicité bidimensionnelle ou selon une seule dimension comme illustré sur la figure 4. Par exemple des tranchées de profondeur p égale à environ 10 μm, larges de I = 1 μm et espacées de e = 1 μm, sont creusées dans le substrat 20 de façon à générer un tel système d'absorption mécanique.
Les couches 24, 26 et le substrat 20 peuvent être identiques ou similaires aux couches 2, 4 et au substrat 6 de la figure 1, avec les mêmes épaisseurs typiques, et obtenues avec les mêmes techniques. La couche de nucleation 24 peut être par exemple une couche de matériau monocristallin, obtenu par report de couche mince à partir d'un premier substrat, par exemple par le procédé "Smart Cut" ou de fracture de substrat (dont des étapes sont décrites ci-dessous en liaison avec les figures 5A et 5B), et la couche tampon 26 peut être par exemple une couche polycristalline ou poreuse, de Si, ou de SiC, ou de GaN, ou de saphir ou de AIN.
La structure des figures 3A, 3B ou 3C peut aussi être une structure de type SOI, la couche 26 étant une couche d'oxyde ou d'isolant et la couche 24 une couche de silicium fin.
Il est également possible de mettre ces modes de réalisation en oeuvre avec une structure telle que celle de la figure 2, le substrat 16 étant gravé, sur une et/ou l'autre des faces parallèles au plan des couches 10, 12, 14 pour réaliser une couche d'accommodation élastique comme il vient d'être décrit en liaison avec les figures 3A à 3C.
Dans le cas de la figure 3A, si le support est obtenu par adhésion moléculaire de la couche 26 sur le substrat 20, le fait de réaliser un collage sur un substrat avec des tranchées peut modifier l'étape de collage, notamment parce que la surface mise en contact peut être sensiblement réduite (d'environ 50% par exemple).
Aussi, de préférence, dans le cas de surfaces fortement gravées (donc avec une faible surface de contact ou une surface de contact très réduite), on pourra optimiser la répartition des tranchées ou des plots de manière à permettre un collage spontané. A cette fin, on pourra jouer sur les paramètres géométriques des motifs, par exemple la largeur et/ou la périodicité de ces motifs. Afin d'obtenir un substrat gravé et de pouvoir conserver une surface de collage plane, il est possible de boucher, partiellement ou complètement, la surface du substrat avant collage. Même un bouchage complet sur toute la profondeur des tranchées ou des motifs gravés permet de conserver un effet d'absorption des contraintes. Ainsi, selon un exemple, si la surface est en silicium, on peut réaliser une étape de lissage de la surface du substrat 20 sous flux d'hydrogène pour refermer partiellement ou complètement les trous de gravure par migration d'atomes de silicium, comme illustré sur la figure 4, où la référence 28 indique le remplissage de la tranchée, par ce silicium, réalisé sur une certaine hauteur h.
Ou bien, selon un autre exemple, on effectue un dépôt non conforme (par un oxyde par exemple) qui va boucher en surface les tranchées. Ce dépôt peut être réalisé par un procédé de remplissage de type « isolation par tranchée », ou STI (abréviation de l'expression anglo- saxonne « Shallow Trench Isolation ») non optimisé. Un tel procédé est par exemple décrit dans C.P.Chang et al. : « A highly manufacturable corner rounding solution for 0,18 μm shallow trench insulation », IEMD 97 - 661.
Une fois le support assemblé, on dispose d'un élément permettant d'absorber mécaniquement les contraintes par mouvement et/ou déformation des poutres ou plots ou des parois des tranchées sous l'effet de la contrainte thermoélastique.
Le procédé connu sous la dénomination « smart-cut » (ou de fracture de substrat), est décrit dans l'article de AJ. Auberton-Hervé et al « Why can Smart Cut change the future of microelectronics ? », paru dans International Journal of High Speed Electronics and Systems, Vol. 10, N°l, 2000, P.131-146.
Des étapes de ce procédé vont être décrites en liaison avec les figures 5A et 5B, sur lesquelles les références 40 et 42 désignent deux substrats, par exemple tous deux en matériaux semi-conducteurs.
Selon une première étape (figure 5A), une implantation ionique ou atomique est réalisée dans le substrat 40, formant une mince couche 52 qui s'étend sensiblement parallèlement à la surface 41 du substrat 40. En fait est ainsi formée une couche ou un plan de fragilisation ou de fracture délimitant dans le volume du substrat 40 une région inférieure 45 destinée à constituer un film mince et une région supérieure 44 constituant la masse du substrat 40. Cette implantation est en général une implantation d'hydrogène, mais peut aussi être faite à l'aide d'autres espèces, ou encore avec une co-implantation hydrogène/hélium.
Le substrat 42 est par exemple muni de motifs gravés, comme décrits ci-dessus. La gravure est réalisée à partir de la surface 43 et/ou de la surface 47.
Les deux substrats 40 et 42 ainsi préparés sont ensuite assemblés, face 43 contre face 41, par une technique de type "wafer bonding" (assemblage de tranches par toute technique connue dans le domaine de la microélectronique) ou par contact de type adhérent (par exemple par adhésion moléculaire) ou par collage. On pourra se reporter, en ce qui concerne ces techniques, à l'ouvrage de Q.Y. Tong et U. Gôsele « Semiconductor Wafer Bonding », (Science and Technology), Wiley Interscience Publications.
Une partie 44 du substrat 40 est ensuite éliminée par un traitement thermique ou mécanique permettant de provoquer une fracture le long du plan de fragilisation 52. Un exemple de cette technique est décrit dans l'article de A . Auberton-Henté et al. cité ci-dessus. La structure obtenue est celle de la figure 5B. Il peut être souhaitable, pour renforcer l'interface de collage ou d'assemblage entre le substrat 42 (ou sa face 43) et la couche mince 45 (ou la face de contact 41), d'effectuer une montée en température pouvant atteindre environ 1000°C.
Lors de ces différentes montées en température, la structure de motifs gravés dans le substrat 42, et notamment leur flexibilité ou leur élasticité, permet de compenser ou d'absorber les contraintes et les différences de variations dues à la différence entre les coefficients de dilatation thermique des deux substrats 40, 42. La différence relative entre ces coefficients peut être, comme déjà indiqué ci-dessus, d'au moins 10% ou d'au moins 20% ou d'au moins 30% à température ambiante.
Le film 45 peut aussi être une couche de nucleation ou de croissance telle que la couche 2, 10 ou 24 des figures 1 - 3C (le substrat
42 étant similaire au substrat 6, 16, 20 des figures 1 à 4). A la différence de ces dernières, cependant, la structure de la figure 5B ne présente pas de couche tampon.
Le film 45 peut aussi être remplacé par un ensemble de films superposés. Autrement dit, cet aspect de Tinvention concerne non seulement un système monocouche sur substrat, mais tout système multicouche mettant en oeuvre un dépôt des couches sur un substrat.
C'est par exemple l'association couche de nucleation - couche tampon des figures 1 - 3C. La formation d'un plan de fragilisation peut être obtenue par d'autres méthodes que par l'implantation d'ions. Ainsi, il est aussi possible de réaliser une couche de silicium poreux, comme décrit dans l'article de K.
Sataguchi et al. « ELTRAN® by Splitting Porous Si layers », Proceedings of the 9th International Symposium on Silicon-on-Insulator Tech, and Device, 99-3, The Electrochemical Society, Seattle, p. 117-121 (1999).
D'autres techniques encore permettent de réaliser un amincissement des substrats sans mettre en oeuvre une implantation d'ions et sans créer de plan de fragilisation : il s'agit des techniques de polissage ou de gravure.

Claims

REVENDICATIONS
Support pour croissance cristalline comportant :
- une couche (2, 10) de nucleation,
- une couche tampon (4, 14), polycristalline ou poreuse ou amorphe,
- un substrat support (6, 16).
Support selon la revendication 1, la couche
(2) de nucleation étant une couche en matériau monocristallin.
3. Support selon la revendication 2, le matériau monocristallin étant du silicium ou du carbure de silicium (SiC) ou du nitrure de gallium
(GaN), ou du saphir ou du nitrure d'aluminium (AIN) ou du diamant.
4. Support selon Tune des revendications 1 à 3, la couche de nucleation (2) étant obtenue par report à partir d'un autre substrat.
5. Support selon Tune des revendications 1 à 4, le substrat support (6, 16) étant en silicium (Si) ou en carbure de silicium (SiC) ou en saphir ou en nitrure d'aluminium (AIN) ou en diamant.
6. Support selon Tune des revendications 1 à 5, la couche tampon étant en silicium ou en silicium amorphe ou en silicium poreux ou en polysilicium ou en carbure de silicium ou en nitrure de gallium ou en saphir ou en nitrure d'aluminium ou en nitrure de silicium.
7. Support selon Tune des revendications 1 à 6, la couche (10) de nucleation étant en silicium, la couche tampon (14) étant polycristalline ou poreuse, le substrat support (16) étant en un matériau semi-conducteur, une couche (12) d'oxyde étant comprise entre le couche de nucleation et la couche tampon (14).
8. Support selon la revendication 7, la couche d'oxyde étant une couche d'oxyde de silicium, thermique ou déposé, ou une couche de verre de boro-phospho-silicate (BPSG).
9. Support selon Tune des revendications 1 à 8, la couche de nucleation ayant une épaisseur comprise entre 0,1 μm et 2 μm.
10. Support selon Tune des revendications 1 à 9, la couche tampon ayant une épaisseur comprise entre 0,01 μm et 2 μm.
11. Support selon Tune des revendications 1 à 10, comportant en outre des motifs (22, 23, 25, 43) gravés ou formés dans le substrat support (6, 26).
12. Support pour croissance cristalline comportant au moins une couche (24) de nucleation, et un substrat support (6, 16), dans lequel des motifs (22, 23, 25, 43) sont gravés ou formés ou réalisés, ces motifs présentant une élasticité, ou étant flexibles, dans un plan parallèle à la couche de nucleation.
13. Support selon la revendication 12, la couche de nucleation et le substrat support étant en silicium, une couche d'oxyde ou d'isolant étant située entre la couche de nucleation et le substrat.
14. Support selon la revendication 12 ou 13, comportant en outre une couche tampon (4, 14), ou intermédiaire, située entre la couche (24) de nucleation, ou la couche d'oxyde ou d'isolant, et le substrat support.
15. Support selon la revendication 14, la couche tampon étant polycristalline ou poreuse.
16. Support selon la revendication 15, la couche tampon étant en silicium ou en silicium amorphe ou en silicium poreux ou en polysilicium ou en carbure de silicium (SiC) ou en nitrure de gallium
(GaN) ou en saphir ou en nitrure d'aluminium (AIN) ou en nitrure de silicium.
17. Support selon Tune des revendications 11 à 16, les motifs étant gravés ou formés ou réalisés dans, ou à partir de, la face (43) du substrat tournée vers la couche de nucleation, et/ou dans, ou à partir de, la face (47) du substrat opposée à celle tournée vers la couche de nucleation (2, 10, 24).
18. Support selon Tune des revendications 11 à 16, des motifs étant gravés ou formés ou réalisés dans, ou à partir de, la face (43) du substrat tournée vers la couche de nucleation, et étant partiellement ou complètement bouchés en surface (43) du substrat support.
19. Support selon Tune des revendications 11 à 18, les motifs étant en forme de plots ou de tranchées ou de traits de scie.
20. Procédé de croissance épitaxiale, dans lequel la croissance est réalisée sur un support selon Tune des revendications 1 à 19.
21. Procédé selon la revendication 20, le matériau dont la croissance est réalisée étant du GaN, du GaAs, du InP, du GaAIAs, du InGaAs, du
AIN, du AlGaN ou du SiGe.
EP04767192A 2003-05-30 2004-05-27 Substrat pour systemes contraints et procede de croissance cristalline sur un tel substrat Withdrawn EP1629526A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0306568A FR2855650B1 (fr) 2003-05-30 2003-05-30 Substrats pour systemes contraints et procede de croissance cristalline sur un tel substrat
PCT/FR2004/001314 WO2004109781A1 (fr) 2003-05-30 2004-05-27 Substrat pour systemes contraints et procede de croissance cristalline sur un tel substrat

Publications (1)

Publication Number Publication Date
EP1629526A1 true EP1629526A1 (fr) 2006-03-01

Family

ID=33427565

Family Applications (1)

Application Number Title Priority Date Filing Date
EP04767192A Withdrawn EP1629526A1 (fr) 2003-05-30 2004-05-27 Substrat pour systemes contraints et procede de croissance cristalline sur un tel substrat

Country Status (8)

Country Link
US (4) US7009270B2 (fr)
EP (1) EP1629526A1 (fr)
JP (1) JP4714688B2 (fr)
KR (1) KR100742322B1 (fr)
CN (1) CN100492589C (fr)
FR (1) FR2855650B1 (fr)
TW (1) TWI337375B (fr)
WO (1) WO2004109781A1 (fr)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100627888B1 (ko) * 2004-05-25 2006-09-25 도시바세라믹스가부시키가이샤 화합물 반도체 성장용 기판, 그것을 이용한 화합물 반도체및 그들의 제조방법
KR100652442B1 (ko) * 2005-11-09 2006-12-01 삼성전자주식회사 반도체 칩 및 그 제조 방법
EP1852896A1 (fr) * 2006-05-05 2007-11-07 Kinik Company Substrat à diamant et procédé de sa fabrication
KR100832391B1 (ko) * 2007-06-27 2008-05-26 호서대학교 산학협력단 고속·고온공정에서 웨이퍼의 스트레스 측정을 위한 자동회전장치
US7928448B2 (en) 2007-12-04 2011-04-19 Philips Lumileds Lighting Company, Llc III-nitride light emitting device including porous semiconductor layer
KR101101780B1 (ko) * 2008-09-08 2012-01-05 서울대학교산학협력단 질화물 박막 구조 및 그 형성 방법
SG160295A1 (en) * 2008-09-29 2010-04-29 Semiconductor Energy Lab Method for manufacturing semiconductor device
US8637383B2 (en) 2010-12-23 2014-01-28 Soitec Strain relaxation using metal materials and related structures
US8278193B2 (en) 2008-10-30 2012-10-02 Soitec Methods of forming layers of semiconductor material having reduced lattice strain, semiconductor structures, devices and engineered substrates including same
KR20100052167A (ko) * 2008-11-10 2010-05-19 삼성전자주식회사 웨이퍼 본딩 방법 및 웨이퍼 본딩 장비
JP5564799B2 (ja) * 2009-01-28 2014-08-06 住友電気工業株式会社 窒化ガリウム系半導体電子デバイスを作製する方法
FR2942911B1 (fr) * 2009-03-09 2011-05-13 Soitec Silicon On Insulator Procede de realisation d'une heterostructure avec adaptation locale de coefficient de dilatation thermique
US8187983B2 (en) 2009-04-16 2012-05-29 Micron Technology, Inc. Methods for fabricating semiconductor components using thinning and back side laser processing
US8043938B2 (en) 2009-05-14 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate and SOI substrate
US20110108854A1 (en) * 2009-11-10 2011-05-12 Chien-Min Sung Substantially lattice matched semiconductor materials and associated methods
US8114754B2 (en) * 2009-11-18 2012-02-14 S.O.I.Tec Silicon On Insulator Technologies Methods of fabricating semiconductor structures and devices using glass bonding layers, and semiconductor structures and devices formed by such methods
KR101108574B1 (ko) * 2009-11-26 2012-01-30 페어차일드코리아반도체 주식회사 탄화규소계 반도체 소자 및 제조 방법
US9012253B2 (en) * 2009-12-16 2015-04-21 Micron Technology, Inc. Gallium nitride wafer substrate for solid state lighting devices, and associated systems and methods
US8319470B2 (en) * 2010-02-12 2012-11-27 Suncore, Inc. Stand alone solar battery charger
TWI562195B (en) 2010-04-27 2016-12-11 Pilegrowth Tech S R L Dislocation and stress management by mask-less processes using substrate patterning and methods for device fabrication
JP5585268B2 (ja) * 2010-07-22 2014-09-10 セイコーエプソン株式会社 単結晶炭化珪素膜付き基材及び単結晶炭化珪素膜の製造方法並びに単結晶炭化珪素膜付き基材の製造方法
CN102104060B (zh) * 2010-11-15 2013-03-20 王楚雯 一种半导体结构及其形成方法
FR2973157B1 (fr) * 2011-03-25 2014-03-14 Soitec Silicon On Insulator Procédé de réalisation d'ilots de matériau contraint au moins partiellement relaxe
FR2977069B1 (fr) 2011-06-23 2014-02-07 Soitec Silicon On Insulator Procede de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
US20150133450A1 (en) 2012-06-20 2015-05-14 Eutropics Pharmaceuticals, Inc. Methods and compositions useful for treating diseases involving bcl-2 family proteins with quinoline derivatives
CN102956768A (zh) * 2012-10-26 2013-03-06 江苏威纳德照明科技有限公司 一种包括蓝宝石组合衬底的发光器件
CN102956771A (zh) * 2012-10-26 2013-03-06 江苏威纳德照明科技有限公司 一种包括Si组合衬底的发光器件
WO2014081953A1 (fr) 2012-11-21 2014-05-30 Richard David J Méthodes et compositions utiles dans le traitement de maladies faisant appel à des protéines de la famille bcl-2 et des dérivés d'isoquinoléine et de quinoléine
JP2014154632A (ja) * 2013-02-06 2014-08-25 Rohm Co Ltd 多層構造体、コンデンサ素子およびその製造方法
CN103117294B (zh) * 2013-02-07 2015-11-25 苏州晶湛半导体有限公司 氮化物高压器件及其制造方法
WO2015017788A1 (fr) 2013-08-01 2015-02-05 Eutropics Pharmaceuticals, Inc. Méthode permettant de prédire la sensibilité d'un cancer
WO2015066305A1 (fr) 2013-10-30 2015-05-07 Eutropics Pharmaceuticals, Inc. Procédés de détermination de la chimiosensibilité et de la chimiotoxicité
US20150349064A1 (en) * 2014-05-06 2015-12-03 Cambridge Electronics, Inc. Nucleation and buffer layers for group iii-nitride based semiconductor devices
CA2974240A1 (fr) 2015-01-12 2016-07-21 Eutropics Pharmaceuticals, Inc. Essai de diagnostic dependant du contexte pour guider le traitement du cancer
JP6070736B2 (ja) * 2015-02-05 2017-02-01 セイコーエプソン株式会社 半導体基板
CN107408532A (zh) * 2015-03-17 2017-11-28 太阳能爱迪生半导体有限公司 用于绝缘体上半导体结构的制造的热稳定电荷捕获层
FR3039003B1 (fr) 2015-07-17 2017-07-28 Soitec Silicon On Insulator Procede de fabrication d'un substrat
FR3045933B1 (fr) * 2015-12-22 2018-02-09 Soitec Substrat pour un dispositif a ondes acoustiques de surface ou a ondes acoustiques de volume compense en temperature
ITUA20162943A1 (it) 2016-04-27 2017-10-27 Pilegrowth Tech S R L Metodo per la fabbricazione industriale di una struttura a semiconduttore a ridotto incurvamento.
US10739397B2 (en) * 2017-05-10 2020-08-11 International Business Machines Corporation Accelerated wafer testing using non-destructive and localized stress
JP7235456B2 (ja) 2018-08-14 2023-03-08 株式会社ディスコ 半導体基板の加工方法
CN109238518B (zh) * 2018-09-17 2021-11-05 胡耿 微小极间距电容式力敏传感器及其制造方法
CN112647055B (zh) * 2020-11-13 2021-09-24 中国科学院金属研究所 在单晶硅或多晶硅上制备碳化硅复合涂层的化学气相沉积方法
TWI785864B (zh) 2021-10-27 2022-12-01 財團法人工業技術研究院 半導體基板以及電晶體
US11940022B2 (en) * 2022-07-15 2024-03-26 Rivian Ip Holdings, Llc Integrated disconnect for drive unit
FR3142289A1 (fr) * 2022-11-23 2024-05-24 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication d’un empilement comprenant une couche isolante

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US611121A (en) * 1898-09-20 Grain-bagging machine
JPS62171112A (ja) * 1986-01-23 1987-07-28 Oki Electric Ind Co Ltd 半導体基体の製造方法
JPH01207920A (ja) * 1988-02-16 1989-08-21 Oki Electric Ind Co Ltd InP半導体薄膜の製造方法
JP2691721B2 (ja) * 1988-03-04 1997-12-17 富士通株式会社 半導体薄膜の製造方法
US5010034A (en) * 1989-03-07 1991-04-23 National Semiconductor Corporation CMOS and bipolar fabrication process using selective epitaxial growth scalable to below 0.5 micron
JPH07277884A (ja) * 1994-04-05 1995-10-24 Mitsubishi Cable Ind Ltd 半導体用単結晶の製造方法
US5952679A (en) * 1996-10-17 1999-09-14 Denso Corporation Semiconductor substrate and method for straightening warp of semiconductor substrate
JP3036495B2 (ja) * 1997-11-07 2000-04-24 豊田合成株式会社 窒化ガリウム系化合物半導体の製造方法
FR2775121B1 (fr) * 1998-02-13 2000-05-05 Picogiga Sa Procede de fabrication de substrats en film mince de materiau semiconducteur, structures epitaxiales de materiau semiconducteur formees sur de tels substrats, et composants obtenus a partir de ces structures
CA2321118C (fr) * 1998-02-27 2008-06-03 North Carolina State University Procede permettant de produire des couches semi-conductrices de nitrure de gallium par croissance de recouvrement laterale a travers des masques, et structures semi-conductrices de nitrure de gallium ainsi produites
US6051849A (en) * 1998-02-27 2000-04-18 North Carolina State University Gallium nitride semiconductor structures including a lateral gallium nitride layer that extends from an underlying gallium nitride layer
JP2000174335A (ja) * 1998-12-03 2000-06-23 Rohm Co Ltd GaN系化合物半導体発光素子の製造方法
FR2787919B1 (fr) * 1998-12-23 2001-03-09 Thomson Csf Procede de realisation d'un substrat destine a faire croitre un compose nitrure
US6458622B1 (en) * 1999-07-06 2002-10-01 Motorola, Inc. Stress compensation composition and semiconductor component formed using the stress compensation composition
JP2001223165A (ja) * 2000-02-10 2001-08-17 Hitachi Cable Ltd 窒化物半導体及びその製造方法
FR2810448B1 (fr) * 2000-06-16 2003-09-19 Soitec Silicon On Insulator Procede de fabrication de substrats et substrats obtenus par ce procede
JP2002050749A (ja) * 2000-07-31 2002-02-15 Canon Inc 複合部材の分離方法及び装置
US6562648B1 (en) * 2000-08-23 2003-05-13 Xerox Corporation Structure and method for separation and transfer of semiconductor thin films onto dissimilar substrate materials
FR2817395B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
JP2002289538A (ja) * 2001-03-27 2002-10-04 Univ Meijo 半導体素子の製造方法及び半導体素子

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2004109781A1 *

Also Published As

Publication number Publication date
JP4714688B2 (ja) 2011-06-29
KR20060021864A (ko) 2006-03-08
CN100492589C (zh) 2009-05-27
US7405135B2 (en) 2008-07-29
CN1795538A (zh) 2006-06-28
WO2004109781B1 (fr) 2005-03-17
US7163873B2 (en) 2007-01-16
FR2855650A1 (fr) 2004-12-03
FR2855650B1 (fr) 2006-03-03
KR100742322B1 (ko) 2007-07-24
TW200509220A (en) 2005-03-01
US20060076649A1 (en) 2006-04-13
US20040241902A1 (en) 2004-12-02
US7009270B2 (en) 2006-03-07
US20060079070A1 (en) 2006-04-13
JP2007503726A (ja) 2007-02-22
US7145214B2 (en) 2006-12-05
US20060216849A1 (en) 2006-09-28
WO2004109781A1 (fr) 2004-12-16
TWI337375B (en) 2011-02-11

Similar Documents

Publication Publication Date Title
WO2004109781A1 (fr) Substrat pour systemes contraints et procede de croissance cristalline sur un tel substrat
EP1922751B1 (fr) Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
EP1292975B1 (fr) Procede de fabrication de substrats et substrats obtenus par ce procede
EP1051739B1 (fr) Substrat compliant en particulier pour un depot par hetero-epitaxie
EP1938362B1 (fr) Procede de fabrication d'un element en couches minces
FR3033933A1 (fr) Couche thermiquement stable de piegeage de charges pour une utilisation dans la fabrication de structures de semi-conducteur sur isolant
FR2876841A1 (fr) Procede de realisation de multicouches sur un substrat
FR2835096A1 (fr) Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
FR2817394A1 (fr) Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
EP2342744A1 (fr) Procede de formation d'une couche monocristalline dans le domaine micro-electronique
WO2007020351A1 (fr) Procédé de report d'une couche mince sur un support
FR2884967A1 (fr) TRANCHE sSOI A COUCHE DE SILICIUM TENDUE
FR3051596A1 (fr) Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant
FR2857502A1 (fr) Substrats pour systemes contraints
FR2860340A1 (fr) Collage indirect avec disparition de la couche de collage
WO2004112125A1 (fr) Procede d'obtention d'une couche tres mince par amincissement par auto-portage provoque
FR3023058A1 (fr) Procede de realisation d'un dispositif microelectronique
FR3102005A1 (fr) Procédé d’hétéro-intégration d’un matériau semi-conducteur d’intérêt sur un substrat de silicium
FR2848334A1 (fr) Procede de fabrication d'une structure multicouche
WO2017149079A1 (fr) Procede de fabrication d'un substrat semi-conducteur
FR2936904A1 (fr) Procedes et structures pour alterer la contrainte dans des materiaux nitrure iii.
WO2005013317A2 (fr) Structure semiconducteur-sur-isolant contrainte ayant une tenue des contraintes aux hautes temperatures
FR2944137A1 (fr) Methodes et structures epitaxiales pour reduire la densite de dislocations de surface dans des materiaux semi-conducteu rs

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

17P Request for examination filed

Effective date: 20051104

AK Designated contracting states

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LI LU MC NL PL PT RO SE SI SK TR

DAX Request for extension of the european patent (deleted)
17Q First examination report despatched

Effective date: 20090723

RAP1 Party data changed (applicant data changed or rights of an application transferred)

Owner name: SOITEC

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: THE APPLICATION IS DEEMED TO BE WITHDRAWN

18D Application deemed to be withdrawn

Effective date: 20130710