EP1559131A2 - Halbleiteranordnung - Google Patents

Halbleiteranordnung

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Publication number
EP1559131A2
EP1559131A2 EP03779674A EP03779674A EP1559131A2 EP 1559131 A2 EP1559131 A2 EP 1559131A2 EP 03779674 A EP03779674 A EP 03779674A EP 03779674 A EP03779674 A EP 03779674A EP 1559131 A2 EP1559131 A2 EP 1559131A2
Authority
EP
European Patent Office
Prior art keywords
lines
semiconductor arrangement
type
arrangement according
area
Prior art date
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Withdrawn
Application number
EP03779674A
Other languages
English (en)
French (fr)
Inventor
Dirk Fuhrmann
Reidar Lindstedt
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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Publication of EP1559131A2 publication Critical patent/EP1559131A2/de
Withdrawn legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/43—Layouts of interconnections

Definitions

  • the invention relates to a semiconductor arrangement according to claim 1.
  • the basic structure of a DRAM device is in
  • a relatively wide logic area is formed along a central axis, which includes so-called address multiplexers, address generators, read and write amplifiers, etc.
  • connection contacts the so-called pads, are arranged in this area.
  • Word and bit lines are arranged in a rectangular grid on the chip.
  • additional logic areas are provided at right angles to this, which divides the chip into individual memory banks.
  • an area for detection amplifiers in addition to the individual word lines, an area for detection amplifiers, so-called “sense amplifiers”, is arranged at a uniform distance, ie after a predetermined number of word lines.
  • sense amplifiers With the steadily increasing number of memory cells and the simultaneously increasing number of cycles, it is becoming increasingly difficult to manage the access times to the individual memory cells. This means that the reading or writing of a memory cell which is arranged spatially close to the logic must be as reliable as that of a memory cell which is arranged far away from the logic.
  • the running times are very different, so that safe, ie error-free, management of the accesses can only be made possible with a high technical outlay at high clock rates and thus low access times.
  • the invention is therefore based on the object of providing a semiconductor arrangement which, with a high density of circuit elements, reliably ensures easy access to individual elements even at a high clock rate.
  • FIG. 1 shows an exemplary embodiment of a semiconductor arrangement with memory cells
  • FIG. 2 signal directions of the exemplary embodiment shown in FIG. 1,
  • FIG. 3 shows a development of the exemplary embodiment shown in FIG. 1,
  • FIG. 4 shows an exemplary arrangement of DRAM cells in the exemplary embodiment
  • FIG. 5 further exemplary line arrangements.
  • FIG. 1 shows an exemplary embodiment of a semiconductor chip 1 which is delimited by an edge 12 and preferably has a rectangular shape.
  • the semiconductor chip 1 shown is intended to be a DRAM memory.
  • Memory cells 2 are arranged around the central region 5, the arrangement being designed such that the memory cells are arranged along word lines 3 which are designed in the form of concentric rings. There are therefore a number of m word lines 3.
  • FIG. 1 it is provided that, after several word lines, an area 7 is additionally provided for detection amplifiers.
  • bit lines 4 Radially extending bit lines 4 are now shown starting from the central region 5. For the sake of clarity, only a few bit lines 4 are shown in a segment section in FIG. In fact, the bit lines 4 are arranged evenly distributed over the entire circular area. In the illustrated embodiment, the
  • Bit lines 4 arranged radially aligned with the center of the central area 5.
  • bit lines are not aligned towards a central point. This means that an imaginary extension of the bit lines to the center would not run to the center, but past it.
  • bit lines 4 and word lines 3 are shown symbolically arranged around a central area 5.
  • the invention is not restricted to straight bit line routing.
  • a single or multiple curved course can also be implemented. Accordingly, it is not necessary that the word lines have a circular shape.
  • an elliptical course is just like comparable arrangements in which the word lines around the central area are led around. This variant is also indicated in Figure 5.
  • the memory cells 2 arranged in the spaces between the word and bit lines are arranged at the intersection of word and bit lines. How the exact arrangement z. B. a DRAM cell is to be provided at a later time with reference to Figure 4a u. 4b explained by way of example.
  • outer additional surfaces 6a, 6b, 6c and 6d are provided in the four corners of the chip 1 shown in FIG. Without the connection surfaces being shown in detail, it is easy to see that there is sufficient space for them.
  • the additional areas 6a to 6d are only shown symbolically for the really required additional areas. The exact shape and extent depends on the actual space requirement.
  • logic circuit parts can be arranged in the outer additional surfaces 6a to 6d, but also circuit parts, such as voltage supplies, for example.
  • connection surfaces can also be formed in the central area 5.
  • each memory cell array is thus arranged at a minimal distance from logic circuits if they are formed in the inner region A and that all memory cells can be driven from the inner region A along a concentric circle with the same signal propagation time. This shows that the control of the entire memory cell array in this concentric arrangement is simplified in terms of the timing, the so-called “timing”.
  • FIG. 3 shows a further development of the exemplary embodiment shown in FIG. 1, the same circuit parts being provided with the same reference symbols. Therefore, in order to avoid repetition, a comprehensive description is omitted again.
  • FIG. 3 illustrates four additional inner surfaces 8a, 8b, 8c and 8d in FIG. 3, which extend from the logic region 5 to the chip edge 12.
  • the inner additional areas 8a to d are shown as rectangular areas and divide the chip, which need not necessarily be square as shown, into four segments, which can correspond to the usual division of memory cell banks.
  • the rectangular shape of the inner additional surfaces 8a to 8d is not absolutely necessary. Nor is it necessary that they are actually formed up to the physical edge 12 of the chip 1.
  • These inner additional surfaces 8a to 8d can be provided to provide space for additional logic circuits or connection surfaces. Furthermore, it is possible for individual additional areas to be omitted or for additional areas to be added.
  • FIG. 4a shows a section of the top view of a memory cell array on an enlarged scale. Starting from an area l x which is provided for detection amplifiers, bit lines 4 are shown, the exemplary explanation relating to bit lines j, 4j + 1 and 4j + 2. Word lines 3 are arranged concentrically to the area 7 X and run outwards, the explanations relating to the word lines 3i, 3i + 1 and 3i + 2.
  • an active region 13 for two selection transistors T1 and T2 is formed between two cell capacitors C1 and C2.
  • the respective transistor channel is formed under the word lines 3i + 1 and 3i + 2.
  • a bit line contact 9 connects the bit line 4j + 1 between the two selection transistors T1 and T2 with the active region 12.
  • This arrangement which comprises two memory cells, is shown again for comparison in FIG. 4b in cross section along the section line X-Y.
  • the capacitors Ci and C shown in the illustrated embodiment are so-called "deep trench (DT) storage capacitors".
  • the selection transistors can be designed using vertical or horizontal technology.
  • bit line contacts are thus opposite the neighboring one Bit lines arranged offset by a memory cell size enable a very high memory cell density.
  • the bit lines 4 run radially from the central region 5 to the outer region and the word lines 3 run on concentric circles, ring-shaped additional surfaces 7 being provided at predetermined intervals, which are used for the arrangement of the detection amplifiers and for example for the supply of the voltage supply. are provided.
  • An arrangement in which the bit lines are replaced by the word lines is not shown, but is fundamentally possible to the same extent. This would mean that the word lines run radially outwards and the bit lines on concentric circles, the areas required for the detection amplifiers or the voltage supply on segment areas then also being arranged radially outwards after a predetermined number of word lines.
  • the actual chip area is square. If there is additional space required outside, a rectangular chip area can also be realized.

Landscapes

  • Dram (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

Es ist eine Halbleiteranordnung vorgesehen, bei der auf einem Halbleiterchip (1) mehrere Einzellelementefelder (2) entlang Leitungen (3) einer ersten Art und Leitungen (4) einer zweiten Art angeordnet sind.Die Leitungen der ersten oder der zweiten Art sind von einem Innenbereich (A;5) ausgehend zu einen Außenbereich (B) hin verlaufend und die Leitungen der jeweils andere Leitungsart um den Innenbereich (A;5) herum. In einem Ausführungsbeispiel, einem DRAM-Speicher, ist ein zentraler Bereich (5) ausgebildet, der eine Kreisform aufweist, und in dem auf Speicherbausteinen üblichen Logikschaltungsteile angeordnet sind. Um den zentralen Beeich (5) herum sind Speicherzellen (2) angeordnet, so dass die Speicherzellen antlang Wortleitungen (3) angoerdnet sind, die in Form von konzentrischen Ringen ausgebildet sind.

Description

Beschreibung
Halbleiteranordnung
Die Erfindung betrifft eine Halbleiteranordnung gemäß Patentanspruch 1.
Insbesondere im technischen Bereich logischer Schaltungen besteht fortlaufend der Wunsch nach kürzeren Schaltzeiten, da- mit die Schaltung insgesamt schneller arbeitet. Dies führt insbesondere bei Speicherbausteinen zunehmend zu Problemen. Gegenwärtige Speicherbausteine werden mit einer Frequenz von bis zu 400 MHz betrieben. Weitere Frequenzerhöhungen sind für die nächsten Generationen von Speicherbeausteinen vorgesehen. Bei gleichzeitig wachsender Speicherkapazität ergeben sich daraus höchste Anforderungen für die Zugriffszeit auf eine einzelne Speicherzelle.
Der im Grundsatz übliche Aufbau eines DRAM-Bausteins ist in
IEEE Journal of solid-state circuits vol. sc-20, no. 5, Octo- ber 1985, Seite 914 bis 923 beschrieben. In der dargestellten Anordnung ist entlang einer Mittelachse ein verhältnismäßig breiter Logikbereich ausgebildet, der unter anderem sogenann- te Adreßmultiplexer, Adreßgeneratoren, Lese- und Schreibverstärker etc. aufweist. Zusätzlich sind in diesem Bereich Anschlußkontakte, die sogenannten Pads angeordnet. Wort- und Bitleitungen sind in einem rechteckigen Gitter auf dem Chip angeordnet. Zusätzlich zu dem in Längsrichtung entlang der Mittelachse verlaufenden Logikbereich sind im rechten Winkel dazu zusätzliche Logikbereiche vorgesehen, die den Chip in einzelne Speicherbänke aufteilt. Innerhalb einer solchen Speicherbank sind neben den einzelnen Wortleitungen in gleichmäßigem Abstand d. h. nach einer vorbestimmten Anzahl von Wortleitungen zusätzlich eine Fläche für Detektionsver- stärker, sogenannte "sense amplifier" angeordnet. Mit stetig steigernden Anzahl an Speicherzellen und der gleichzeitig steigenden Taktzahl wird es immer schwieriger, die Zugriffszeiten zu den einzelnen Speicherzellen zu handha- ben. Das bedeutet, daß das Lesen bzw. Schreiben einer Speicherzelle, die räumlich nahe bei der Logik angeordnet ist, genauso zuverlässig erfolgen muß, wie bei einer Speicherzelle, die weit entfernt von der Logik angeordnet ist. Durch die hohe unterschiedliche räumliche Entfernung sind die Laufzei- ten jedoch stark verschieden, so daß sich bei hohen Taktraten und damit niedrigen Zugriffszeiten ein sicheres, d. h. ein fehlerfreies Management der Zugriffe nur mit hohem technischen Aufwand ermöglichen läßt.
Wenn bisher das technische Umfeld anhand eines DRAM-Chip beschrieben wurde, so stellt sich die gleiche Problematik bei jeder anderen Art von Speicherbauelement, grundsätzlich aber auch bei jeder Halbleiteranordnung, bei der mit hoher Integrationsdichte eine Vielzahl von Elementen angeordnet sind, die mit sehr genauer Zeitgebung angesprochen werden sollen.
Der Erfindung liegt somit die Aufgabe zu Grunde, eine Halbleiteranordnung vorzusehen, die bei einer hohen Dichte von Schaltungselementen einen einfachen Zugriff auf Einzelelemen- te auch bei hoher Taktrate zuverlässig gewährleistet.
Diese Aufgabe wird erfindungsgemäß mit den im Patentanspruch 1 angegebenen Maßnahmen gelöst. Dadurch, daß bei einem Halbleiterchip die entlang Leitungen einer ersten Art und Leitun- gen einer zweiten Art angeordneten Einzelelementefelder derart aufgebaut sind, daß die Leitungen der ersten Art oder die Leitungen der zweiten Art von einem Innenbereich ausgehend in mehr als zwei Richtngen zu einem Außenbereich laufen und die Leiter der jeweils anderen Art um einen Innenbereich herum angeordnet sind, sind die Zugriffszeiten auf die einzelnen Elemente zum Einen minimal und zum Anderen ist der Unter- schied von Signallaufzeiten zwischen innenliegenden Elementen zu außenliegenden Elementen leicht abschätzbar.
Weitere vorteilhafte Ausgestaltungen der Erfindung sind in den untergeordneten Ansprüchen angegeben.
Nachfolgend wird die Erfindung unter Bezugnahme auf die Zeichnung im Einzelnen beschrieben. Es zeigen:
Figur 1 ein Ausführungsbeispiel einer Halbleiteranordnung mit Speicherzellen,
Figur 2 Signallaufrichtungen des in Figur 1 dargestellten Ausführungsbeispiels,
Figur 3 eine Weiterbildung des in Figur 1 dargestellten Ausführungsbeispiels,
Figur 4 beispielhafte Anordnung von DRAM-Zellen beim darge- stellten Ausführungsbeispiel und
Figur 5 weitere beispielhafte Leitungsanordnungen.
Figur 1 zeigt in einem Ausführungsbeispiel einen Halbleiter- chip 1, der von einem Rand 12 begrenzt ist und vorzugsweise eine rechteckige Form aufweist. Es soll sich bei dem dargestellten Halbleiterchip 1 um einen DRAM-Speicher handeln. Im wesentlichen mittig ist ein zentraler Bereich 5 ausgebildet, der eine Kreisform aufweist, und in dem auf Speicherbaustei- nen üblichen Logikschaltungsteile angeordnet sind. Um den zentralen Bereich 5 herum sind Speicherzellen 2 angeordnet, wobei die Anordnung so ausgebildet ist, daß die Speicherzellen entlang Wortleitungen 3 angeordnet sind, die in Form von konzentrischen Ringen ausgebildet sind. Es gibt somit eine Anzahl von m Wortleitungen 3. Weiterhin ist gemäß Figur 1 vorgesehen, daß nach mehrere Wortleitungen zusätzlich ein Bereich 7 für Detektionsverstärker vorgesehen ist. In Figur 1 erkennt man zusätzliche Bereiche, die für Detekti- onsverstärker vorgesehen sind, die hier beispielhaft als Bereich 7ι und 72 dargestellt sind. Diese Bereiche l ι 72, ...,7n unterteilen die Wortleitungsbereiche in mehrere Segmente. Bei den derzeit üblichen Anordnungen liegen in Abhängigkeit von der Bitleitungslänge einige hundert Wortleitungen zwischen zwei Detektionsverstärkern.
Nunmehr sind ausgehend vom zentralem Bereich 5 radial verlaufende Bitleitungen 4 dargestellt. Der Übersichtlichkeit halber sind in Figur 1 nur einige wenige Bitleitungen 4 in einem Segmentausschnitt dargestellt. Tatsächlich sind die Bitleitungen 4 über die ganze Kreisfläche gleichmäßig veteilt ange- ordnet. In dem dargestellten Ausführungsbeispiel sind die
Bitleitungen 4 zum Mittelpunkt des zentralen Bereiches 5 radial ausgerichtet angeordnet. Alternativ ist eine Realisierung mit einer tangentialen Komponente möglich, d.h. die Bitleitungen sind nicht nach einem zentralen Punkt hin ausge- richtet. Das bedeutet, eine gedachte Verlängerung der Bitleitungen hin zum Zentrum würde nicht auf den Mittelpunkt zu laufen, sondern an diesem vorbei.
Eine derartige Anordnung ist zusammen mit weiteren Leitungs- anordnungen in Figur 5 dargestellt. Es wird dabei kein Anspruch auf Vollständigkeit der Möglichkeiten erhoben. Es soll vielmehr die Vielzahl an Möglichkeiten aufzeigen. Es sind jeweils symbolisch einige Bitleitungen 4 und Wortleitungen 3 um einen zentralen Bereich 5 herum angeordnet dargestellt.
In einer weiteren Variante ist die Erfindung nicht auf eine gerade Bitleitungsführung beschränkt. Ein einfach oder mehrfachgekrümmter Verlauf ist gleichfalls realisierbar. Entsprechend ist es nicht notwendig, daß die Wortleitungen eine Kreisform aufweisen. Dem Erfindungsgedanken entsprechend ist ein elliptischer Verlauf genauso wie vergleichbare Anordnungen, bei denen die Wortleitungen um den zentralen Bereich herumgeführt sind. Diese Variante ist ebenfalls in Figur 5 angedeutet .
An dem Schnittpunkt von Wort- und Bitleitungen sind die in den Zwischenräumen zwischen Wort- und Bitleitung angeordneten Speicherzellen 2 angeordnet. Wie die genaue Anordnung z. B. einer DRAM-Zelle vorzusehen ist, wird zu einem späteren Zeitpunkt unter Bezugnahme auf Figur 4a u. 4b beispielhaft erläutert . Die somit kreisförmig in konzentrischen Ringen radial nach außen laufend angeordneten Speicherzellen 2 decken somit eine kreisförmige Fläche ab, wobei um den Kreismittelpunkt herum ein Logikbereich 5 vorgesehen ist .
Bei einer rechteckigen Chipfläche wiederum ergibt sich dar- aus, daß in Eckbereichen des Chips freie Flächen vorhanden sind. Für den Betrieb eines solchen Speicherchips sind Anschlußflächen notwendig, die in diese Eckenbereiche gelegt werden können. Deshalb sind in den vier Ecken des in Figur 1 dargestellten Chips 1 äußere Zusatzflächen 6a, 6b, 6c und 6d vorgesehen. Ohne daß die Anschlußflächen im Einzelnen dargestellt sind, ist leicht zu erkennen, daß ausreichend Platz für diese vorhanden ist. Die Zusatzflächen 6a bis 6d sind auch nur symbolisch für die wirklich benötigten äußeren Zusatzflächen dargestellt. Die genaue Form und Ausdehnung hängt vom tatsächlichen Flächenbedarf ab. Zusätzlich können in den äußeren Zusatzflächen 6a bis 6d Logik-Schaltungsteile angeordnet werden, aber auch Schaltungsteile, wie beispielsweise Spannungsversorgungen.
Die Anschlußflächen können jedoch auch im zentralen Bereich 5 ausgebildet sein.
Unter Bezugnahme auf Figur 2 wird nunmehr der Vorteil der in Figur 1 dargestellten Anordnung erläutert. Von einem Innenbe- reich A ausgehend verlaufen die Bitleitungen sternförmig, d. h. radial nach außen laufend zum Außenbereich B. Folglich gilt für vom Innenbereich A ausgehende Signale zu allen im Außenbereich B liegenden Speicherzellen eine gleiche Signallaufzeit. Es ist zu erkennen, daß somit jedes Speicherzellenfeld mit einer minimalen Entfernung zu Logikschaltungen angeordnet ist, wenn diese im Innebereich A ausgebildet sind und daß alle Speicherzellen entlang eines konzentrischen Kreises mit der gleichen Signallaufzeit aus dem Innenbereich A heraus ansteuerbar sind. Dies zeigt, daß die Ansteuerung des gesamten Speicherzellenfeldes bei dieser konzentrischen Anordnung vom zeitlichen Ablauf her, dem sogenannten „timing", verein- facht ist.
In Figur 3 ist eine Weiterbildung des in Figur 1 dargestellten Ausführungsbeispiels dargestellt, wobei gleiche Schaltungsteile mit gleichen Bezugszeichen versehen sind. Folglich wird zur Vermeidung von Wiederholungen auf eine erneute umfassende Beschreibung verzichtet .
Zusätzlich zu dem vorhergehend beschriebenen Ausführungsbeispiel sind in Figur 3 vier innere Zusatzflächen 8a, 8b, 8c und 8d dargestellt, die vom Logikbereich 5 zum Chiprand 12 verlaufen. Die inneren Zusatzflächen 8a bis d sind als rechteckförmige Flächen dargestellt und teilen den Chip, der nicht unbedingt wie dargestellt quadratisch sein muß, in vier Segmente ein, was der üblichen Aufteilung von Speicherzellenban- ken entsprechen kann. Die rechteckförmige Gestalt der inneren Zusatzflächen 8a bis 8d ist jedoch nicht zwingend notwendig. Genauso wenig ist es notwendig, daß sie tatsächlich bis an den physikalischen Rand 12 des Chips 1 ausgebildet sind. Diese inneren Zusatzflächen 8a bis 8d können dafür vorgesehen sein, um Platz für zusätzliche Logikschaltungen oder auch Anschlußflächen zur Verfügung zu stellen. Weiterhin ist es möglich, daß einzelne der Zusatzflächen entfallen oder weitere hinzukommen. Dies hängt allein vom Platzbedarf ab, wobei in diesem Zusammenhang darauf hingewiesen wird, daß die Darstel- lungen rein schematisch und nicht maßstäblich sind. In Figur 4a ist ein Ausschnitt der Draufsicht auf ein Speicherzellenfeld vergrößert dargestellt. Ausgehend von einem Bereich lx , der für Detektionsverstärker vorgesehen ist, sind Bitleitungen 4 dargestellt, wobei sich die exemplarische Erklärung auf die Bitleitungen j , 4j+l und 4j+2 beziehen. Konzentrisch zum Bereich 7X sind weiter nach außen laufend sind Wortleitungen 3 angeordnet, wobei sich die Erläuterungen auf die Wortleitungen 3i, 3i+l und 3i+2 beziehen.
Unterhalb der Bitleitung 4j ist zwischen zwei Zellkondensatoren Cl und C2 ein aktives Gebiet 13 für zwei Auswahltransistoren Tl und T2 ausgebildet. Unter den Wortleitungen 3i+l und 3i+2 ist dabei der jeweilige Transistorkanal gebildet. Ein Bitleitungskontakt 9 verbindet die Bitleitung 4j+l zwi- sehen den beiden Auswahltransistoren Tl und T2 mit dem aktiven Gebiet 12. Diese Anordnung, die zwei Speicherzellen umfaßt, ist zum Vergleich nochmals in Figur 4b im Querschnitt entlang der Schnittlinie X-Y dargestellt. Die in dem dargestellt Ausführungsbeispiel dargestellten Kondensatoren Ci und C sind sogenannte " deep trench (DT) -Speicherkondensatoren" . Die Auswahltransistoren können in vertikaler oder horizontaler Technologie ausgebildet sein.
Auf den benachbarten Bitleitungen 4j und 4j + 2 ist die glei- ehe Anordnung versetzt angeordnet und jeweils eine Bitleitung weiter ist die Anordnug wieder auf gleicher „Höhe" wie auf der Bitleitung 4j+l. Diese Anordnung, bei der die Bitleitungskontakte somit gegenüber der benachbarten Bitleitung um eine Speicherzellengröße versetzt angeordnet sind, ermöglicht eine sehr hohe Speicherzellendichte.
Gemäß den vorangestellten Ausführungsbeispielen verlaufen die Bitleitungen 4 radial vom zentralen Bereich 5 zum Außenbereich und die Wortleitungen 3 auf konzentrischen Kreisen, wo- bei in vorbestimmten Abständen ringförmige Zusatzflächen 7 vorgesehen sind, die für die Anordnung der Detektionsverstärker und beispielsweise für die Zuführung der Spannungsversor- gung vorgesehen sind. Nicht dargestellt, aber grundsätzlich in gleichem Maße möglich, ist eine Anordnung, bei der die Bitleitungen gegen die Wortleitungen ausgetauscht sind. Dies würde bedeuten, daß die Wortleitungen radial nach außen laufen und die Bitleitungen auf konzentrischen Kreisen, wobei dann auch die benötigten Flächen für die Detektionsverstärker bzw. die Spannungsversorgung auf Segmentflächen nach einer jeweils vorbestimmten Anzahl von Wortleitungen radial nach außen verlaufend angeordnet sind.
In einer weiteren Variante ist es möglich, daß im zentralen Bereich 5 der Anordnung keine Zusatzfläche vorgesehen ist. In diesem Fall ist die Logik auf den radialverlaufenden Zusatzflächen 7 und/oder den Zusatzflächen 6 in den Eckbereichen der Chipfläche angeordnet. Gleiches gilt für die nicht dargestellten Anschlußflächen.
Genausogut ist nicht zwingend vorgeschrieben, daß die tat- sächliche Chipfläche quadratisch ist. Wenn im Außenbereich zusätzlicher Flächenbedarf besteht, ist auch eine rechteckförmige Chipfläche realisierbar.
Bezugszeichenliste
1 Chip
2 Speicherzellen 3 Wortleitungen
4 Bitleitungen
5 zentraler Bereich
6 a , b, c , d äußere Zusatzflächen
7ι, 72 Zusatzbereich für Detektionsverstarker 8a, b, c , d innere Zusatzflächen 9 Bitleitungskontakt
12 Chiprand
13 Aktives Gebiet
Cl , C2 , Kondensatoren Tl, T2 Auswahltransistorentransistor A Innenbereich B Außenbereich

Claims

Patentansprüche
1. Halbleiteranordnung, bei der auf einem Halbleiterchip (1) mehrere Einzelelementefelder (2) entlang Leitungen (3) einer ersten Art und Leitungen (4) einer zweiten Art angeordnet sind, d a d u r c h g e k e n n z e i c h ne t, daß die Leitungen der ersten oder der zweiten Art von einem Innenbereich (A;5) ausgehend zu einen Außenbereich (B) hin ver- laufen und die Leitungen der jeweils andere Leitungsart um den Innenbereich (A;5) herum angeordnet sind.
2. Halbleiteranordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die um den Innenbereich herum angeordneten Leitungen jeweils den Innenbereich umschließen.
3. Halbleiteranordnung nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t, daß im Innenbereich (A) eine Zusatzfläche (5) angeordnet ist.
4. Halbleiteranordnung nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t, daß zumindest eine Zusatzfläche (8) vorgesehen ist, die vom In- nenbereich (A;5) ausgehend in Richtung Chiprand (12) angeordnet ist.
5. Halbleiteranordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß um den Innenbereich (A;5) herum und von diesem beabstandet ein Zusatzbereich (7) angeordnet ist.
6. Halbleiteranordnung nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß der Halbleiterchip eine rechteckförmige Flächenausdehnung aufweist und daß in den Ecken außerhalb der um den Innenbe- reich (A) herum angeordneten Leitungen der zweiten Art zumindest eine äußere Zusatzfläche (6a,b,c,d) angeordnet ist.
7. Halbleiteranordnung nach einem der Ansprüche 3-6, d a d u r c h g e k e n n z e i c h n e t, daß zumindest eine Zusatzfläche Logikschaltungen aufweist.
8. Halbleiteranordnung nach einem der Ansprüche 3-6, d a d u r c h g e k e n n z e i c h n e t, daß zumindest eine Zusatzfläche Anschlußflächen aufweist.
9. Halbleiteranordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Einzelelementefelder (2) Speicherzellen aufweisen und die Leitungen der ersten und zweiten Art Bitleitungen bzw. Wortleitungen sind.
10. Halbleiteranordnung nach Anspruch 9, d a d u r c h g e k e n n z e i c h n e t, daß nach einer vorbestimmten Anzahl von Wortleitungen (3) zumindest eine Zusatzfläche (7ι, 72) vorgesehen ist, auf der Detektionsverstarker bzw. Logikschaltungen ausgebildet sind.
11. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Leitungen der ersten Art die Leitungen der zweiten Art in einem Winkel von 90 ° schneiden.
12. Halbleiteranordnung nach einem der Ansprüche 1 bis 10, d a d u r c h g e k e n n z e i c h n e t, daß die Leitungen der ersten Art vom Innenbereich (A;5) tangential weglaufen zum Außenbereich geführt sind.
13. Halbleiteranordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Leitungen die um den Innenbereich (A;5) herum geführt sind die Leitungen der jeweils anderen Leitungsart derart schneiden, daß ein stumpfer Winkel entsteht.
14. Halbleiteranordnung nach einem der vorhergehenden
Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die von einem Innnenbereich nach einen Außenbereich geführten Leitungen einen gekrümmten Verlauf haben.
15. Halbleiteranordnung nach einem der vorhergehenden
Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die den Innnenbereich umschließenden Leitungen ellyptisch verlaufen.
EP03779674A 2002-11-08 2003-10-27 Halbleiteranordnung Withdrawn EP1559131A2 (de)

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DE10252058 2002-11-08
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Application Number Title Priority Date Filing Date
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Country Link
US (1) US7136295B2 (de)
EP (1) EP1559131A2 (de)
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