EP1535345A1 - Halbleiterspeicher mit vertikalen speichertransistoren und verfahren zu dessen herstellung - Google Patents

Halbleiterspeicher mit vertikalen speichertransistoren und verfahren zu dessen herstellung

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EP1535345A1
EP1535345A1 EP03747922A EP03747922A EP1535345A1 EP 1535345 A1 EP1535345 A1 EP 1535345A1 EP 03747922 A EP03747922 A EP 03747922A EP 03747922 A EP03747922 A EP 03747922A EP 1535345 A1 EP1535345 A1 EP 1535345A1
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EP
European Patent Office
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semiconductor
region
layer
oxide layer
deeper
Prior art date
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Withdrawn
Application number
EP03747922A
Other languages
English (en)
French (fr)
Inventor
Franz Hofmann
Erhard Landgraf
Richard Johannes Luyken
Thomas Schulz
Michael Specht
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
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Withdrawn legal-status Critical Current

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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation

Definitions

  • the invention relates to a semiconductor memory having a plurality of memory cells according to claim 1 and to a method for producing such a semiconductor memory according to claim 12.
  • Non-volatile semiconductor memory elements are known in a large number of different embodiments. Depending on the application, PROM, EPROM, EEPROM, flash memory and SONOS memory are used. These differ in particular in the deletion option,
  • each memory cell of the semiconductor memory has a planar transistor (planar MOSFET), in which a so-called trapping layer in a recess of the (control) gate section is provided. Hot electrons, which by suitable
  • Potential relationships can be generated at the transistor connections in the transistor channel, can overcome the thin gate oxide layer and can be captured by this trapping layer. The presence of the electrons trapped in the trapping layer causes one
  • Characteristic curve shift of the transistor which manifests itself in particular in a different threshold voltage.
  • the difference in the threshold voltage can be used in a known manner to write a "bit", since it can be determined by means of a reading step.
  • Memory transistors are consequently only logic circuits or "system on chip” circuits (SOC circuits) with a low memory density.
  • NROM A novel localized trapping, 2-bit nonvolatile memory cell
  • IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pages 543-545 is a transistor manufactured according to the SONOS concept, as described by Eitan et al. in "NROM: A novel localized trapping, 2-bit nonvolatile memory cell", IEEE Electron Device Letters, vol. 21, no. 11, November 2000, pages 543-545.
  • this memory concept also has disadvantages with regard to its scalability, so that a high-density or compact arrangement of memory transistors with the smallest dimensions is difficult.
  • each of the memory cells comprising:
  • a semiconductor layer arranged on a substrate, the semiconductor surface of which has at least one step between a lower and a higher semiconductor region in the substrate normal direction;
  • At least one channel region which extends in the semiconductor layer between the lower and the higher contact region; at least one electrically insulating trapping layer designed for capturing and releasing charge carriers, which is arranged on a gate oxide layer adjacent to the channel region; and
  • At least one gate electrode for controlling the electrical conductivity of the channel region the gate electrode partially adjoins a control oxide layer arranged on the trapping layer and partially adjoins the gate oxide layer arranged on the channel region.
  • a so-called vertical transistor concept is used for the memory transistors.
  • one of the contact areas i.e. the memory transistor contacts
  • the second contact area the second memory transistor contact
  • a contact area of the memory transistor is located in a lower semiconductor area, which was removed by means of a mesa etching step in relation to a higher contact area.
  • the higher contact area is arranged in the higher semiconductor area, a step being provided between the two semiconductor areas.
  • the semiconductor area to a substrate level is thus less than the corresponding distance from a higher area surface of the higher semiconductor area.
  • the area surface of the higher semiconductor area is further away from the substrate than the area surface of the lower semiconductor area.
  • a thin gate oxide layer is arranged in a conventional manner along the surface of the channel region.
  • a so-called trapping layer borders on part of the gate oxide layer which is designed to capture and release load carriers.
  • the trapping layer has a large number of defects or "trap states" in which captured charge carriers (electrons or holes) can be stored permanently.
  • the trapping layer is surrounded on its surfaces not adjoining the gate oxide layer by a control oxide layer, so that it is completely surrounded by oxide layers.
  • the trapping layer preferably consists of a nitride layer, in particular a silicon nitride layer, so that an oxide-nitride-oxide layer sequence results in the section through the memory transistor (so-called ONO stack).
  • a (control) gate electrode is arranged on the control oxide layer, through which the electrical
  • Conductivity of the transistor channel can be controlled via the field effect.
  • Semiconductor memory is characterized in particular by the fact that the gate electrode also adjoins the gate oxide layer arranged on the channel region in some areas, so that the
  • Conductivity of a section of the transistor channel can be controlled directly by the gate electrode.
  • a potential difference applied between the lower and the higher contact area of the memory transistor brings about a field line course between the contact areas, in which electrical field lines run from the transistor channel through the gate oxide layer into the trapping layer.
  • planar memory transistors such as are known, for example, from EP 02 004 568.8 mentioned at the outset
  • the step (mesa edge) provided between the lower and the higher contact area contributes to an increased programming efficiency due to an increased injection yield of hot electrons.
  • the trapping layer is preferably arranged only on a relatively small area of the gate oxide layer.
  • the gate electrode directly adjoins the other regions of the gate oxide layer.
  • the semiconductor memory according to the invention enables a high packing density since, due to the vertical transistor concept, the memory cell area can be scaled independently of the channel length of the transistor. In contrast to planar memory concepts (for example NROMs), the memory transistor according to the invention is much easier to scale and shows fewer short-channel effects. Due to the special geometry of the channel area, the programming efficiency via "channel hot electrons" is also increased compared to planar components.
  • the area surfaces of the lower and the higher semiconductor area preferably run essentially parallel to the substrate plane.
  • the substrate is preferably a single-crystal silicon substrate and the semiconductor layer is a single-crystal silicon layer.
  • the region surface of the higher semiconductor region preferably forms a surface of the higher contact region.
  • the higher semiconductor region, ie the mesa thus preferably faces in parallel along its entire area conductive surface doping on the substrate plane, so that the layer adjacent to the higher surface area forms the higher contact area.
  • each of the memory cells includes a plurality of the lower contact areas and one of the higher contact areas, with one of the channel areas extending between each of the lower contact areas and the higher contact area.
  • the higher semiconductor region is surrounded on all sides by lower-lying semiconductor regions.
  • a single higher contact area is formed on the higher semiconductor area, while a plurality of lower contact areas are provided in the lower semiconductor area.
  • a transistor channel extends between each of the lower contact areas and the higher contact area, to which a trapping layer and a (control) gate electrode with the structure according to the invention are assigned.
  • a "bit" can be stored in each of the trapping layers.
  • the deeper contact areas can preferably be contacted individually.
  • the gate electrodes can also be configured such that they can be contacted individually for each of the channel regions. However, a common gate electrode is preferably provided for all the channel areas assigned to the higher contact area.
  • the higher semiconductor region preferably has an essentially rectangular shape with four side edges, and each of the side edges is assigned to exactly one of the deeper contact regions.
  • the latter preferably has an essentially rectangular shape, which is raised compared to the surrounding lower ones Is semiconductor areas.
  • a deeper contact area is provided adjacent to each of the side edges of this rectangular shape, so that four transistor channels start from the higher contact area.
  • the region surfaces of the lower and the higher semiconductor region are preferably connected by a step side surface of the step (the mesa edge), which runs essentially perpendicular to the substrate plane.
  • the higher semiconductor region is thus separated from the lower semiconductor region by a vertical mesa edge or flank.
  • the trapping layer is preferably through the
  • the trapping layer is thus preferably arranged in the corner or edge area of the mesa.
  • the trapping layer adjoins both the gate oxide layer, which is arranged on the step side surface, and the gate oxide layer, which is arranged on the region surface of the deeper semiconductor region.
  • Such a trapping layer can be produced in a simple self-adjusting manner (without a photo step) by means of a so-called spacer etching.
  • the trapping layer is arranged on the step side surface in a manner similar to a spacer known from CMOS technology.
  • the region surfaces of the lower and the higher semiconductor region are connected to one another by a lower step side surface, a higher step side surface and an intermediate surface extending between the step side surfaces.
  • a double stage or a double mesa is provided.
  • the step side surfaces preferably run essentially perpendicular to the substrate plane.
  • the two step side surfaces adjoin the lower or the higher area surface and are connected by an intermediate surface which preferably runs parallel to the Sustrat plane.
  • Each of the channel regions is preferably assigned a lower and a higher one of the trapping layers, the lower trapping layer through the gate oxide layer from the lower step side surface and the region surface of the lower semiconductor region and the higher trapping layer through the gate oxide layer from the higher step side surface and the Intermediate surface is spaced.
  • two "bits" can be stored if the programming and reading technology known from NROMs is used. In this case, the contact areas must be exchanged for the programming process in a known manner for reading.
  • two different trapping layers are assigned to each of the channel regions.
  • the deeper trapping layer is preferably arranged in the edge or corner area adjacent to the deeper area surface and the deeper step side surface.
  • the deeper trapping layer is through that through the gate oxide layer Channel area spaced.
  • the higher trapping layer is preferably arranged in the edge or corner area adjacent to the intermediate surface and the higher step side wall, in turn being spaced from the channel area by the gate oxide layer.
  • the gate electrode preferably extends over the two trapping layers, from which it is separated by the control oxide layer. Between the lower trapping layer and the higher trapping layer, the gate electrode adjoins the gate oxide layer in some areas, so that the electrical conductivity of the transistor channel can be controlled directly in this area.
  • the deeper contact area extends to a step side surface of the step (i.e., to a flank of the mesa). Simulations have shown that a particularly efficient injection mechanism of hot channel electrons into the trapping layer can be achieved if the deeper contact area extends to the edge or corner area of the mesa, i.e. extends to the step side surface. In the same way, it is also advantageous to use the higher one
  • Form contact area so that it extends to the deeper area surface (or to a possibly provided intermediate surface). In this case, there must be a distance between the deeper contact area and the step side surface.
  • the trapping layer preferably consists of silicon nitride.
  • the trapping layer forms a so-called ONO stack with the silicon dioxide layers surrounding it.
  • other dielectrics with large dielectric constants can also be used.
  • So-called "silicon rieh oxide” and undoped polysilicon are also suitable for forming the trapping layer.
  • the manufacturing method according to the invention is largely compatible with a conventional CMOS process. Only an additional mask step is necessary for the mesa etching to create the higher and lower semiconductor areas.
  • the first oxide layer forms the gate oxide layer between the trapping layer and the channel region.
  • the second oxide layer forms the control oxide layer, which is arranged between the trapping layer and the gate electrode. Furthermore, the gate oxide layer of those channel regions in which the gate electrode directly adjoins the gate oxide layer is formed by the second oxide layer. The application of the second oxide layer thus completely encloses the trapping layer in oxide.
  • the trapping layer and the first oxide layer are preferably removed by means of a spacer etching step.
  • Spacer etching steps of this type are known in CMOS technology.
  • the trapping layer can be arranged in a self-aligned manner in the edge or corner regions of the mesa adjacent to the deeper region surface and the step side surface.
  • a spacer etching method is preferably also used for the arrangement of the gate electrode.
  • Fig. 1 (a) is a schematic sectional view through a memory cell of a first preferred
  • Embodiment of a semiconductor memory according to the invention the section plane running perpendicular to the substrate plane;
  • Fig. 1 (b) is a schematic sectional view of a
  • Fig. L (c) is a schematic sectional view of a memory cell according to a third preferred Embodiment with preferred lower contact area.
  • FIG. 1 (a) A first preferred embodiment of a semiconductor memory is shown in FIG. 1 (a) in a schematic sectional view. The cutting plane runs through the
  • a single-crystal semiconductor layer p-well is arranged on the p-doped semiconductor substrate p-sub, for example, which is lightly p-doped, for example.
  • the semiconductor layer p-well is structured into a deeper semiconductor region 10 and a higher semiconductor region 12, for example by a mesa etching step.
  • the deeper semiconductor region 10 has a deeper region surface 14 which runs essentially parallel to the substrate plane of the substrate p-sub.
  • the higher semiconductor region 12 has a higher region surface 16, which is also arranged parallel to the substrate plane. In the embodiment shown in FIG. 1 (a), the higher region surface 16 of the higher semiconductor region 12 is connected to the lower region surfaces 14 via step side surfaces 18.
  • a higher contact area 20 is formed adjacent to the higher area surface 16 of the higher semiconductor area 12.
  • the heavily doped higher contact region 20 represents, for example, the source contact of the memory transistor.
  • two lower contact regions 22, 24 are also shown, which are formed in the lower semiconductor region 10.
  • the deeper contact areas 22, 24 represent, for example Drain contacts of the memory transistors.
  • the lower contact areas 22, 24 have a highly doped area HDD (highly doped drain) and a lower doped contact area LDD (lightly doped drain) arranged closer to the higher contact area ,
  • the channel regions of the two memory transistors shown in FIG. 1 (a) extend between the respective lower contact regions 22, 24 and the higher one
  • a trapping layer 28 is arranged in the edge formed between the lower region surface 14 and the step side surface 18 in each of the memory transistors.
  • the trapping layer consists, for example, of silicon nitride, which is spaced from the channel region by a silicon dioxide layer (gate oxide layer 26).
  • the trapping layer 28 can be formed in a self-adjusting process (so-called spacer etching) without an additional lithography step.
  • a control oxide layer 30 is applied to the surface of the trapping layer 28, which does not adjoin the gate oxide layer 26, by means of which the trapping layer 28 is separated from the gate electrode 32.
  • the control oxide layer 30, the trapping layer 28 and the gate oxide layer 26 form a so-called ONO stack.
  • Passivation shown protects the contact areas and the gate electrode and insulates them electrically from one another.
  • the gate electrode 32 is preferably formed from highly doped polysilicon.
  • the gate electrode 32 adjoins a region of the gate oxide layer 26, so that the electrical conductivity of the associated channel region can be controlled directly.
  • the channel length, the conductivity of which can be controlled directly by the gate electrode 32, is preferably 20 to 50 nm.
  • Semiconductor region 12 is preferably 50 to 200 nm, the height difference in the substrate normal direction between the higher region surface 16 and the lower region surface 14 preferably being 50 to 150 nm. However, significantly longer channel lengths or dimensions of up to several ⁇ m are also possible.
  • Fig. 1 (a) The operation of the memory transistor of the memory cell shown in Fig. 1 (a) is illustrated for the transistor formed between the contact regions 22 and 20.
  • a forward voltage which is below 10 V, for example, positively biases the lower contact area 22 compared to the higher contact area 20.
  • the gate electrode 32 is positively biased with respect to the higher contact area 20.
  • the memory transistor is guided into its saturation range. With such source-drain voltages, which are greater than the so-called pinch-off voltage, there is a so-called pinch-off point PO along the transistor channel.
  • the voltage between the lower contact area 22 and the higher contact area 20 is preferably set such that the pinch-off point PO is located near the higher contact area 20 at a location on the transistor channel which is opposite the trapping layer 28.
  • Such potential relationships at the transistor contacts, in particular near the pinch-off point PO generate so-called hot electrons (Channel hot electrons (CHE)) which have sufficient energy to overcome the thin gate oxide layer 26 and are embedded in the trapping layer 28 become.
  • CHE hot electrons
  • the characteristic of the memory transistor shifts.
  • the threshold voltage changes which can be used to program a "bit" in a known manner.
  • Pinch-off voltage efficiently generates charge carriers by ionization in the channel area between the lower contact area 22 and the pinch-off point PO, which in turn are injected into the trapping layer 28 by a suitable gate voltage. All the voltages required for this are in the range below 10 V. The reading is preferably carried out in the inverse direction.
  • the programming efficiency is increased since the yield of hot electrons which are embedded in the trapping layer 28 is greater (> 10 "5 of the channel electrons).
  • the reason for this is in particular a field compression by the mesa edge and the necessary 90 ° change in direction of the electrons in the edge area, which allows programming time and / or Reduce programming voltage or power significantly, which is particularly desirable for semiconductor memories in mobile applications.
  • Fig. L (b) shows a second embodiment of a
  • FIG. 1 (b) differs from the one described above by a "double step” or double mesa edge between the higher area surface 16 and the lower area surface 14.
  • the lower area surface 14 adjoins a lower step side surface 18t, which is connected to a higher step side surface 18h via an intermediate surface 34.
  • the step side surfaces 18t, 18h are arranged perpendicular to the substrate plane, while the intermediate surface 34 preferably runs parallel to the substrate plane.
  • Trapping layers 28t, 28h are respectively arranged in the corner or edge regions, which are formed by the deeper region surface 14 and the deeper step side surface 18t and the intermediate surface 34 and the higher step side surface 18h.
  • the trapping layers 28t, 28h are spaced apart by a gate oxide layer 26 from the channel region which is arranged in the semiconductor layer p-well.
  • each channel area is assigned two trapping layers 28t, 28h, so that each memory transistor can store two "bits".
  • the programming and reading is carried out analogously to NROMs and is described in detail in the publications by Eitan et al. described.
  • the gate electrode 32 extends over the lower 28t and the higher 28h trapping layer, in some areas directly between the trapping layers 28t, 28h to the gate oxide 26 adjoins. Both the gate electrode 32 and the trapping layers 28t, 28h are preferably structured by means of a spacer etching.
  • Fig. L (c) shows a third in schematic cross section
  • Embodiment of a memory cell of a semiconductor memory is very similar to the variant described with reference to FIG. 1 (a). The only difference is the formation of the deeper contact regions 22, 24, which in the embodiment shown in FIG. 1 (c) extend up to the step side surface 18. Simulations have shown that the arrangement of the field line that occurs with such an arrangement of the deeper contact region 22 leads to a particularly efficient injection of charge carriers into the trapping layer 28.
  • a preferred production method for a semiconductor memory according to the invention is described below with reference to FIG. 2. Except for the doping profile, the finished process product is similar to the first embodiment variant described in connection with FIG. 1 (a).
  • a mesa is etched into the prepared substrate p-sub with the semiconductor layer (well) p-well by means of a lithography and subsequent etching step. This produces a lower semiconductor region 10 and a higher semiconductor region 12 located higher in the substrate normal direction. The distance in the substrate normal direction from the substrate p-sub to the higher area surface 16 is thus greater than the corresponding distance to the lower area surface 14 (FIG. 2 (a)).
  • the gate oxide layer 26 is subsequently created by oxidizing the semiconductor layer and a suitable trapping layer 28, for example one Silicon nitride layer, is deposited (ON layer formation; Fig. 2 (b)).
  • 2 (c) shows the intermediate stage of the memory cell after the etching back of the layer stack, which consisted of the trapping layer 28 and the gate oxide layer 26.
  • the etching back is preferably carried out as a so-called spacer etching, so that a "spacer remainder" remains at the mesa edge, which later results in the trapping layers 28 of the memory transistors (local trapping regions).
  • a second oxide layer is subsequently applied, which covers the exposed surface of the trapping layers 28 and of the lower and the higher semiconductor regions 10, 12.
  • the second oxide layer forms the control oxide layer 30 and the gate oxide layer 26 in a region which later adjoin the gate electrode 32 (FIG. 2 (d)).
  • a lithography step for defining the gate electrode 32 and a self-adjusting spacer etching of the poly-silicon layer 32 are carried out in order to produce the gate electrodes 32 which are designed in a spacer-like manner (FIG. 2 (e)).
  • the contact regions 22, 24 are then formed by means of ion implantation.
  • an LDD implantation with appropriate lithography or alternatively a tilt angle implantation at 45 ° can be carried out (not shown). The making of the deeper ones
  • Contact areas 22, 24 and the higher contact area 20 are made by HDD implantation and silicidation of the contact areas.
  • the device is shown in Fig. 2 (f).
  • CMOS processes namely a passivation step using TEOS or BPSG or alternative ILD (FIG. 2 (g) as well as contact hole etching and metallization for electrically contacting the contact areas (FIG. 2 (h)).
  • Memory transistor 22 deeper contact area (drain contact of the memory transistor)

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Abstract

Die Erfindung betrifft einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen, wobei jede der Speicherzellen umfasst: - eine auf einem Substrat (p-sub) angeordnete Halbleiterschicht (p-well), deren Halbleiteroberfläche zumindest eine Stufe zwischen einem tieferen (10) und einem in Substratnormalenrichtung höheren (12) Halbleiterbereich aufweist; - zumindest einen in dem tieferen Halbleiterbereich (10) ausgebildeten leitfähig dotierten tieferen Kontaktbereich (22, 24) und einen in dem höheren Halbleiterbereich (12) ausgebildeten leitfähig dotierten höheren Kontaktbereich (20) , - zumindest einen Kanalbereich, welcher sich in der Halbleiterschicht (p-well) zwischen dem tieferen (22, 24) und dem höheren Kontaktbereich (20) erstreckt; - zumindest eine zum Einfangen und Abgeben von Ladungsträgern ausgelegte elektrisch isolierende Trapping-Schicht (28), welche an einer an den Kanalbereich angrenzenden Gateoxidschicht (26) angeordnet ist; und - zumindest eine Gateelektrode (32) zur Steuerung der elektrischen Leitfähigkeit des Kanalbereichs, wobei die Gateelektrode (32) bereichsweise an eine an der TrappingSchicht (28) angeordnete Steueroxidschicht (30) und bereichsweise an die an dem Kanalbereich angeordnete Gateoxidschicht (26) angrenzt.

Description

Halbleiterspeicher mit vertikalen Speichertransistoren und Verfahren zu dessen Herstellung
Beschreibung
Die Erfindung betrifft einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen gemäß Anspruch 1 sowie ein Verfahren zur Herstellung eines derartigen Halbleiterspeichers gemäß Anspruch 12.
Nichtflüchtige Halbleiterspeicherelemente sind in einer Vielzahl .unterschiedlicher Ausführungsformen bekannt. Je nach Anwendung kommen beispielsweise PROM, EPROM, EEPROM, Flash- Speicher sowie SONOS-Speicher zum Einsatz. Diese unterscheiden sich insbesondere in Löschoption,
Programmierbarkeit und Programmierzeit, Haltezeit, Speicherdichte sowie ihren Herstellungskosten. Für eine Vielzahl von Anwendungen hat ein niedriger Herstellungspreis verbunden mit einem Minimum an weiteren Optionen die höchste Priorität. Es wäre insbesondere wünschenswert, ein besonders preiswertes Speicherelement zur Verfügung zu haben, welches zumindest einmal elektrisch bei möglichst niedrigen Spannungen von weniger als 10 V programmierbar ist, eine Haltezeit im Bereich von 10 Jahren aufweist und kompatibel mit heutiger CMOS-Technologie bei geringstmöglichen Änderungen ist .
Ein bekannter nichtflüchtiger Halbleiterspeicher, welcher mit heutiger CMOS-Technologie kompatibel ist, ist beispielsweise in der europäischen Patentanmeldung mit der Anmeldenummer EP 02 004 568.8 beschrieben. Hierbei weist jede Speicherzelle des Halbleiterspeichers einen planaren Transistor (planarer MOSFET) auf, bei welchem eine sogenannte Trapping-Schicht in einer Aussparung des (Steuer-) Gateabschnitts vorgesehen ist. Heiße Elektronen, welche durch geeignete
Potentialverhältnisse an den Transistoranschlüssen in dem Transistorkanal erzeugbar sind, können die dünne Gateoxidschicht überwinden und von dieser Trapping-Schicht eingefangen werden. Die Anwesenheit der in der TrappingSchicht eingefangenen Elektronen bewirkt eine
Kennlinienverschiebung des Transistors, was sich insbesondere in einer unterschiedlichen EinsatzSpannung (Threshold- Spannung) äußert . Der Unterschied der Threshold-Spannung kann in bekannter Weise zum Schreiben eines "bits" ausgenutzt werden, da er mittels eines Leseschritts ermittelt werden kann.
Nachteilig ist jedoch an diesem bekannten Speicherkonzept die nur eingeschränkt mögliche Skalierbarkeit der
Speichertransistoren, so daß hochdichte - und damit besonders kostengünstig herstellbare - Halbleiterspeicher mit derartigen Speichertransistoren nicht herstellbar sind. Hauptanwendungsgebiet dieser herkömmlichen
Speichertransistoren sind folglich lediglich Logikschaltungen bzw. "System on chip" -Schaltungen (SOC-Schaltungen) mit geringer Speicherdichte .
Ein weiterer Speichertransistor, welcher den eingangs genannten Anforderungen noch am ehesten entspricht, ist ein nach dem SONOS-Konzept hergestellter Transistor, wie er von Eitan et al . in "NROM: A novel localised trapping, 2-bit nonvolatile Memory Cell", IEEE Electron Device Letters, Vol. 21, No. 11, November 2000, Seiten 543-545 beschrieben ist.
Jedoch weist auch dieses Speicherkonzept hinsichtlich seiner Skalierbarkeit Nachteile auf, so daß eine hochdichte bzw.- kompakte Anordnung von Speichertransistoren mit kleinsten Abmessungen schwierig ist . Angesichts der obigen Nachteile ist es eine Aufgabe der Erfindung, einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen anzugeben, welcher bei einfacher Herstellung eine hochdichte Zellenanordnung gestattet. Ferner ist es Aufgabe der Erfindung, ein Herstellungsverfahren zur Herstellung eines entsprechenden Halbleiterspeichers anzugeben.
Diese Aufgabe wird durch einen Halbleiterspeicher gemäß Anspruch 1 sowie ein Verfahren zur Herstellung eines derartigen Halbleiterspeichers gemäß Anspruch 12 gelöst . Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche .
Gemäß der Erfindung wird ein Halbleiterspeicher mit einer Vielzahl von Speicherzellen vorgeschlagen, wobei jeder der Speicherzellen umfaßt:
- eine auf einem Substrat angeordnete Halbleiterschicht, deren Halbleiteroberfläche zumindest eine Stufe zwischen einem tieferen und einem in Substratnormalenrichtung höheren Halbleiterbereich aufweist;
- zumindest einen in dem tieferen Halbleiterbereich ausgebildeten leitfähig dotierten tieferen Kontaktbereich und einen in dem höheren Halbleiterbereich ausgebildeten leitfähig dotierten höheren Kontaktbereich,
- zumindest einen Kanalbereich, welcher sich in der Halbleiterschicht zwischen dem tieferen und dem höheren Kontaktbereich erstreckt ; - zumindest eine zum Einfangen und Abgeben von Ladungsträgern ausgelegte elektrisch isolierende Trapping-Schicht, welche an einer an den Kanalbereich angrenzenden Gateoxidschicht angeordnet ist; und
- zumindest eine Gateelektrode zur Steuerung der elektrischen Leitfähigkeit des Kanalbereichs, wobei die Gateelektrode bereichsweise an eine an der Trapping-Schicht angeordnete Steueroxidschicht und bereichsweise an die an dem Kanalbereich angeordnete Gateoxidschicht angrenzt.
Bei dem erfindungsgemäßen Halbleiterspeicher kommt für die Speichertransistoren ein sogenanntes vertikales Transistorkonzept zum Einsatz. Hierbei ist einer der Kontaktbereiche (d.h. der Speichertransistorkontakte) in einem tieferen Halbleiterbereich und der zweite Kontaktbereich (der zweite Speichertransistorkontakt) in - einem höheren Halbleiterbereich angeordnet. Beispielsweise befindet sich ein Kontaktbereich des Speichertransistors in einem tieferen Halbleiterbereich, welcher durch einen Mesaätzschritt gegenüber einem höheren Kontaktbereich abgetragen wurde.
Der höhere Kontaktbereich ist in dem höheren Halbleiterbereich angeordnet, wobei zwischen den beiden Halbleiterbereichen eine Stufe vorgesehen ist. Der Abstand zwischen der tieferen Bereichsoberfläche des tieferen
Halbleiterbereichs zu einer Substratebene ist somit geringer als der entsprechende Abstand einer höheren Bereichsoberfläche des höheren Halbleiterbereichs . Mit anderen Worten ist in Normalenrichtung des Halbleitersubstrats die Bereichsoberfläche des höheren Halbleiterbereichs weiter von dem Substrat als die Bereichsoberfläche des tieferen Halbleiterbereichs entfernt. Dies hat zur Folge, daß der sich zwischen dem tieferen und höheren Kontaktbereich erstreckende Transistorkanal nicht lediglich parallel zur Substratebene verläuft, sondern eine vertikale Komponente aufweist.
Entlang der Oberfläche des Kanalbereichs ist eine dünne Gateoxidschicht in üblicher Weise angeordnet. An einen Teil der Gateoxidschicht grenzt eine sogenannte Trapping-Schicht an, welche zum Einfangen und Abgeben von Ladungsträgern ausgelegt ist. Die Trapping-Schicht weist eine große Anzahl von Störstellen bzw. "Trap-Zuständen" auf, in welchen eingefangene Ladungsträger (Elektronen oder Löcher) dauerhaft gespeichert werden können. Die Trapping-Schicht ist auf ihren nicht an die Gateoxidschicht angrenzenden Oberflächen von einer Steueroxidschicht umgeben, so daß sie vollständig von Oxidschichten umhüllt ist. Vorzugsweise besteht die TrappingSchicht aus einer Nitridschicht, insbesondere einer Siliziumnitridschicht, so daß sich im Schnitt durch den Speichertransistor eine Oxid-Nitrid-Oxid-Schichtabfolge ergibt (sogenannter ONO-Stack) .
An der Steueroxidschicht ist eine (Steuer-) Gateelektrode angeordnet, durch welche in bekannter Weise die elektrische
Leitfähigkeit des Transistorkanals über den Feldeffekt gesteuert werden kann. Der erfindungsgemäße
Halbleiterspeicher zeichnet sich insbesondere dadurch aus, daß die Gateelektrode bereichsweise auch an die an dem Kanalbereich angeordnete Gateoxidschicht angrenzt, so daß die
Leitfähigkeit eines Abschnitts des Transistorkanals direkt durch die Gateelektrode steuerbar ist .
Eine zwischen dem tieferen und dem höheren Kontaktbereich des Speichertransistors angelegte Potentialdifferenz bewirkt einen Feldlinienverlauf zwischen den Kontaktbereichen, bei welchem elektrische Feldlinien von dem Transistorkanal durch die Gateoxidschicht in die Trapping-Schicht verlaufen. Im Unterschied zu planaren Speichertransistoren, wie sie beispielsweise aus der eingangs genannten EP 02 004 568.8 bekannt sind, wird der Injektionsprozeß von heißen Kanalelektronen (channel hot electrons (CHE) ) bereits durch die Orientierung des zwischen den Kontaktbereichen aufgebauten elektrischen Feldes unterstützt. Dies ermöglicht bereits bei geringen ProgrammierSpannungen effizient Elektronen aus dem Speichertransistorkanal in die TrappingSchicht zu injizieren, wodurch entweder die notwendige Programmierspannung oder die Programmierzeit bzw. die notwendige Programmierleistung (P=U • I • Δt) reduziert werden kann. Ferner trägt die zwischen dem tieferen und dem höheren Kontaktbereich vorgesehene Stufe (Mesakante) zu einer gesteigerten Programmiereffizienz aufgrund einer gesteigerten Injektionsausbeute heißer Elektronen bei. Die TrappingSchicht ist vorzugsweise nur an einem verhältnismäßig kleinen Bereich der Gateoxidschicht angeordnet. An den übrigen Bereichen der Gateoxidschicht grenzt unmittelbar die Gateelekrode an.
Der erfindungsgemäße Halbleiterspeicher ermöglicht eine hohe Packungsdichte, da aufgrund des vertikalen Transistorkonzepts die Speicherzellenfläche unabhängig von der Kanallänge des Transistors skaliert werden kann. Im Gegensatz zu planaren Speicherkonzepten (beispielsweise NROMs) ist der erfindungsgemäße Speichertransistor wesentlich einfacher zu skalieren und zeigt geringere Kurzkanaleffekte. Aufgrund der besonderen Geometrie des Kanalbereichs ist ferner die Programmiereffizienz über "Channel hot electrons" gegenüber planaren Bauelementen gesteigert.
Vorzugsweise verlaufen die Bereichsoberflächen des tieferen und des höheren Halbleiterbereichs im wesentlichen parallel zu der Substratebene. Bei dem Substrat handelt es sich vorzugsweise um ein einkristallines Siliziumsubstrat und bei der Halbleiterschicht um eine einkristalline Siliziumschicht.
Vorzugsweise bildet die Bereichsoberfläche des höheren Halbleiterbereichs eine Oberfläche des höheren Kontaktbereichs. Der höhere Halbleiterbereich, d.h. die Mesa, weist somit vorzugsweise entlang seiner gesamten, parallel zu der Substratebene verlaufenden Bereichsoberfläche eine leitfähige Dotierung auf, so daß die an die höhere Bereichsoberfläche angrenzende Schicht den höheren Kontaktbereich bildet .
Vorzugsweise umfaßt jede der Speicherzellen eine Vielzahl der tieferen Kontaktbereiche und einen der höheren Kontaktbereiche, wobei sich zwischen jedem der tieferen Kontaktbereiche und dem höheren Kontaktbereich einer der Kanalbereiche erstreckt. Der höhere Halbleiterbereich ist in diesem Fall auf allen Seiten von tiefergelegenen Halbleiterbereichen umgeben. Auf dem höheren Halbleiterbereich ist ein einziger höherer Kontaktbereich ausgebildet, während in dem tieferen Halbleiterbereich eine Vielzahl von tieferen Kontaktbereichen vorgesehen sind.
Zwischen jedem der tieferen Kontaktbereiche und dem höheren Kontaktbereich erstreckt sich ein Transistorkanal, welchem eine Trapping-Schicht und eine (Steuer-) Gateelektrode mit dem erfindungsgemäßen Aufbau zugeordnet ist. In jeder der Trapping-Schichten ist ein "Bit" speicherbar. Die tieferen Kontaktbereiche sind vorzugsweise individuell kontaktierbar . Die Gateelektroden können ebenfalls für jeden der Kanalbereiche individuell kontaktierbar ausgestaltet sein. Vorzugsweise ist jedoch eine gemeinsame Gateelektrode für sämtliche dem höheren Kontaktbereich zugeordnete Kanalbereiche vorgesehen.
Vorzugsweise weist der höhere Halbleiterbereich in einem parallel zur Substratebene verlaufenden Schnitt eine im wesentlichen rechteckige Gestalt mit vier Seitenkanten auf und jeder der Seitenkanten ist genau einer der tieferen Kontaktbereiche zugeordnet. In einer Aufsicht entlang der Substratnormalenrichtung auf den höheren Halbleiterbereich hat dieser vorzugsweise eine im wesentlichen rechtecksförmige Gestalt, welche erhaben gegenüber den umliegenden tieferen Halbleiterbereichen ist. Angrenzend an jede der Seitenkanten dieser rechtecksfδrmigen Gestalt ist ein tieferer Kontaktbereich vorgesehen, so daß vier Transistorkanäle von dem höheren Kontaktbereich ausgehen. Eine derartige Anordnung ist für ein hochdichtes Speicherzellenfeld besonders geeignet .
Vorzugsweise sind die Bereichsoberflächen des tieferen und des höheren Halbleiterbereichs durch eine Stufenseitenfläche der Stufe (der Mesakante) verbunden, welche im wesentlichen senkrecht zu der Substratebene verläuft . Der höhere Halbleiterbereich ist somit durch eine senkrechte Mesakante bzw. -flanke von dem tieferen Halbleiterbereich getrennt.
Vorzugsweise ist die Trapping-Schicht durch die
Gateoxidschicht von der Stufenseitenfläche und der Bereichsoberfläche des tieferen Halbleiterbereichs beabstandet. Die Trapping-Schicht ist somit vorzugsweise in dem Eck- bzw. Kantenbereich der Mesa angeordnet. Die Trapping-Schicht grenzt sowohl an die Gateoxidschicht, welche an der Stufenseitenfläche angeordnet ist, als auch an die Gateoxidschicht, welche an der Bereichsoberfläche des tieferen Halbleiterbereichs angeordnet ist, an. Eine derartige Trappingschicht kann in einfacher selbstjustierender Weise (ohne Fotoschritt) mittels einer sogenannten Spacerätzung hergestellt werden. Die TrappingSchicht ist ähnlich einem aus der CMOS-Technologie bekannten Spacer an der Stufenseitenfläche angeordnet.
Gemäß einer weiteren bevorzugten Ausführungsform sind die Bereichsoberflächen des tieferen und des höheren Halbleiterbereichs durch eine tiefere Stufenseitenfläche, eine höhere Stufenseitenfläche und eine sich zwischen den Stufenseitenflächen erstreckende Zwischenfläche miteinander verbunden. Bei dieser Ausführungsform ist eine Doppelstufe bzw. eine Doppelmesa vorgesehen. Die Stufenseitenflächen verlaufen vorzugsweise im wesentlichen senkrecht zu der Substratebene. Die beiden Stufenseitenflächen grenzen an die tiefere bzw. die höhere Bereichsoberfläche an und werden durch eine vorzugsweise parallel zu der Sustratebene verlaufende Zwischenfläche verbunden.
Vorzugsweise ist jedem der Kanalbereiche eine tiefere und eine höhere der Trapping-Schichten zugeordnet, wobei die tiefere Trapping-Schicht durch die Gateoxidschicht von der tieferen Stufenseitenfläche und der Bereichsoberfläche des tieferen Halbleiterbereichs und die höhere Trapping-Schicht durch die Gateoxidschicht von der höheren Stufenseitenfläche und der Zwischenfläche beabstandet ist. Mit einem derartigen Speichertransistor können zwei "Bit" gespeichert werden, wenn die von NROMs bekannte Programmier- und Lesetechnik verwendet wird. Hierbei müssen in bekannter Weise zum Lesen die Kontaktbereiche gegenüber dem Programmiervorgang vertauscht werden. In diesem Zusammenhang wird auf die eingangs genannte Veröffentlichung von EITAN et al . verwiesen sowie auf die internationale Patentanmeldung WO 99/07000 (PCT/IL98/00363 ) . Auf diese Veröffentlichung sowie auf die genannte internationale Patentanmeldung wird hinsichtlich des Lese- und Programmierverfahrens in vollem Umfang Bezug genommen, so daß diesbezüglich die genannten Veröffentlichungen integrale Bestandteile der Gesamtoffenbarung der vorliegenden Anmeldung sind.
Bei der bevorzugten Ausführungform sind jedem der Kanalbereiche zwei verschiedene Trapping-Schichten, welche räumlich voneinander getrennt sind, zugeordnet. Die tiefere Trapping-Schicht ist vorzugsweise in dem Kanten- bzw. Eckbereich angrenzend an die tiefere Bereichsoberfläche und die tiefere Stufenseitenfläche angeordnet. Die tiefere Trapping-Schicht ist durch die Gateoxidschicht von dem Kanalbereich beabstandet. Die höhere Trapping-Schicht ist vorzugsweise in dem Kanten- bzw. Eckbereich angrenzend an die Zwischenfläche und die höhere Stufenseitenwand angeordnet, wobei sie wiederum durch die Gateoxidschicht vom Kanalbereich beabstandet ist. Die Gateelektrode erstreckt sich vorzugsweise über die beiden Trapping-Schichten, von denen sie durch die Steueroxidschicht getrennt ist. Zwischen der tieferen Trapping-Schicht und der höheren Trapping-Schicht grenzt die Gateelektrode bereichsweise an die Gateoxidschicht an, so daß in diesem Bereich die elektrische Leitfähigkeit des Transistorkanals unmittelbar steuerbar ist.
Vorzugsweise erstreckt sich der tiefere Kontaktbereich bis an eine Stufenseitenfläche der Stufe (d.h. bis an eine Flanke der Mesa) . Simulationen haben gezeigt, daß ein besonders effizienter Injektionsmechanismus von heißen Kanalelektronen in die Trapping-Schicht erzielt werden kann, wenn der tiefere Kontaktbereich sich bis an den Kanten- bzw. Eckbereich der Mesa, d.h. bis an die Stufenseitenfläche erstreckt. In gleicher Weise ist es ferner vorteilhaft, den höheren
Kontaktbereich derart auszubilden, daß er sich bis zu der tieferen Bereichsoberfläche (bzw. zu einer eventuell vorgesehenen Zwischenfläche) erstreckt. In diesem Fall muß ein Abstand zwischen dem tieferen Kontaktbereich und der Stufenseitenfläche vorgesehen sein.
Vorzugsweise besteht die TrappingSchicht aus Siliziumnitrid. In diesem Fall bildet die Trappingschicht mit den sie umgebenden Siliziumdioxidschichten einen sogenannten ONO- Stack. Gleichermaßen können jedoch auch andere Dielektrika mit großen Dielektrizitätskonstanten ("high-k Dielektrika") zum Einsatz kommen. Geeignet ist ferner sogenanntes "Silicon rieh oxide" sowie undotiertes Polysilizium zur Ausbildung der Trapping-Schicht . Gemäß der Erfindung umfaßt ein Verfahren zur Herstellung eines erfindungsgemäßen Halbleiterspeichers folgende Schritte: - Bereitstellen des Substrats, auf welchem die Halbleiterschicht angeordnet ist;
Stukturieren der Halbleiterschicht zur Ausbildung des tieferen und des in Substratnormalenrichtung höheren Halbleiterbereichs, zwischen welchen die Stufe angeordnet ist;
Ausbilden einer ersten Oxidschicht zumindest an einer Stufenseitenfläche der Stufe und zumindest bereichsweise an einer Bereichsoberfläche des tieferen Halbleiterbereichs ; - Aufbringen einer Trapping-Schicht auf die erste Oxidschicht;
Abtragen der Trapping-Schicht und der ersten Oxidschicht bis auf einen an die Bereichsoberfläche des tieferen Halbleiterbereichs und an die Stufenseitenfläche angrenzenden Schichtstapel;
Aufbringen einer zweiten Oxidschicht zumindest bereichsweise an die Bereichsoberfläche des tieferen Halbleiterbereichs, die Trapping-Schicht und die Stufenseitenfläche ; - Aufbringen der Gateelektrode auf die zweite Oxidschicht; und zumindest bereichsweises Dotieren des tieferen und des höheren Halbleiterbereichs zur Bildung des tieferen und des höheren Kontaktbereichs .
Das erfindungsgemäße Herstellungsverfahren ist mit einem herkömmlichen CMOS-Prozess weitestgehend kompatibel. Lediglich ein zusätzlicher Maskenschritt ist für die Mesaätzung zur Erstellung der höheren und tieferen Halbleiterbereiche notwendig. Die erste Oxidschicht bildet die Gateoxidschicht zwischen der Trapping-Schicht und dem Kanalbereich. Die zweite Oxidschicht bildet die Steueroxidschicht, welche zwischen der Trapping-Schicht und der Gateelektrode angeordnet ist . Ferner wird durch die zweite Oxidschicht die Gateoxidschicht derjeniger Kanalbereiche gebildet, bei welchen die Gateelektrode unmittelbar an die Gateoxidschicht angrenzt . Das Aufbringen der zweiten Oxidschicht schließt somit die Trapping-Schicht vollständig in Oxid ein.
Vorzugsweise erfolgt das Abtragen der Trapping-Schicht und der ersten Oxidschicht mittels eines Spacerätzschritts . Derartige Spacerätzschritte sind in der CMOS-Technik bekannt. Auf diese Weise kann die Trapping-Schicht selbstjustiert in den Kanten- bzw. Eckbereichen der Mesa angrenzend an die tiefere Bereichsoberfläche und die Stufenseitenfläche angeordnet werden. Vorzugsweise kommt auch für die Anordnung der Gateelektrode ein Spacerätzverfahren zum Einsatz.
Die Erfindung wird im folgenden anhand begleitender
Zeichnungen bevorzugter Ausführungsformen beispielhaft beschrieben. Es zeigt:
Fig. 1 (a) eine schematische Schnittansicht durch eine Speicherzelle einer ersten bevorzugten
Ausführungsform eines erfindungsgemäßen Halbleiterspeichers, wobei die Schnittebene senkrecht zu der Substratebene verläuft;
Fig. 1 (b) eine schematische Schnittansicht einer
Speicherzelle einer zweiten bevorzugten Ausführungsform mit einer Doppelstufe;
Fig. l(c) eine schematische Schnittansicht einer Speicherzelle gemäß einer dritten bevorzugten Ausführungsform mit vorgezogenem tieferen Kontaktbereich; und
Fig. 2 (a) - (h) Zwischenstadien einer Speicherzelle eines erfindungsgemäßen Halbleiterspeichers während des Herstellungsprozesses.
In Fig. l(a) ist eine erste bevorzugte Ausführungsform eines Halbleiterspeichers in einer schematischen Schnittansicht dargestellt. Die Schnittebene verläuft durch den
Speichertransistor senkrecht zu der Substratebene des Halbleitersubstrats p-sub. Auf dem beispielsweise p-dotierten Halbleitersubstrat p-sub ist eine einkristalline Halbleiterschicht p-well angeordnet, welche beispielsweise leicht p-dotiert ist. Die Halbleiterschicht p-well ist in einen tieferen Halbleiterbereich 10 und einen höheren Halbleiterbereich 12 beispielsweise durch einen Mesaätzschritt strukturiert. Der tiefere Halbleiterbereich 10 weist eine tiefere Bereichsoberfläche 14 auf, welche im wesentlichen parallel zu der Substratebene des Substrats p- sub verläuft. Der höhere Halbleiterbereich 12 weist eine höhere Bereichsoberfläche 16 auf, welche ebenfalls parallel zu der Substratebene angeordnet ist. Bei der in Fig. 1 (a) gezeigten Ausführungsform ist die höhere Bereichsoberfläche 16 des höheren Halbleiterbereichs 12 über Stufenseitenflächen 18 mit den tieferen Bereichsoberflächen 14 verbunden.
Angrenzend an die höhere Bereichsoberfläche 16 des höheren Halbleiterbereichs 12 ist ein höherer Kontaktbereich 20 gebildet. Der hochdotierte höhere Kontaktbereich 20 stellt beispielsweise den Sourcekontakt des Speichertransistors dar. In dem in Fig. 1 (a) gezeigten Schnitt sind ferner zwei tiefere Kontaktbereiche 22, 24 dargestellt, welche in dem tieferen Halbleiterbereich 10 ausgebildet sind. Die tieferen Kontaktbereiche 22, 24 stellen beispielsweise die Drainkontakte der Speichertransistoren dar. In der in Fig. l(a) gezeigten Ausführungsform weisen die tieferen Kontaktbereiche 22, 24 einen hochdotierten Bereich HDD (highly doped drain) und einen näher an dem höheren Kontaktbereich angeordneten geringer dotierten Kontaktbereich LDD (lightly doped drain) auf.
Die Kanalbereiche der in Fig. 1 (a) dargestellten beiden Speichertransistoren erstrecken sich zwischen den jeweiligen tieferen Kontaktbereichen 22, 24 und dem höheren
Kontaktbereich 20 an der Grenzfläche von Gateoxidschichten 26 in der Halbleiterschicht p-well. Der Kanalbereich weist zumindest bereichsweise eine senkrecht zu der Substratebene verlaufende Kanalrichtung auf, so daß es sich bei den Speichertransistoren um vertikale Bauelemente handelt. Die tieferen Kontaktbereiche 22, 24 sowie der höhere Kontaktbereich 20 sind durch schematisch angedeutete Metallkontakte elektrisch kontaktiert. Im Eck- bzw. Kantenbereich der Mesa, d.h. in der zwischen der unteren Bereichsoberfläche 14 und der Stufenseitenfläche 18 gebildeten Kante ist bei jedem der Speichertransistoren eine Trapping-Schicht 28 angeordnet. Die Trapping-Schicht besteht beispielsweise aus Siliziumnitrid, welches durch eine Siliziumdioxidschicht (Gateoxidschicht 26) von dem Kanalbereich beabstandet ist. Die Trapping-Schicht 28 kann in einem selbstjustierenden Prozeß (sogenannte Spacerätzung) ohne zusätzlichen Lithographieschritt gebildet werden.
An der Oberfläche der Trapping-Schicht 28, welche nicht an die Gateoxidschicht 26 angrenzt, ist eine Steueroxidschicht 30 aufgebracht, durch welche die Trapping-Schicht 28 von der Gateelektrode 32 getrennt wird. Die Steueroxidschicht 30, die Trappingschicht 28 und die Gateoxidschicht 26 bilden einen sogenannten ONO-Stack. Eine in Fig. 1 (a) nicht näher dargestellte Passivierung schützt die Kontaktbereiche sowie die Gateelektrode und isoliert diese elektrisch voneinander.
Die Gateelektrode 32 ist vorzugsweise aus hochdotiertem Polysilizium gebildet. Die Gateelektrode 32 grenzt an einen Bereich der Gateoxidschicht 26 an, so daß die elektrische Leitfähigkeit des zugeordneten Kanalbereichs unmittelbar gesteuert werden kann. Vorzugsweise beträgt die Kanallänge, deren Leitfähigkeit unmittelbar durch die Gateelektrode 32 steuerbar ist, 20 bis 50 nm. Die Breite des höheren
Halbleiterbereichs 12 beträgt vorzugsweise 50 bis 200 nm, wobei der Höhenunterschied in Substratnormalenrichtung zwischen der höheren Bereichsoberfläche 16 und der tieferen Bereichsoberfläche 14 vorzugsweise 50 bis 150 nm beträgt. Es sind jedoch auch deutlich größere Kanallängen bzw. Abmessungen von bis zu mehreren μm möglich.
Die Funktionsweise des Speichertransistors der in Fig. 1 (a) gezeigten Speicherzelle ist für den zwischen den Kontaktbereichen 22 und 20 gebildeten Transistor veranschaulicht. Durch eine VorwärtsSpannung, welche unter 10 V liegt, wird beispielsweise der tiefere Kontaktbereich 22 gegenüber dem höheren Kontaktbereich 20 positiv vorgespannt. Ferner wird die Gateelektrode 32 gegenüber dem höheren Kontaktbereich 20 positiv vorgespannt. Bei geeigneten
Potentialverhältnissen an den Transistorkontakten wird der Speichertransistor in seinen Sättigungsbereich geführt . Bei derartigen Source-Drain-Spannungen, welche größer als die sogenannte Pinch-off-Spannung sind, gibt es längs des Transistorkanals einen sogenannten Pinch-Off-Punkt PO. Die Spannung zwischen dem tieferen Kontaktbereich 22 und dem höheren Kontaktbereich 20 wird vorzugsweise derart eingestellt, daß sich der Pinch-Off-Punkt PO nahe dem höheren Kontaktbereich 20 an einer Stelle des Transistorkanals befindet, welcher der Trapping-Schicht 28 gegenüberliegt. Bei derartigen Potentialverhältnissen an den Transistorkontakten werden insbesondere nahe dem Pinch-Off-Punkt PO sogenannte heiße Elektronen (Channel hot electrons (CHE) ) erzeugt, welche eine ausreichende Energie aufweisen, um die dünne Gateoxidschicht 26 zu überwinden und in die Trapping-Schicht 28 eingelagert zu werden. Durch die Einlagerung von Elektronen in die Trapping Schicht 28 verschiebt sich die Kennlinie des Speichertransistors. Insbesondere verändert sich die Einsatzspannung (Threshold-Spannung) , was in bekannter Weise zum Programmieren eines "Bits" herangezogen werden kann.
Durch die Kontakt- und Kanalgeometrie des in Fig. 1 (a) gezeigten Speichertransistors verlaufen die elektrischen Feldlinien zwischen dem höheren Kontaktsbereich 20 und dem tieferen Kontaktbereich 22 zum Teil quer durch die Gateoxidschicht 26. Somit gibt es eine elektrische Feldkomponente, welche die Injektion von heißen Kanalelektronen in die Trapping-Schicht 28 unterstützt. Folglich werden bei Source-Drain-Spannungen oberhalb der
Pinch-Off Spannung effizient Ladungsträger durch Ionisation in dem Kanalbereich zwischen dem tieferen Kontaktbereich 22 und dem Pinch-Off Punkt PO erzeugt, welche wiederum durch eine geeignete Gatespannung in die Trapping-Schicht 28 injiziert werden. Sämtliche hierzu notwendigen Spannungen liegen im Bereich unter 10 V. Das Auslesen erfolgt vorzugsweise in inverser Richtung.
Bei diesem vertikalen Konzept ist die Programmiereffizienz erhöht, da die Ausbeute an heißen Elektronen, welche in der Trapping-Schicht 28 eingelagert werden, größer ist (> 10"5 der Kanalelektronen) . Ursächlich hierfür ist insbesondere eine Feldverdichtung durch die Mesakante sowie die notwendige 90° -Richtungsänderung der Elektronen im Kantenbereich. Hierdurch läßt sich die Programmierzeit und/oder die ProgrammierSpannung bzw. -leistung deutlich reduzieren, was insbesondere für Halbleiterspeicher im mobilen Einsatzbereich wünschenswert ist.
Fig. l(b) zeigt eine zweite Ausführungsform einer
Speicherzelle eines erfindungsgemäßen Halbleiterspeichers. Bereits im Zusammenhang mit Fig. 1 (a) beschriebene Merkmale traten gleiche Bezugszeichen und werden nicht erneut beschrieben. Die in Fig. 1 (b) gezeigte Ausführungsform unterscheidet sich von der zuvor beschriebenen durch eine "Doppelstufe" bzw. doppelte Mesakante zwischen der höheren Bereichsoberfläche 16 und der tieferen Bereichsoberfläche 14. So grenzt die tiefere Bereichsoberfläche 14 an eine tiefere Stufenseitenfläche 18t an, welche mit einer höheren Stufenseitenlfäche 18h über eine Zwischenfläche 34 verbunden ist. Die Stufenseitenflächen 18t, 18h sind senkrecht zu der Substratebene angeordnet, während die Zwischenfläche 34 vorzugsweise parallel zu der Substratebene verläuft. In den Eck- bzw. Kantenbereichen, welche durch die tiefere Bereichsoberfläche 14 und die tiefere Stufenseitenfläche 18t sowie die Zwischenfläche 34 und die höhere Stufenseitenfläche 18h gebildet werden, sind jeweils Trapping-Schichten 28t, 28h angeordnet. Die Trapping-Schichten 28t, 28h sind durch eine Gateoxidschicht 26 von dem Kanalbereich beabstandet, welcher in der Halbleiterschicht p-well angeordnet ist.
Jedem Kanalbereich sind bei der in Fig. 1 (b) dargestellten Ausführungsform zwei Trapping-Schichten 28t, 28h zugeordnet, so daß jeder Speichertransistor zwei "Bit" speichern kann. Das Programmieren und Lesen erfolgt hierbei analog zu NROMs und ist ausführlich in den eingangs genannten Veröffentlichungen von Eitan et al . beschrieben. Die Gateelektrode 32 erstreckt sich über die tiefere 28t und die höhere 28h Trapping-Schicht, wobei sie zwischen den Trapping- Schichten 28t, 28h bereichsweise unmittelbar an das Gateoxid 26 angrenzt. Sowohl die Gateelektrode 32 als auch die Trapping-Schichten 28t, 28h werden vorzugsweise durch eine Spacerätzung strukturiert.
Fig. l(c) zeigt im schematischen Querschnitt eine dritte
Ausführungsform einer Speicherzelle eines erfindungsgemäßen Halbleiterspeichers . Die Speicherzelle ähnelt stark der anhand von Fig. 1 (a) beschriebenen Ausführungsvariante. Unterschiedlich ist lediglich die Ausbildung der tieferen Kontaktbereiche 22, 24, welche sich bei der in Fig. 1 (c) dargestellten Ausführungsform bis zu der Stufenseitenfläche 18 erstrecken. Simulationen haben gezeigt, daß der sich bei einer derartigen Anordnung des tieferen Kontaktbereichs 22 einstellende Feldlinienverlauf zu einer besonders effizienten Injektion von Ladungsträgern in die Trapping-Schicht 28 führt .
Anhand von Fig. 2 wird nachfolgend ein bevorzugtes Herstellungsverfahren für einen erfindungsgemäßen Halbleiterspeicher beschrieben. Bis auf das Dotierprofil ähnelt das fertige Verfahrenserzeugnis der in Zusammenhang mit Fig. 1 (a) beschriebenen ersten Ausführungsvariante. In das vorbereitete Substrat p-sub mit der Halbleiterschicht (Wanne) p-well wird durch einen Lithographie- und nachfolgenden Ätzschritt eine Mesa geätzt. Hierdurch wird ein tieferer Halbleiterbereich 10 und ein in Substratnormalenrichtung höher gelegener höherer Halbleiterbereich 12 erzeugt. Der Abstand in Substratnormalenrichtung von dem Substrat p-sub zu der höheren Bereichsoberflache 16 ist somit größer als der entsprechende Abstand zu der tieferen Bereichsoberfläche 14 (Fig. 2 (a) ) . Nachfolgend wird die Gateoxidschicht 26 durch Oxidierung der Halbleiterschicht erstellt und eine geeignete Trapping-Schicht 28, beispielsweise eine Siliziumnitridschicht, wird abgeschieden (ON- Schichterstellung; Fig. 2 (b) ) . Fig. 2 (c) zeigt das Zwischenstadium der Speicherzelle nach der Rückätzung des Schichtstapels, welcher aus der Trapping-Schicht 28 und der Gateoxidschicht 26 bestand. Die Rückätzung wird vorzugsweise als sogenannte Spacerätzung ausgeführt, so daß ein "Spacer- Rest" an der Mesakante zurückbleibt, welcher später die Trapping-Schichten 28 der Speichertransistoren ergibt (local trapping regions) . Nachfolgend wird eine zweite Oxidschicht aufgebracht, welche die freiliegende Oberfläche der Trapping- Schichten 28 sowie des tieferen und des höheren Halbleiterbereichs 10, 12 bedeckt. Durch die zweite Oxidschicht wird die Steueroxidschicht 30 und die Gateoxidschicht 26 in einem Bereich gebildet, welche später an die Gateelektrode 32 angrenzen (Fig.2(d)).
Nachfolgend wird ein Lithographieschritt zur Definition der Gateelektrode 32 sowie eine selbstjustierende Spacerätzung der Poly-Silizium-Schicht 32 durchgeführt, um die spacerartig ausgebildeten Gateelektroden 32 zu erstellen (Fig. 2 (e) ) . Im Anschluß werden die Kontaktbereiche 22, 24 mittels Ionenimplantation gebildet. Optional kann eine LDD- Implantation mit entsprechender Lithographie oder alternativ eine Neigewinkel-Implantation unter 45° durchgeführt werden (nicht dargestellt) . Die Herstellung der tieferen
Kontaktbereiche 22, 24 sowie des höheren Kontaktbereichs 20 erfolgt durch HDD-Implantation und Silizidierung der Kontaktbereiche. In diesem Stadium ist die Vorrichtung in Fig. 2 (f) dargestellt. Anschließend erfolgen herkömmliche Backend-CMOS-Prozesse, nämlich ein Passivierungsschritt mittels TEOS bzw. BPSG oder alternative ILD (Fig. 2 (g) sowie eine Kontaktlochätzung und Metallisierung zum elektrischen Kontaktieren der Kontaktbereiche (Fig. 2 (h) ) . Bezugszeichenliste
p-sub Substrat p-well Halbleiterschicht
10 tieferer Halbleiterbereich
12 höherer Halbleiterbereich
14 tiefere Bereichsoberfläche
16 höhere Bereichsoberfläche
18 Stufenseitenfläche
20 höherer Kontaktbereich (Sourcekontakt des
Speichertransistors) 22 tieferer Kontaktbereich (Drainkontakt des Speichertransistors)
24 tieferer Kontaktbereich (Drainkontakt des
Speichertransistors) 26 Gateoxidschicht
28 Trapping-Schicht 28t tiefere Trapping-Schicht
28h höhere Trapping-Schicht
30 Steueroxidschicht 32 Gateelektrode
34 Zwischenfläche

Claims

Ansprüche
1. Halbleiterspeicher mit einer Vielzahl von Speicherzellen, wobei jede der Speicherzellen umfaßt:
- eine auf einem Substrat (p-sub) angeordnete Halbleiterschicht (p-well) , deren Halbleiteroberfläche zumindest eine Stufe zwischen einem tieferen (10) und einem in Substratnormalenrichtung höheren (12) Halbleiterbereich aufweist;
- zumindest einen in dem tieferen Halbleiterbereich (10) ausgebildeten leitfähig dotierten tieferen Kontaktbereich (22, 24) und einen in dem höheren Halbleiterbereich (12) ausgebildeten leitfähig dotierten höheren Kontaktbereich (20) ,
- zumindest einen Kanalbereich, welcher sich in der Halbleiterschicht (p-well) zwischen dem tieferen (22, 24) und dem höheren Kontaktbereich (20) erstreckt;
- zumindest eine zum Einfangen und Abgeben von Ladungsträgern ausgelegte elektrisch isolierende Trapping-Schicht (28) , welche an einer an den Kanalbereich angrenzenden Gateoxidschicht (26) angeordnet ist; und - zumindest eine Gateelektrode (32) zur Steuerung der elektrischen Leitfähigkeit des Kanalbereichs, wobei die Gateelektrode (32) bereichsweise an eine an der TrappingSchicht (28) angeordnete Steueroxidschicht (30) und bereichsweise an die an dem Kanalbereich angeordnete Gateoxidschicht (26) angrenzt.
2. Halbleiterspeicher nach Anspruch 1, wobei Bereichsoberflächen (14, 16) des tieferen (10) und des höheren (12) Halbleiterbereichs im wesentlichen parallel zu der Substratebene (p-sub) verlaufen.
3. Halbleiterspeicher nach Anspruch 2, wobei die Bereichsoberfläche (16) des höheren Halbleiterbereichs (12) eine Oberfläche des höheren Kontaktbereichs (20) bildet.
4. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, wobei jede der Speicherzellen eine Vielzahl der tieferen Kontaktbereiche (22, 24) und einen der höheren Kontaktbereiche (20) umfaßt und sich zwischen jedem der tieferen Kontaktbereiche (22, 24) und dem höheren
Kontaktbereich (20) einer der Kanalbereiche erstreckt.
5. Halbleiterspeicher nach Anspruch 4, wobei der höhere Halbleiterbereich (12) in einem parallel zur Substratebene (p-sub) verlaufenden Schnitt eine im wesentlichen rechteckige Gestalt mit vier Seitenkanten aufweist und jeder der Seitenkanten genau einer der tieferen Kontaktbereiche (22, 24) zugeordnet ist.
6. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, wobei die Bereichsoberflächen (14, 16) des tieferen (10) und des höheren (12) Halbleiterbereichs durch eine Stufenseitenfläche (18) der Stufe verbunden sind, welche im wesentlichen senkrecht zu der Substratebene (p-sub) verläuft .
7. Halbleiterspeicher nach Anspruch 6, wobei die TrappingSchicht (28) durch die Gateoxidschicht (26) von der Stufenseitenfläche (18) und der Bereichsoberfläche (14) des tieferen Halbleiterbereichs (10) beabstandet ist.
8. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, wobei die Bereichsoberflächen (14, 16) des tieferen (10) und des höheren (12) Halbleiterbereichs durch eine tiefere Stufenseitenfläche (18t) , eine höhere Stufenseitenfläche (18h) und eine sich zwischen den Stufenseitenflächen (18t, 18h) erstreckende Zwischenfläche (34) miteinander verbunden sind.
9. Halbleiterspeicher nach Anspruch 8, wobei jedem der
Kanalbereiche eine tiefere (28t) und eine höherere (28h) der Trapping-Schichten (28) zugeordnet ist, wobei die tiefere Trapping-Schicht (28t) durch die Gateoxidschicht (26) von der tieferen Stufenseitenfläche (18t) und der Bereichsoberfläche (14) des tieferen Halbleiterbereichs (10) und die höhere
Trapping-Schicht (18h) durch die Gateoxidschicht (26) von der höheren Stufenseitenfläche (18h) und der Zwischenfläche (34) beabstandet ist .
10. Halbleiterspeicher nach einem der vorangegangenen
Ansprüche, wobei sich der tiefere Kontaktbereich (22) bis an eine Stufenseitenfläche (18) der Stufe erstreckt.
11. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, wobei die Trapping-Schicht (28) aus Siliziumnitrid besteht .
12. Verfahren zur Herstellung eines Halbleiterspeichers gemäß einem der vorangegangenen Ansprüche, wobei das Verfahren folgende Schritte umfaßt:
- Bereitstellen des Substrats (p-sub) , auf welchem die Halbleiterschicht (p-well) angeordnet ist;
- Strukturieren der Halbleiterschicht (p-well) zur Ausbildung des tieferen (10) und des in Substratnormalenrichtung höheren (12) Halbleiterbereichs, zwischen welchen die Stufe angeordnet ist;
- Ausbilden einer ersten Oxidschicht zumindest an einer Stufenseitenfläche (18) der Stufe und zumindest bereichsweise an einer Bereichsoberfläche (14) des tieferen Halbleiterbereichs (10) ; - Aufbringen einer Trapping-Schicht (28) auf die erste Oxidschicht;
- Abtragen der Trapping-Schicht (28) und der ersten Oxidschicht bis auf einen an die Bereichsoberfläche (14) des tieferen Halbleiterbereichs (10) und an die Stufenseitenfläche (18) angrenzenden Schichtstapel;
- Aufbringen einer zweiten Oxidschicht zumindest bereichsweise an die Bereichsoberfläche (14) des tieferen Halbleiterbereichs (10) , die Trapping-Schicht (28) und die Stufenseitenfläche (18) ;
- Aufbringen der Gateelektrode (32) auf die zweite Oxidschicht; und
- zumindest bereichsweises Dotieren des tieferen (10) und des höheren (12) Halbleiterbereichs zur Bildung des tieferen (22, 24) und des höheren (20) Kontaktbereichs.
13. Verfahren nach Anspruch 12, wobei der Schritt des Abtragens der Trapping-Schicht (28) und der ersten Oxidschicht mittels eines Spacerätzschritts erfolgt.
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