TWI239639B - Semiconductor memory with vertical memory transistors and method for fabricating it - Google Patents

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Description

1239639 五、發明說明（1) 本發明係關於一種具根據申請專利範圍第1項的具多樣 性記憶體胞元的半導體記憶體及關於根據申請專利範圍第 1 2項的製造此種半導體記憶體之方法。 非揮發性半導體記憶體元件以多樣性不同具體實施例為 已知，做為實例，PROM、EPROM、EEPROM、快閃記憶體及 S0N0S記憶體依據應用被使用，他們特別是在消除選擇、 可程式性及程式時間、保留時間、容量密度及其製造成本 上為不同。對多樣性應用，低製造價格及最小進一步選擇 具最高的優先，提供可使用少於10伏特的最低可能電壓被 電程式化至少一次，具在1 0年期間的保留時間且可以最少 的可能變更與現今的CMOS技術相容的特別不昂貴的記憶體 元件為特別所欲的。 一種與現今的CMOS技術相容的已知非揮發性半導體記憶 體被敘述於如申請案號碼為EP 02 0 04 5 6 8. 8的歐洲專利 申請案。在此情況下，半導體記憶體的每一個記憶體胞元 具平面電晶體〈平面M0SFET〉，其中一般稱的捕獲層被提 供於〈控制〉閘及區段的中斷。熱電子，其可因在電晶體 終端的合適電位條件的結果而被產生於電晶體通道，可克 服薄的閘極氧化物層及由該捕獲層捕獲。被捕獲在捕獲層 的電子之存在使得電晶體的特性曲線被偏移，此特別是在< 不同恕限電壓被顯示，在恕限電壓的差異可以已知方式被 使用以寫入一 π位π因其可藉由讀取步驟被決定。 然而，關於此已知記憶體概念的缺點為記憶體電晶體的 規模放大性可能僅及於一有限程度，且結果為高密度半導
第8頁 1239639 五、發明說明（2) 體記憶體-其因而特別被成本有效地被製造-無法以此種形 式的記憶體電晶體被製造。結果，這些習知記憶體電晶體 應用的主要區域僅為具低容量密度的邏輯電路或'系統整 合晶片"電路（SOC電路）。 進一步記憶體電晶體，其仍符合在簡介中所提及的要 求，最好為根據SONOS概念所製造的電晶體，如由Ei tan等 敘述於n NR0M : —種新穎局部化捕獲，2-位元非揮發性記 憶體胞元”，IEEE Electron Device Letters， 21卷，11 期，1 1月2 0 0 0，5 4 3 - 5 4 5頁。然而，此記憶體概念亦具關 於其可規模放大性的缺點，且結果為具非常小尺寸的記憶 體電晶體之高密度或高緊密排列為困難的。 鑒於以上缺點，本發明目的為訂定一種具多樣性記憶體 胞元的半導體記憶體，其允許以簡單製造的高密度胞元排 列。而且，本發明目的為訂定一種製造方法以製造相對應 半導體記憶體。 此目的可藉由根據申請專利範圍第1項的半導體記憶體 及根據申請專利範圍第1 2項製造此種半導體記憶體的方法 達到，相依申請專利範圍係關於較佳具體實施例。 本發明提出具多樣性半導體胞元的半導體記憶體，每一 個記憶體胞元包括： -一種半導體層，其被排列於基材上且其半導體表面在 較深及較高半導體區域間於以與基材正交方向具至少一個 步階； -至少一個傳導摻雜的較深接觸點區域形成於較深半導
第9頁 1239639 五、發明說明（3) 體區域及一個傳導摻雜的較高接觸點區域形成於較高半導 體區域； -至少一個通道區域，其在較深及較高接觸點區域間的 半導體層延伸； -至少一個電絕緣捕獲層，其被設計用於捕獲及發射電 荷載體及被排列於與通道區域相鄰的閘極氧化物層； -至少一個閘極電極以控制通道區域的電傳導性，該閘 極電極區域接著區域地與被排列於捕獲層的控制氧化物層 相鄰及區域接著區域地與被排列於通道區域的閘極氧化物 層相鄰。 根據本發明半導體記憶體使用一般稱的鉛直電晶體概念 於記憶體電晶體，在此情況下，接觸點區域〈亦即記憶體 電晶體接觸點〉的其中一個被排列於較深半導體區域及第 二接觸點區域〈第二記憶體電晶體接觸點〉被排列於較高 半導體區域。做為實例，記憶體電晶體的接觸點區域位於 較深半導體區域，其藉由關於較高接觸點區域的平台蝕刻 步驟被移除。 較高接觸點區域被排列於較高半導體區域，一個步階被 提供於兩個半導體區域間，在較深半導體區域的較深區域 表面關於基材平面的距離因而少於在較高半導體區域的較 高區域表面的相對應距離。換言之，在與半導體基材正交 的方向，較高半導體區域的區域表面較較深半導體區域的 區域表面距離基材更遠，此結果為在較深及較高接觸區域 間延伸的電晶體通道不僅與基材平面平行，且具鉛直組
第10頁 1239639 層的為〈控制〉閘 已知方式藉由場效 別是在於閘電極亦 區域的閘氧化物層 直接由閘電極控制 較深及較高接觸點 區域間的場線數據 化物層進入捕獲層 在簡介中所提及的 (CUE〉的注入之方 向支援，即使在低 地自記憶體電晶體 式化電壓或程式化 可被減少，而且， 物層以習知方式沿通道區域的表面排 一部份鄰接一般稱的捕獲層，其被設 荷載體。捕獲層具大量數目的缺陷或 被捕獲電荷載體〈電子或電洞〉可被 極氧化物層鄰接的表面，捕獲層由控 捕獲層完全由氧化物層包住。較佳為 成，特別是氮化矽層，產生在穿過記 氧化物-氮化物-氧化物層序列〈一般 五、發明說明（4) 件。 一種薄的閘極氧化 列，閘極氧化物層的 計用於捕獲及發射電 是”捕獲狀態π，其中 永遠儲存。在不與閘 制氧化物層圍繞，故 捕獲層由氮化物層組 憶體電晶體的區段的 稱為ΟΝΟ堆疊〉。 排列於控制氧化物 通道的電傳導性可由 半導體記憶體特徵特 方式鄰接排列於通道 的區段之電傳導性可 在記憶體電晶體的 差產生一個在接觸點 晶體通道穿過閘極氧 晶體相反，如揭示於 5 6 8.8，通道熱電子 域間累積的電場之方 確保電子可被有效率 層，其結果為所需程 功率〈P = U· I· Δ1:〉 電極’由此電晶體 控制。根據本發明 以區域接著區域的 ，以使電晶體通道 〇 區域間施用的電位 ，其中電場線自電 。與平面記憶體電 歐洲專利0 2 0 04 法已由在接觸點區 程式化電壓下，此 通道注入至捕獲 時間或所需程式化 在較深及較高接
第11頁 1239639 五、發明說明（5) 觸點區域間提供 率，因為熱電子 於相當小的閘極 較佳為直接由閘 根據本發明半 度可進行，記憶 無關。與平面記 明記憶體電晶體 道效應。而且， 由π通道熱電子π 較佳為，較深 於基材平面運行 晶矽層。 較佳為，較高 域的表面，較高 沿平行於基材平 鄰較高區域表面 較佳為，每一 較高接觸點區域 較高接觸點區域 下，較高半導體 被圍繞。單一較 多種較深接觸點 體通道在每一個 的步階〈平台邊緣〉貢獻增加的程式化效 的增加注入產率。捕獲層較佳為僅被放置 氧化物層區域，閘極氧化物層的其他區域 電極鄰接。 導體記憶體因鉛直電晶體概念使高封裝密 胞元區域可被量度而與電晶體的通道長度 憶體〈例如NROMs〉概念相反，根據本發 可被更容易地顯著放大及顯現更小的短通 與平面組件相較，通道區域的特別幾何藉 產生程式化效率的增加。 及較南半導體區域的區域表面基本上平行 。基材較佳為單晶矽基材且半導體層為單 半導體區域的區域表面形成較高接觸點區 半導體區域，亦即，平台，因而較佳為具 面運行的整個區域表面之傳導摻雜，故相 的層形成較高接觸點區域。 個記憶體胞元包括多個較深接觸點區域及 的其中一個、在每一個較深接觸點區域及 間延伸的通道區域的其中一個。在此情況H 區域由被放置較深的半導體區域在所有側 高接觸點區域形成於較高半導體區域，且 區域被提供於較深半導體區域。一個電晶 較深接觸點區域及較高接觸點區域間延
第12頁 1239639 —----- - 五、發明說明（6) 伸’此電晶體通道辦械士义 (控制）閘電極。二個，，位X” 造被指定一個捕獲層及 深接觸點區域可較##^ ^被儲存於每一個捕獲層。較 而，較佳為，Α田 個通遑區域被個別地接觸連接。然 季乂隹為，、用閘電極被提供於被指宏為鲈莴接觸點F 域的所有通道區域。 、溉扣疋為較间接觸點& 車乂佳為’車父南丰違《骑Γ5* Η _L 區段具四個側邊=的二二二，f上在與基材平面平行的 精確地指定較深接丄：：：：且:則邊邊緣的每-個被 的方向之較言 觸J £或的其中一個。在沿正交於基材 回半導體區域的平面視圖，亨丰導# 為具基本上為正方形Μ #业甘』口该丰導體區域較佳 域為高起的。•深接觸點區域以盘區 接觸點區域發出t k供，以使四個電晶體通道由較高 =陣列出。1^種排列為特別合適用於高密度記憶體 較佳為，較深及較高半導體區 台邊緣〉的步階側區 =面由步階〈平 行。較高半導轉P 4 /、基本上垂直於基材表面運 邊緣或側壁分開。 L域由垂直的平台 車乂佳為捕獲層藉由閘極氧化物層與步階彳丨F 半導體區:或的區域表面分開，捕獲層因而二η較深 平台的角洛或邊緣區域，捕獲層與排列於：列於 極氧化物層及排列於較深半導體區域的區二m域的閘 化物層皆鄰接。此種形式的捕獲層可藉由 奴稱的間隔層
1239639 --—___ 五、發明說明（7) ------- 餘刻以簡單自對準方彳/ τ + τ 層以與CMOS技術已知不；"光_步驟〉而被製造，捕獲 區域。 的間^物類似的方式被排列於步階側 根據進一步較佳具每 的半導體區域的區域較深的半導體區域及較高 步階側區域及在兩個措由較深的步階側區域、較高的 接。雙步階或雙平Α ^ ^側區域間延伸的中間區域彼此連 較佳為基本上垂直二=^供於此具體實施例，步階側區域 與較深及較高的區域運…個步階側區域分別 面中間區域連接。_ ' 且由較佳為平行於基材表 ，，為，每一個通道區域被指定較深及較高的 ‘二捕獲層由閘極氧化物層與較深 J二 車父南步階側區域及中間區域分隔。使用此種形式的$ ‘：與 電晶體，其可能儲存兩個"位"若由NROMs已知的程式彳h’"體 讀取技術被使用。在此情況下，為進行讀取，以已知方及 互換關於程式化操作的接觸點區域是必須的。在此方面( 參考於簡介中提及的EITAN等的公開申請案，及亦參考國’ 際專利中請案W0 9 9/ 0 7 0 0 0〈 PCT/IL9 8/ 0 0 3 6 3〉。參考該 申請案及於前文所提的國際專利申請案關於讀取及程式 的王文’故在此方面，所提及申請案為本申請案整體揭厂着 的不可缺少的部分。 $ 在較佳具體實施例中，每一個通道區域被指定兩個不门 的捕獲層，其被彼此空間的分開。較深的捕獲層被以與較
第14頁 1239639 ------ 發明說明（8) ---______
的區域矣τ~_ TT 列 "於邊C深的步階側區域相鄰的方式較佳地被排 透緣次角洛區域，較深的捕獲層由閘 ， 迢區域分Μ + 乳化物層與通 加批開。較高的捕獲層被以與中間區域及私古α 門相鄰的方式較佳地排列於邊緣或角落又^ 、步階 ;極氧化物層與通道區域分開1電極較佳：在=由 較高的捕=其與控制氧化物層分開。在較深的捕獲層及 域被鄰，以使電晶體通道的電傳導性可直接在此區 g又佳2 ’較深接觸點區域延伸至步階的步階侧區域〈亦 p至平σ的側壁〉。模擬已顯示通道熱電子至捕獲層的注· 的特別有政機構可被達到若較深接觸點區域延伸至平台 的邊緣或角落區域，亦即至步階側區域。以相同方式，更 #利的是以一種方式形成較高接觸點區域使得其盡可能延 伸至較深區域表面〈或遠至可能被提供的中間區域〉。在 此情況下，必須在較深接觸點區域及步階側區域間提供一 距離。 成 樣 體 晶 較佳為，捕獲層由氮化矽組成，在此情況下，捕獲層形 一般稱的ΟΝΟ堆疊且二氧化矽層圍繞於其。然而，此同
地亦可能使用具大介電常數的其他電介體〈”高-k電介 π〉。而且，一般稱的”富含矽的氧化物π及未摻雜的多 石夕亦合適用於形成捕獲層。 根據本發明，製造根據本發明半導體記憶體的方法包括 下列步驟：
第15頁 1239639 五 發明說明（9) —基材的提供， 一半導體居壯 導體層排列於基材上’· 較高半導體曰區的：構牛化以在正切於基材的方向形成較深及 -至少在步b 步階被排列於該區域之間； 深半導體區域^的區乂 ^側區域及至少區域接著區域地在較 用捕獲層於該%表_面氧的化第物一^氧化物層之形成； 域的區^域表面及步H物層的移除，除了與較深半導體區 一施用第二氧化 區域相鄰的層堆疊； 體區域的區域表面、曰於至少區域接著區域地在較深半導 一施用閘電極於第1 ^及步階側區域，· ^、 弟—氧化物層，·及 一較深及較高半導體區域的至少 形成較深及較高接觸點區域。或接者區域地摻雜以 根據本發明的製造方法兔@ h A ^罩牛驟為 程度地與習知CM0S方法相
步驟而進行 捕獲 τ，僅額外！：驟為平台钱刻所需要以產生較高及較深 半導體區威。=一虱化物層形成捕獲層及通道區域間的閘 極氧化物層。，ί 一虱化物層形成控制氧化物層，其被排列 於捕獲層及蘭：極之間，而i，第二氧化物層形成這些通 逼區域的閘極-化物層，於此閘電極直接與閘極氧化物層 氧化物層的施用因而完全以氧化物圍繞捕獲 方式 捕獲層及第一氧化物層的移除藉由間隔層蝕I ’此種間隔層餘刻步驟為CMOS技術已知。以J 身可以自對準方式以與較深區域表面及步階{ 1239639
五、發明說明（10) 區 被 域鄰接的方式被排列於平台的邊緣或角落區域。 刻方法亦較佳地合適用於閘電極的排列。 ⑺3 實例及參考較佳具體實施例的相關圖式 第1 ( a )圖以概略 佳具體實施例，區段 基材平面之記憶體電 基材p -基材的為皁晶 的。半導體層P-井藉 導體區域10及較南半 本上平行於基材P-基 1 4。較高半導體區域 南區域表面16。在第 半導體區域12的較高 至車父深區域表面1 4。 較高接觸點區域2 0 面1 6相鄰的方式被形 示如記憶體電晶體的 段更表示形成於較深 2 2、2 4。較深接觸點 極接觸點，在第1 ( a 點區域2 2、2 4具經高 )及靠近較高接觸點 LDD (輕度摻雜的汲木 區段圖示說明半導 平面穿過垂直於半 晶體。例如排列於 的半導體層p-井， 由如平台姓刻步驟 導體區域1 2，較深 材的基材平面運行 1 2具同樣地平行於 1 ( a )圖所示的具 區域表面1 6藉由步 以與較高半導體區 成。高度摻雜的較 源極接觸點。在第 半導體區域1 0的兩 區域22、24表示如 )圖所示的具體實 度摻雜的區域HDD 區域排列的更輕度 & ) ° 體 記 憶 體 的 第 _ 較 導 體 基 材 P - 基 材 的 經 p- 摻 雜 的 半 導 體 盆 為 如 些 微 P - 摻 雜 被 結 構 化 為 較 深 半· 半 導 體 域 10 具 基· 的 較 深 域 表 面 • 基 材 平 面 排 列 的 較 體 實 施 例 中 > 較 階 側 區 域 1 8連接 域 12 的 較 高 域 表 南 接 觸 點 區 域20表 1 (a ) 圖 所 示 的 1¾ 個 較 深 接 觸 點 域 記 憶 體 電 晶 體 的 施 例 中 J 較 深 接 W 觸 (高度摻雜的汲極 摻 雜 的 接 點 區 域
第17頁 1239639 五、發明說明（11) 於第1 ( a )圖說明的兩個記憶體電晶體的通道區域於在 半導體層p -井的閘極氧化物層2 6的介面在個別較深接觸點 區域2 2、2 4及較高接觸點區域2 0間延伸。通道區域具，至 少區域接著區域地，與基材平面垂直運行的通道方向，且 結果為記憶體電晶體具垂直組件。較深接觸點區域2 2、2 4 及較高接觸點區域2 0藉由圖示顯示的金屬接觸點被電接觸 連接。在平台的角落或邊緣區域，亦即在下方區域表面14 · 及步階側區域1 8間形成的邊緣，捕獲層2 8被排列於每一個 g己憶體電晶體。捕獲層由如氮化石夕所組成，其由二氧化石夕 層（閘極氧化物層2 6 )與通道區域分開。捕獲層2 8可以自 對準方法（一般稱的間隔層蝕刻）形成而不需額外微影步馨 驟0 一種控制氧化物層3 0被施用於不與閘極氧化物層2 6相鄰 的捕獲層28的那個表面，捕獲層28由該控制氧化物層與閘 電極3 2分開。控制氧化物層3 0、捕獲層2 8及閘極氧化物層 26形成一般稱的ΟΝΟ堆疊。一種保護層（未特定說明於第' (a )圖）保護接觸點區域及亦保護閘電極及電絕緣後者 與另一個。 閘電極3 2較佳為由高度摻雜的多晶矽形成，閘電極3 2 接閘極氧化物層2 6的區域，故被指定通道區域的電 可被直接控制，其電傳導性可直接由閘電極3 2控制的丨 長度較佳為2 0至5 0奈米。較高半導體區域丨2的寬 50至2 0 0奈米，在與較高區域表面16及較深區域表面if/ 的基材正切的方向上的高度差較佳為5〇至15〇奈 曰 1239639 五、發明說明（12) 而，多至數微米的顯 在第1(a)圖所示出 被纟兄明以做為在接觸 10伏特的導通電壓關 深接觸點區域2 2。而 被正向地偏壓。已知 憶體電晶體產生其飽 大於一般稱的夾止電 止點Ρ 0。在較深接觸 壓較佳為以一種方式 相對的電晶體通道的 置。已知此種形式在 熱電子（通道熱電子 被產生，該電子具足 可被併入捕獲層28。 捕獲層2 8的結果而被 可以已知方式被使用 在第1(a)圖所示 何之結果為在較高接 電場線路一部份橫越 場組件，其支援通道 在高於夾止電壓的源 接觸點區域2 2及夾止 地產生，其必然藉由 著較大 的記憶 點區域 於較高 且，閘 在電晶 和區域 壓的情 點區域 被設定 位置在 電晶體 〈CHE〉 夠能量 記憶體 偏移， 以程式 通道長度或尺寸亦為可能的。 體胞元的半導體電晶體的功能 2 2及2 0間形成的電晶體。少於 接觸點區域2 0正向地偏壓如較 電極3 2關於較高接觸點區域2 〇 體接觸點的合適電位條件，記 。在此形式的源極-汲極電壓 況下，存在沿電晶體通道的夾 2 2及較高接觸點區域2 〇間的電 使得夾止點ΡΟ於其與捕獲層28 接近較高接觸點區域2 0處被放 接觸點的電位條件，一般稱的 )特別是在接近夾止點Ρ 〇處 以克服薄的閘極氧化物層2 6且 電晶體的特性曲線因電子併入 特別是，恕限電壓被改變，其 化一 Μ位π。 出的記憶體電晶體的接觸點及通道幾 觸點區域2 0及較深接觸點區域2 2間的 閘極氧化物層2 6，結果，存在一種電 熱電子進入捕獲層28的射入，結果， 極-汲極電壓，電荷載體藉由在較深 點ΡΟ間的通道區域之離子化而被有效 合適的閘極電壓射入捕獲層2 8。此目
第19頁 1239639 ~^ ______ 2需的所有電壓係於少於10伏 反方向產生。 ·的耗圍，讀取較佳為在 在此鉛直觀念的情况下，鋥彳养 層28的埶電子產| 式化政率被增加因併入捕 .μ 4, “、、寬千之產率為較大（>1〇'5的诵、蓄带2、 獲 特別是因場壓縮（平台邊緣的 、電子）而增加， 方向的必要9。。變化所?丨起邊此及在邊緣區域電子 =電壓或功率可被顯二起少此二及/或程式 導體記憶體為所欲的。 衧別疋對在移動用途的半 第：1二bi:r】示=本發明，導體記憶體的記憶胞元的 同的參第1 (a)圖被敘·述的特徵具有相 許套始考 ΐ 再次被敘述。示於第1 (b)圖的具 . 列因在較鬲區域表面1 6及較深區域表面1 4間的，，雙 二^或雙平台邊緣而與以上的具體實施例不同。如此， 較深區域表面14與較深步階側區域18t相鄰，較深步階側 區域1 8 t藉由中間區域3 4連接至較高步階側區域1 8 h。步階 側區域1 81、1 8 h與基材平面垂直地排列，然而中間區域3 4 較佳為與基材平面平行地運行。捕獲層2 8 t、2 8 h分別地排 列於由較深區域表面1 4及較深步階側區域1 8 t及亦中間區 域3 4及較高步階側區域1 8 h所形成的角落或邊緣區域。捕 獲層28 t、28h由閘極氧化物層26與排列於半導體層p-井的 通道區域分開。 在說明於第1 ( b )圖的具體實施例的情況下每一個通道 區域被指定兩個捕獲層2 8 t、2 8 h，故每一個記憶體電晶體 可儲存兩個π位”。在此情況下，程式化及讀取被類似於
第20頁 1239639 五、發明說明（14) NROMs進行且被廣泛地敘述於在簡介中提及的Ei tan等的公 開申請案。閘電極3 2在較深2 8 t及較高2 8h捕獲層上延伸， 且其在捕獲層28t、28h間的區域直接與閘極氧化物層26以 區域鄰接。閘電極3 2與捕獲層2 81、2 8 h皆藉由間隔物餘刻 較佳地被結構化。 第1〈 c〉圖顯示，以概略截面區段，根據本發明半導體 記憶體的記憶體胞元的第三具體實施例。記憶胞元非常類 · 似於參考第1 ( a )圖所敘述的具體實施例變化。所有不同 的是較深接觸點區域22、24的形成，在說明於第1 (c)圖 的具體實施例的情況下，其延伸遠至步階側區域1 8。模擬_ 已顯示以此種較深接觸點區域2 2的排列所建立的場線輪廓· 產生電荷載體進入捕獲層2 8的特別有效注入。 根據本發明半導體記憶體的較佳製造方法係參考第2圖 被敘述於下。除了摻雜輪廓，經拋光方法產物類似於參考 第1(a)圖所敘述的第一具體實施例變化。一平台藉由微 衫及後績钱刻步驟被银刻為具半導體層（井）p _井的預備 基材P-基材’其結果為在正交於基材的方向被較高地放置 的較深半導體區域1〇及較高半導體區域12被製造，在正交 於基材的方向自基材P -基材至較高區域表面16的距離因而 較至权深區域表面1 4 (第2 ( a )圖）的相對應距離為大。_ 之後\閘極氧化物層26藉由半導體層的氧化而被產生及合罾 適捕獲層2 8，例如氮化矽層，被沉積（⑽層產生；第2 ( b · )圖）。第2〈 c〉圖顯示在層堆疊的回蝕後記憶體胞元的 中間階段，層堆疊由捕獲層28及閘極氧化物層26所組成，·
第21頁 1239639 玉、發明説明（15) 回餘較佳為以一般稱的間隔層蝕刻執行，故，，間隔物殘餘π 留在平台邊緣及接著產生記憶體電晶體的捕獲層2 8 (局部 捕獲區域）。一種第二氧化物層接著被施用，其覆蓋捕獲 層28及較深與較高半導體區域10、12的未被覆蓋表面。第 〜氡化物層以區域形成控制氧化物層3 0及閘極氧化物層 26 ’其接著鄰接閘電極32(第2(d)圖）。 之後，定義閘電極3 2的微影步驟及多晶矽層3 2的自對準 · @隔層蝕刻亦被進行以產生以似間隔層形式所形成的閘電 $32(第2(e)圖）。接觸點區域22、24接著藉由離子植 入被形成。選擇性地，可能以相對應微影的LDD植入或是 替代性地在4 5 〇角的傾斜植入（未說明）被進行。較深接響 觸點區域22、24及較高接觸點區域20以HDD植入及接觸點 區域的矽化被製造。在此階段，此裝置說明於第2 ( f ) 圖。習知back-end CMOS方法藉由TE〇S4BPSG或替代性地 I LD (第2 ( g )圖）接著發生，稱為保護步驟及亦接觸點 同飿刻及金屬化以進行接觸點區域的電接觸點連接（第2 (h )圖）。
第22頁 1239639 圖式簡單說明 第1〈 a〉圖顯示根據本發明半導體記憶體的第一較佳具體 實施例的記憶胞元之概略區段視圖’區段平面垂直於基材 平面； 第1〈 b >圖顯示具雙步階的第二較佳具體實施例的記憶胞 元的概略區段視圖； 第1〈 c〉圖顯示具進一步較深接觸點區域的根據第三較佳 具體實施例的記憶胞元的概略區段視圖；及 第2 ( a ) - ( h )顯示在製造方法期間根據本發明半導體記 憶體的記憶胞元之中間階段。 元件符號說明： 1 0較深半導體區域 1 6較高區域表面 p-well基材 p-sub半導體層 1 2較高半導體區域 1 4較深區域表面 1 8步階側區域 3 4中間區域 2 0較高接觸點區域（記憶體電晶體的源極接觸點） 2 2較深接觸點區域（記憶體電晶體的汲極接觸點） 2 4較深接觸點區域（記憶體電晶體的汲極接觸點） 2 6閘極氧化物層 2 8捕獲層 2 81較深捕獲層 28h較高捕獲層 30控制氧化物層 32閘電極 Φ
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Claims (1)

  1. ••一種具多梅 體胞元包括 記憶體胞元的半導體記憶體，每一個記憶 一半導體声f ^ 半導體表面 p井）其被排列於基材（p-基材）上且其 基材正$ 2在較深（10)及較高（12)半導體區域間在與 〜至少-個二具導至/ 一個步階； 於該較深半導導/參雜的較深接觸點區域（22、24)形成 點區域r 9n、體區域（10)及一個經傳導摻雜的較高接觸 -至小一 、形成於較高半導體區域（12); 點區夕域(m二域，其在該較深（”、“）及較高接觸 L埝（20)間的該半導體層（p一井）延伸； 射電緣捕獲層（28)，其被設計用於捕獲及發 (26)可.及？排列於與該通道區域相鄰的閘極氧化物層 -至少一個閘電極（32)以控制該通道區 該問電極（32區域接著區域地與㈣％ \傳導/ (28)的控制氧化物層（3。）相_及區： 排列於通道區域的該閘極氧化物層（2 £域也/、破 2·根據申請專利範圍第1項的半導體纪恃 ' 。 (10)及該較高"2)半導體區域體的？體’該較深 基本上平行於該基材平面（ρ-基材）運^。面（I4、16) 3·根據申請專利範圍第2項的半導體記仃。 體區域（12)的區域表面（16)形成^ ’該較高半導 (2〇)的表面。 权Ν接觸點區域 4·根據申請專利範圍中第1或2項的半導㈣二 f ®圮憶體，每一個 1239639案號體薦 年月曰修正 1239639案號體薦 年月曰修正 六該較點通5·體區精6.C由平7C及8C藉C域9的{與 、申請專利範圍 記憶體胞元包括多個該較深接觸點區域（2 2、2 4)及該 高接觸點區域（20)的其中一個及在每一個該較深接觸 區域（22、24)及該較高接觸點區域（20)間延伸的該 道區域的其中一個。 根據申請專利範圍第4項的半導體記憶體，該較高半導 區域（12)具基本上在平行於該基材平面（p-基材）的 域具四個側邊邊緣的正方形形狀且側邊邊緣的每一個被 確地指定該較深接觸點區域（2 2、2 4)的其中一個。 根據申請專利範圍中第1項的半導體記憶體，該較深 10)及該較高（12)半導體區域的區域表面（14、16) 步階的步階側區域（1 8)連接，其基本上垂直於該基材 面（P-基材）運行。 根據申請專利範圍第6項的半導體記憶體，該捕獲層 2 8)藉由該閘極氧化物層（2 6)與該步階側區域（18) 該較深半導體區域（10)的區域表面（14)分開。 .根據申請專利範圍第1項的半導體記憶體，該較深 10)及該較高（12)半導體區域的區域表面（14、16) 由較深的步階側區域（1 81)、較高的步階側區域 1 8h)及在該步階側區域（1 81、1 8h)間延伸的中間區 (3 4)彼此連接。 .根據申請專利範圍第8項的半導體記憶體，該通道區域 每一個被指定較深（281)及較高（28h)的該捕獲層 2 8)，該較深捕獲層（281)由該閘極氧化物層（26) 該較深步階側區域（1 81)及該較深的半導體區域
    第25頁 1239639 案號 92123330 年 曰 修正 六、申請專利範圍 (10)的區域表面（14)分隔且該較高捕獲層（18h)由 該閘極氧化物層（2 6)與該較高步階側區域（1 8h)及該 中間區域（34)分隔。 1 0 .根據申請專利範圍中第1項的半導體記憶體，該較深接 觸點區域（2 2)延伸至該步階的步階側區域（18)。 11.根據申請專利範圍中第1項的半導體記憶體，該捕獲層 (2 8)由氮化矽組成。 1 2. —種製造根據申請專利範圍中第1至11項任一項的半導 體記憶體之方法，該方法由下列步驟組成：
    -該基材（P-基材）的提供，該半導體層（P-井）排列於 其上； -該半導體層（P-井）的圖案化以在正切於該基材的方向 形成該較深（1 0)及該較高（12)半導體區域，該步階被 排列於該區域之間； -至少在該步階的步階侧區域（1 8)及至少區域接著區域 地在該較深半導體區域（1 0)的區域表面（1 4)的第一氧 化物層之形成； -施用捕獲層（2 8)於該第一氧化物層；
    -該捕獲層（2 8)及該第一氧化物層的移除，除了與該較 深半導體區域（1 0)的區域表面（14)及該步階側區域 (18)相鄰的層堆疊； -第二氧化物層至少區域接著區域地施用於在該較深半導 體區域（10)的區域表面（14)、該捕獲層（28)及該步 階側區域（18);
    第26頁 1239639 , _案號92123330_年月曰 修正_ 六、申請專利範圍 -施用該閘電極（3 2)於該第二氧化物層；及 -該較深（1 0)及該較高（1 2)半導體區域的至少區域接 著區域地摻雜以形成該較深（22、24)及該較高（20)接 觸點區域。 13.根據申請專利範圍第12項的方法，該捕獲層（28)及 該第一氧化物層的移除步驟係藉由間隔層蝕刻步驟被進 行0
    第27頁
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