DE10241172A1 - Halbleiterspeicher mit vertikalen Speichertransistoren und Verfahren zu dessen Herstellung - Google Patents

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Abstract

Die Erfindung betrifft einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen, wobei jede der Speicherzellen umfaßt: DOLLAR A - eine auf einem Substrat (p-sub) angeordnete Halbleiterschicht (p-well), deren Halbleiteroberfläche zumindest eine Stufe zwischen einem tieferen (10) und einem in Substratnormalenrichtung höheren (12) Halbleiterbereich aufweist; DOLLAR A - zumindest einen in dem tieferen Halbleiterbereich (10) ausgebildeten leitfähig dotierten tieferen Kontaktbereich (22, 24) und einen in dem höheren Halbleiterbereich (12) ausgebildeten leitfähig dotierten höheren Kontaktbereich (20); DOLLAR A - zumindest einen Kanalbereich, welcher sich in der Halbleiterschicht (p-well) zwischen dem tieferen (22, 24) und dem höheren Kontaktbereich (20) erstreckt; DOLLAR A - zumindest eine zum Einfangen und Abgeben von Ladungsträgern ausgelegte elektrisch isolierende Trapping-Schicht (28), welche an einer an den Kanalbereich angrenzenden Gateoxidschicht (26) angeordnet ist; und DOLLAR A - zumindest eine Gateelektrode (32) zur Steuerung der elektrischen Leitfähigkeit des Kanalbereichs, wobei die Gateelektrode (32) bereichsweise an eine an der Trapping-Schicht (28) angeordnete Steueroxidschicht (30) und bereichsweise an die an dem Kanalbereich angeordnete Gateoxidschicht (26) angrenzt.

Description

  • Die Erfindung betrifft einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen gemäß Anspruch 1 sowie ein Verfahren zur Herstellung eines derartigen Halbleiterspeichers gemäß Anspruch 12.
  • Nichtflüchtige Halbleiterspeicherelemente sind in einer Vielzahl unterschiedlicher Ausführungsformen bekannt. Je nach Anwendung kommen beispielsweise PROM, EPROM, EEPROM, Flash-Speicher sowie SONOS-Speicher zum Einsatz. Diese unterscheiden sich insbesondere in Löschoption, Programmierbarkeit und Programmierzeit, Haltezeit, Speicherdichte sowie ihren Herstellungskosten. Für eine Vielzahl von Anwendungen hat ein niedriger Herstellungspreis verbunden mit einem Minimum an weiteren Optionen die höchste Priorität. Es wäre insbesondere wünschenswert, ein besonders preiswertes Speicherelement zur Verfügung zu haben, welches zumindest einmal elektrisch bei möglichst niedrigen Spannungen von weniger als 10 V programmierbar ist, eine Haltezeit im Bereich von 10 Jahren aufweist und kompatibel mit heutiger CMOS-Technologie bei geringstmöglichen Änderungen ist.
  • Ein bekannter nichtflüchtiger Halbleiterspeicher, welcher mit heutiger CMOS-Technologie kompatibel ist, ist beispielsweise in der europäischen Patentanmeldung mit der Anmeldenummer EP 02 004 568 .8 beschrieben. Hierbei weist jede Speicherzelle des Halbleiterspeichers einen planaren Transistor (planarer MOSFET) auf, bei welchem eine sogenannte Trapping-Schicht in einer Aussparung des (Steuer-)Gateabschnitts vorgesehen ist.
  • Heiße Elektronen, welche durch geeignete Potentialverhältnisse an den Transistoranschlüssen in dem Transistorkanal erzeugbar sind, können die dünne Gateoxidschicht überwinden und von dieser Trapping-Schicht eingefangen werden. Die Anwesenheit der in der Trapping-Schicht eingefangenen Elektronen bewirkt eine Kennlinienverschiebung des Transistors, was sich insbesondere in einer unterschiedlichen Einsatzspannung (Threshold-Spannung)äußert. Der Unterschied der Threshold-Spannung kann in bekannter Weise zum Schreiben eines "bits" ausgenutzt werden, da er mittels eines Leseschritts ermittelt werden kann.
  • Nachteilig ist jedoch an diesem bekannten Speicherkonzept die nur eingeschränkt mögliche Skalierbarkeit der Speichertransistoren, so daß hochdichte – und damit besonders kostengünstig herstellbare – Halbleiterspeicher mit derartigen Speichertransistoren nicht herstellbar sind. Hauptanwendungsgebiet dieser herkömmlichen Speichertransistoren sind folglich lediglich Logikschaltungen bzw. "System on chip"-Schaltungen (SOC-Schaltungen) mit geringer Speicherdichte.
  • Ein weiterer Speichertransistor, welcher den eingangs genannten Anforderungen noch am ehesten entspricht, ist ein nach dem SONGS-Konzept hergestellter Transistor, wie er von Eitan et al. in "NROM: A novel localised trapping, 2-bit nonvolatile Memory Cell", IEEE Electron Device Letters, Vol. 21, No. 11, November 2000, Seiten 543-545 beschrieben ist. Jedoch weist auch dieses Speicherkonzept hinsichtlich seiner Skalierbarkeit Nachteile auf, so daß eine hochdichte bzw.kompakte Anordnung von Speichertransistoren mit kleinsten Abmessungen schwierig ist.
  • Angesichts der obigen Nachteile ist es eine Aufgabe der Erfindung, einen Halbleiterspeicher mit einer Vielzahl von Speicherzellen anzugeben, welcher bei einfacher Herstellung eine hochdichte Zellenanordnung gestattet. Ferner ist es Aufgabe der Erfindung, ein Herstellungsverfahren zur Herstellung eines entsprechenden Halbleiterspeichers anzugeben.
  • Diese Aufgabe wird durch einen Halbleiterspeicher gemäß Anspruch 1 sowie ein Verfahren zur Herstellung eines derartigen Halbleiterspeichers gemäß Anspruch 12 gelöst. Bevorzugte Ausführungsformen sind Gegenstand der abhängigen Ansprüche.
  • Gemäß der Erfindung wird ein Halbleiterspeicher mit einer Vielzahl von Speicherzellen vorgeschlagen, wobei jeder der Speicherzellen umfaßt:
    • – eine auf einem Substrat angeordnete Halbleiterschicht, deren Halbleiteroberfläche zumindest eine Stufe zwischen einem tieferen und einem in Substratnormalenrichtung höheren Halbleiterbereich aufweist;
    • – zumindest einen in dem tieferen Halbleiterbereich ausgebildeten leitfähig dotierten tieferen Kontaktbereich und einen in dem höheren Halbleiterbereich ausgebildeten leitfähig dotierten höheren Kontaktbereich,
    • – zumindest einen Kanalbereich, welcher sich in der Halbleiterschicht zwischen dem tieferen und dem höheren Kontaktbereich erstreckt;
    • – zumindest eine zum Einfangen und Abgeben von Ladungsträgern ausgelegte elektrisch isolierende Trapping-Schicht, welche an einer an den Kanalbereich angrenzenden Gateoxidschicht angeordnet ist; und
    • – zumindest eine Gateelektrode zur Steuerung der elektrischen Leitfähigkeit des Kanalbereichs, wobei die Gateelektrode bereichsweise an eine an der Trapping-Schicht angeordnete Steueroxidschicht und bereichsweise an die an dem Kanalbereich angeordnete Gateoxidschicht angrenzt.
  • Bei dem erfindungsgemäßen Halbleiterspeicher kommt für die Speichertransistoren ein sogenanntes vertikales Transistorkonzept zum Einsatz. Hierbei ist einer der Kontaktbereiche (d.h. der Speichertransistorkontakte) in einem tieferen Halbleiterbereich und der zweite Kontaktbereich (der zweite Speichertransistorkontakt) in einem höheren Halbleiterbereich angeordnet. Beispielsweise befindet sich ein Kontaktbereich des Speichertransistors in einem tieferen Halbleiterbereich, welcher durch einen Mesaätzschritt gegenüber einem höheren Kontaktbereich abgetragen wurde.
  • Der höhere Kontaktbereich ist in dem höheren Halbleiterbereich angeordnet, wobei zwischen den beiden Halbleiterbereichen eine Stufe vorgesehen ist. Der Abstand zwischen der tieferen Bereichsoberfläche des tieferen Halbleiterbereichs zu einer Substratebene ist somit geringer als der entsprechende Abstand einer höheren Bereichsoberfläche des höheren Halbleiterbereichs. Mit anderen Worten ist in Normalenrichtung des Halbleitersubstrats die Bereichsoberfläche des höheren Halbleiterbereichs weiter von dem Substrat als die Bereichsoberfläche des tieferen Halbleiterbereichs entfernt. Dies hat zur Folge, das der sich zwischen dem tieferen und höheren Kontaktbereich erstreckende Transistorkanal nicht lediglich parallel zur Substratebene verläuft, sondern eine vertikale Komponente aufweist.
  • Entlang der Oberfläche des Kanalbereichs ist eine dünne Gateoxidschicht in üblicher Weise angeordnet. An einen Teil der Gateoxidschicht grenzt eine sogenannte Trapping-Schicht an, welche zum Einfangen und Abgeben von Ladungsträgern ausgelegt ist. Die Trapping-Schicht weist eine große Anzahl von Störstellen bzw. "Trap-Zuständen" auf, in welchen eingefangene Ladungsträger (Elektronen oder Löcher) dauerhaft gespeichert werden können. Die Trapping-Schicht ist auf ihren nicht an die Gateoxidschicht angrenzenden Oberflächen von einer Steueroxidschicht umgeben, so daß sie vollständig von Oxidschichten umhüllt ist. Vorzugsweise besteht die Trapping- Schicht aus einer Nitridschicht, insbesondere einer Siliziumnitridschicht, so daß sich im Schnitt durch den Speichertransistor eine Oxid-Nitrid-Oxid-Schichtabfolge ergibt (sogenannter ONO-Stack).
  • An der Steueroxidschicht ist eine (Steuer-)Gateelektrode angeordnet, durch welche in bekannter Weise die elektrische Leitfähigkeit des Transistorkanals über den Feldeffekt gesteuert werden kann. Der erfindungsgemäße Halbleiterspeicher zeichnet sich insbesondere dadurch aus, daß die Gateelektrode bereichsweise auch an die an dem Kanalbereich angeordnete Gateoxidschicht angrenzt, so daß die Leitfähigkeit eines Abschnitts des Transistorkanals direkt durch die Gateelektrode steuerbar ist.
  • Eine zwischen dem tieferen und dem höheren Kontaktbereich des Speichertransistors angelegte Potentialdifferenz bewirkt einen Feldlinienverlauf zwischen den Kontaktbereichen, bei welchem elektrische Feldlinien von dem Transistorkanal durch die Gateoxidschicht in die Trapping-Schicht verlaufen. Im Unterschied zu planaren Speichertransistoren, wie sie beispielsweise aus der eingangs genannten EP 02 004 568.8 bekannt sind, wird der Injektionsprozeß von heißen Kanalelektronen (channel hot electrons (CHE)) bereits durch die Orientierung des zwischen den Kontaktbereichen aufgebauten elektrischen Feldes unterstützt. Dies ermöglicht bereits bei geringen Programmierspannungen effizient Elektronen aus dem Speichertransistorkanal in die Trapping-Schicht zu injizieren, wodurch entweder die notwendige Programmierspannung oder die Programmierzeit bzw. die notwendige Programmierleistung (P = U · I · Δt) reduziert werden kann. Ferner trägt die zwischen dem tieferen und dem höheren Kontaktbereich vorgesehene Stufe (Mesakante) zu einer gesteigerten Programmiereffizienz aufgrund einer gesteigerten Injektionsausbeute heißer Elektronen bei. Die Trapping-Schicht ist vorzugsweise nur an einem verhältnismäßig kleinen Bereich der Gateoxidschicht angeordnet. An den übrigen Bereichen der Gateoxidschicht grenzt unmittelbar die Gateelekrode an.
  • Der erfindungsgemäße Halbleiterspeicher ermöglicht eine hohe Packungsdichte, da aufgrund des vertikalen Transistorkonzepts die Speicherzellenfläche unabhängig von der Kanallänge des Transistors skaliert werden kann. Im Gegensatz zu planaren Speicherkonzepten (beispielsweise NROMs) ist der erfindungsgemäße Speichertransistor wesentlich einfacher zu skalieren und zeigt geringere Kurzkanaleffekte. Aufgrund der besonderen Geometrie des Kanalbereichs ist ferner die Programmiereffizienz über "channel hot electrons" gegenüber planaren Bauelementen gesteigert.
  • Vorzugsweise verlaufen die Bereichsoberflächen des tieferen und des höheren Halbleiterbereichs im wesentlichen parallel zu der Substratebene. Bei dem Substrat handelt es sich vorzugsweise um ein einkristallines Siliziumsubstrat und bei der Halbleiterschicht um eine einkristalline Siliziumschicht.
  • Vorzugsweise bildet die Bereichsoberfläche des höheren Halbleiterbereichs eine Oberfläche des höheren Kontaktbereichs. Der höhere Halbleiterbereich, d.h. die Mesa, weist somit vorzugsweise entlang seiner gesamten, parallel zu der Substratebene verlaufenden Bereichsoberfläche eine leitfähige Dotierung auf, so daß die an die höhere Bereichsoberfläche angrenzende Schicht den höheren Kontaktbereich bildet.
  • Vorzugsweise umfaßt jede der Speicherzellen eine Vielzahl der tieferen Kontaktbereiche und einen der höheren Kontaktbereiche, wobei sich zwischen jedem der tieferen Kontaktbereiche und dem höheren Kontaktbereich einer der Kanalbereiche erstreckt. Der höhere Halbleiterbereich ist in diesem Fall auf allen Seiten von tiefergelegenen Halbleiterbereichen umgeben. Auf dem höheren Halbleiterbereich ist ein einziger höherer Kontaktbereich ausgebildet, während in dem tieferen Halbleiterbereich eine Vielzahl von tieferen Kontaktbereichen vorgesehen sind. Zwischen jedem der tieferen Kontaktbereiche und dem höheren Kontaktbereich erstreckt sich ein Transistorkanal, welchem eine Trapping-Schicht und eine (Steuer-)Gateelektrode mit dem erfindungsgemäßen Aufbau zugeordnet ist. In jeder der Trapping-Schichten ist ein "Bit" speicherbar. Die tieferen Kontaktbereiche sind vorzugsweise individuell kontaktierbar. Die Gateelektroden können ebenfalls für jeden der Kanalbereiche individuell kontaktierbar ausgestaltet sein. Vorzugsweise ist jedoch eine gemeinsame Gateelektrode für sämtliche dem höheren Kontaktbereich zugeordnete Kanalbereiche vorgesehen.
  • Vorzugsweise weist der höhere Halbleiterbereich in einem parallel zur Substratebene verlaufenden Schnitt eine im wesentlichen rechteckige Gestalt mit vier Seitenkanten auf und jeder der Seitenkanten ist genau einer der tieferen Kontaktbereiche zugeordnet. In einer Aufsicht entlang der Substratnormalenrichtung auf den höheren Halbleiterbereich hat dieser vorzugsweise eine im wesentlichen rechtecksförmige Gestalt, welche erhaben gegenüber den umliegenden tieferen Halbleiterbereichen ist. Angrenzend an jede der Seitenkanten dieser rechtecksförmigen Gestalt ist ein tieferer Kontaktbereich vorgesehen, so daß vier Transistorkanäle von dem höheren Kontaktbereich ausgehen. Eine derartige Anordnung ist für ein hochdichtes Speicherzellenfeld besonders geeignet.
  • Vorzugsweise sind die Bereichsoberflächen des tieferen und des höheren Halbleiterbereichs durch eine Stufenseitenfläche der Stufe (der Mesakante) verbunden, welche im wesentlichen senkrecht zu der Substratebene verläuft. Der höhere Halbleiterbereich ist somit durch eine senkrechte Mesakante bzw. -flanke von dem tieferen Halbleiterbereich getrennt.
  • Vorzugsweise ist die Trapping-Schicht durch die Gateoxidschicht von der Stufenseitenfläche und der Bereichsoberfläche des tieferen Halbleiterbereichs beabstandet. Die Trapping-Schicht ist somit vorzugsweise in dem Eck- bzw. Kantenbereich der Mesa angeordnet. Die Trapping-Schicht grenzt sowohl an die Gateoxidschicht, welche an der Stufenseitenfläche angeordnet ist, als auch an die Gateoxidschicht, welche an der Bereichsoberfläche des tieferen Halbleiterbereichs angeordnet ist, an. Eine derartige Trappingschicht kann in einfacher selbstjustierender Weise (ohne Fotoschritt) mittels einer sogenannten Spacerätzung hergestellt werden. Die Trapping-Schicht ist ähnlich einem aus der CMOS-Technologie bekannten Spacer an der Stufenseitenfläche angeordnet.
  • Gemäß einer weiteren bevorzugten Ausführungsform sind die Bereichsoberflächen des tieferen und des höheren Halbleiterbereichs durch eine tiefere Stufenseitenfläche, eine höhere Stufenseitenfläche und eine sich zwischen den Stufenseitenflächen erstreckende Zwischenfläche miteinander verbunden. Bei dieser Ausführungsform ist eine Doppelstufe bzw. eine Doppelmesa vorgesehen. Die Stufenseitenflächen verlaufen vorzugsweise im wesentlichen senkrecht zu der Substratebene. Die beiden Stufenseitenflächen grenzen an die tiefere bzw. die höhere Bereichsoberfläche an und werden durch eine vorzugsweise parallel zu der Sustratebene verlaufende Zwischenfläche verbunden.
  • Vorzugsweise ist jedem der Kanalbereiche eine tiefere und eine höhere der Trapping-Schichten zugeordnet, wobei die tiefere Trapping-Schicht durch die Gateoxidschicht von der tieferen Stufenseitenfläche und der Bereichsoberfläche des tieferen Halbleiterbereichs und die höhere Trapping-Schicht durch die Gateoxidschicht von der höheren Stufenseitenfläche und der Zwischenfläche beabstandet ist. Mit einem derartigen Speichertransistor können zwei "Bit" gespeichert werden, wenn die von NROMs bekannte Programmier- und Lesetechnik verwendet wird. Hierbei müssen in bekannter Weise zum Lesen die Kontaktbereiche gegenüber dem Programmiervorgang vertauscht werden. In diesem Zusammenhang wird auf die eingangs genannte Veröffentlichung von EITAN et al. verwiesen sowie auf die internationale Patentanmeldung WO 99/07000 (PCT/IL98/00363). Auf diese Veröffentlichung sowie auf die genannte internationale Patentanmeldung wird hinsichtlich des Lese- und Programmierverfahrens in vollem Umfang Bezug genommen, so daß diesbezüglich die genannten Veröffentlichungen integrale Bestandteile der Gesamtoffenbarung der vorliegenden Anmeldung sind.
  • Bei der bevorzugten Ausführungform sind jedem der Kanalbereiche zwei verschiedene Trapping-Schichten, welche räumlich voneinander getrennt sind, zugeordnet. Die tiefere Trapping-Schicht ist vorzugsweise in dem Kanten- bzw. Eckbereich angrenzend an die tiefere Bereichsoberfläche und die tiefere Stufenseitenfläche angeordnet. Die tiefere Trapping-Schicht ist durch die Gateoxidschicht von dem Kanalbereich beabstandet. Die höhere Trapping-Schicht ist vorzugsweise in dem Kanten- bzw. Eckbereich angrenzend an die Zwischenfläche und die höhere Stufenseitenwand angeordnet, wobei sie wiederum durch die Gateoxidschicht vom Kanalbereich beabstandet ist. Die Gateelektrode erstreckt sich vorzugsweise über die beiden Trapping-Schichten, von denen sie durch die Steueroxidschicht getrennt ist. Zwischen der tieferen Trapping-Schicht und der höheren Trapping-Schicht grenzt die Gateelektrode bereichsweise an die Gateoxidschicht an, so daß in diesem Bereich die elektrische Leitfähigkeit des Transistorkanals unmittelbar steuerbar ist.
  • Vorzugsweise erstreckt sich der tiefere Kontaktbereich bis an eine Stufenseitenfläche der Stufe (d.h. bis an eine Flanke der Mesa). Simulationen haben gezeigt, daß ein besonders effizienter Injektionsmechanismus von heißen Kanalelektronen in die Trapping-Schicht erzielt werden kann, wenn der tiefere Kontaktbereich sich bis an den Kanten- bzw. Eckbereich der Mesa, d.h. bis an die Stufenseitenfläche erstreckt. In gleicher Weise ist es ferner vorteilhaft, den höheren Kontaktbereich derart auszubilden, daß er sich bis zu der tieferen Bereichsoberfläche (bzw. zu einer eventuell vorgesehenen Zwischenfläche) erstreckt. In diesem Fall muß ein Abstand zwischen dem tieferen Kontaktbereich und der Stufenseitenfläche vorgesehen sein.
  • Vorzugsweise besteht die Trappingschicht aus Siliziumnitrid. In diesem Fall bildet die Trappingschicht mit den sie umgebenden Siliziumdioxidschichten einen sogenannten ONO-Stack. Gleichermaßen können jedoch auch andere Dielektrika mit großen Dielektrizitätskonstanten ("high-k Dielektrika") zum Einsatz kommen. Geeignet ist ferner sogenanntes "silicon rich oxide" sowie undotiertes Polysilizium zur Ausbildung der Trapping-Schicht.
  • Gemäß der Erfindung umfaßt ein Verfahren zur Herstellung eines erfindungsgemäßen Halbleiterspeichers folgende Schritte:
    • – Bereitstellen des Substrats, auf welchem die Halbleiterschicht angeordnet ist;
    • – Stukturieren der Halbleiterschicht zur Ausbildung des tieferen und des in Substratnormalenrichtung höheren Halbleiterbereichs, zwischen welchen die Stufe angeordnet ist;
    • – Ausbilden einer ersten Oxidschicht zumindest an einer Stufenseitenfläche der Stufe und zumindest bereichsweise an einer Bereichsoberfläche des tieferen Halbleiterbereichs;
    • – Aufbringen einer Trapping-Schicht auf die erste Oxidschicht;
    • – Abtragen der Trapping-Schicht und der ersten Oxidschicht bis auf einen an die Bereichsoberfläche des tieferen Halbleiterbereichs und an die Stufenseitenfläche angrenzenden Schichtstapel;
    • – Aufbringen einer zweiten Oxidschicht zumindest bereichsweise an die Bereichsoberfläche des tieferen Halbleiterbereichs, die Trapping-Schicht und die Stufenseitenfläche;
    • – Aufbringen der Gateelektrode auf die zweite Oxidschicht; und
    • – zumindest bereichsweises Dotieren des tieferen und des höheren Halbleiterbereichs zur Bildung des tieferen und des höheren Kontaktbereichs.
  • Das erfindungsgemäße Herstellungsverfahren ist mit einem herkömmlichen CMOS-Prozess weitestgehend kompatibel. Lediglich ein zusätzlicher Maskenschritt ist für die Mesaätzung zur Erstellung der höheren und tieferen Halbleiterbereiche notwendig. Die erste Oxidschicht bildet die Gateoxidschicht zwischen der Trapping-Schicht und dem Kanalbereich. Die zweite Oxidschicht bildet die Steueroxidschicht, welche zwischen der Trapping-Schicht und der Gateelektrode angeordnet ist. Ferner wird durch die zweite Oxidschicht die Gateoxidschicht derjeniger Kanalbereiche gebildet, bei welchen die Gateelektrode unmittelbar an die Gateoxidschicht angrenzt. Das Aufbringen der zweiten Oxidschicht schließt somit die Trapping-Schicht vollständig in Oxid ein.
  • Vorzugsweise erfolgt das Abtragen der Trapping-Schicht und der ersten Oxidschicht mittels eines Spacerätzschritts. Derartige Spacerätzschritte sind in der CMOS-Technik bekannt. Auf diese Weise kann die Trapping-Schicht selbstjustiert in den Kanten- bzw. Eckbereichen der Mesa angrenzend an die tiefere Bereichsoberfläche und die Stufenseitenfläche angeordnet werden. Vorzugsweise kommt auch für die Anordnung der Gateelektrode ein Spacerätzverfahren zum Einsatz.
  • Die Erfindung wird im folgenden anhand begleitender Zeichnungen bevorzugter Ausführungsformen beispielhaft beschrieben. Es zeigt:
  • 1(a) eine schematische Schnittansicht durch eine Speicherzelle einer ersten bevorzugten Ausführungsform eines erfindungsgemäßen Halbleiterspeichers, wobei die Schnittebene senkrecht zu der Substratebene verläuft;
  • 1(b) eine schematische Schnittansicht einer Speicherzelle einer zweiten bevorzugten Ausführungsform mit einer Doppelstufe;
  • 1(c) eine schematische Schnittansicht einer Speicherzelle gemäß einer dritten bevorzugten Ausführungsform mit vorgezogenem tieferen Kontaktbereich; und
  • 2(a)-(h) Zwischenstadien einer Speicherzelle eines erfindungsgemäßen Halbleiterspeichers während des Herstellungsprozesses.
  • In 1(a) ist eine erste bevorzugte Ausführungsform eines Halbleiterspeichers in einer schematischen Schnittansicht dargestellt. Die Schnittebene verläuft durch den Speichertransistor senkrecht zu der Substratebene des Halbleitersubstrats p-sub. Auf dem beispielsweise p-dotierten Halbleitersubstrat p-sub ist eine einkristalline Halbleiterschicht p-well angeordnet, welche beispielsweise leicht p-dotiert ist. Die Halbleiterschicht p-well ist in einen tieferen Halbleiterbereich 10 und einen höheren Halbleiterbereich 12 beispielsweise durch einen Mesaätzschritt strukturiert. Der tiefere Halbleiterbereich 10 weist eine tiefere Bereichsoberfläche 14 auf, welche im wesentlichen parallel zu der Substratebene des Substrats psub verläuft. Der höhere Halbleiterbereich 12 weist eine höhere Bereichsoberfläche 16 auf, welche ebenfalls parallel zu der Substratebene angeordnet ist. Bei der in 1(a) gezeigten Ausführungsform ist die höhere Bereichsoberfläche 16 des höheren Halbleiterbereichs 12 über Stufenseitenflächen 18 mit den tieferen Bereichsoberflächen 14 verbunden.
  • Angrenzend an die höhere Bereichsoberfläche 16 des höheren Halbleiterbereichs 12 ist ein höherer Kontaktbereich 20 gebildet. Der hochdotierte höhere Kontaktbereich 20 stellt beispielsweise den Sourcekontakt des Speichertransistors dar. In dem in 1(a) gezeigten Schnitt sind ferner zwei tiefere Kontaktbereiche 22, 24 dargestellt, welche in dem tieferen Halbleiterbereich 10 ausgebildet sind. Die tieferen Kontaktbereiche 22, 24 stellen beispielsweise die Drainkontakte der Speichertransistoren dar. In der in 1(a) gezeigten Ausführungsform weisen die tieferen Kontaktbereiche 22, 24 einen hochdotierten Bereich HDD (highly doped drain) und einen näher an dem höheren Kontaktbereich angeordneten geringer dotierten Kontaktbereich LDD (lightly doped drain) auf.
  • Die Kanalbereiche der in 1(a) dargestellten beiden Speichertransistoren erstrecken sich zwischen den jeweiligen tieferen Kontaktbereichen 22, 24 und dem höheren Kontaktbereich 20 an der Grenzfläche von Gateoxidschichten 26 in der Halbleiterschicht p-well. Der Kanalbereich weist zumindest bereichsweise eine senkrecht zu der Substratebene verlaufende Kanalrichtung auf, so daß es sich bei den Speichertransistoren um vertikale Bauelemente handelt. Die tieferen Kontaktbereiche 22, 24 sowie der höhere Kontaktbereich 20 sind durch schematisch angedeutete Metallkontakte elektrisch kontaktiert. Im Eck- bzw. Kantenbereich der Mesa, d.h. in der zwischen der unteren Bereichsoberfläche 14 und der Stufenseitenfläche 18 gebildeten Kante ist bei jedem der Speichertransistoren eine Trapping-Schicht 28 angeordnet. Die Trapping-Schicht besteht beispielsweise aus Siliziumnitrid, welches durch eine Siliziumdioxidschicht (Gateoxidschicht 26) von dem Kanalbereich beabstandet ist. Die Trapping-Schicht 28 kann in einem selbstjustierenden Prozeß (sogenannte Spacerätzung) ohne zusätzlichen Lithographieschritt gebildet werden.
  • An der Oberfläche der Trapping-Schicht 28, welche nicht an die Gateoxidschicht 26 angrenzt, ist eine Steueroxidschicht 30 aufgebracht, durch welche die Trapping-Schicht 28 von der Gateelektrode 32 getrennt wird. Die Steueroxidschicht 30, die Trappingschicht 28 und die Gateoxidschicht 26 bilden einen sogenannten ONO-Stack. Eine in 1(a) nicht näher dargestellte Passivierung schützt die Kontaktbereiche sowie die Gateelektrode und isoliert diese elektrisch voneinander.
  • Die Gateelektrode 32 ist vorzugsweise aus hochdotiertem Polysilizium gebildet. Die Gateelektrode 32 grenzt an einen Bereich der Gateoxidschicht 26 an, so daß die elektrische Leitfähigkeit des zugeordneten Kanalbereichs unmittelbar gesteuert werden kann. Vorzugsweise beträgt die Kanallänge, deren Leitfähigkeit unmittelbar durch die Gateelektrode 32 steuerbar ist, 20 bis 50 nm. Die Breite des höheren Halbleiterbereichs 12 beträgt vorzugsweise 50 bis 200 nm, wobei der Höhenunterschied in Substratnormalenrichtung zwischen der höheren Bereichsoberfläche 16 und der tieferen Bereichsoberfläche 14 vorzugsweise 50 bis 150 nm beträgt. Es sind jedoch auch deutlich größere Kanallängen bzw. Abmessungen von bis zu mehreren μm möglich.
  • Die Funktionsweise des Speichertransistors der in 1(a) gezeigten Speicherzelle ist für den zwischen den Kontaktbereichen 22 und 20 gebildeten Transistor veranschaulicht. Durch eine Vorwärtsspannung, welche unter 10 V liegt, wird beispielsweise der tiefere Kontaktbereich 22 gegenüber dem höheren Kontaktbereich 20 positiv vorgespannt. Ferner wird die Gateelektrode 32 gegenüber dem höheren Kontaktbereich 20 positiv vorgespannt. Bei geeigneten Potentialverhältnissen an den Transistorkontakten wird der Speichertransistor in seinen Sättigungsbereich geführt. Bei derartigen Source-Drain-Spannungen, welche größer als die sogenannte Pinch-off-Spannung sind, gibt es längs des Transistorkanals einen sogenannten Pinch-Off-Punkt PO. Die Spannung zwischen dem tieferen Kontaktbereich 22 und dem höheren Kontaktbereich 20 wird vorzugsweise derart eingestellt, daß sich der Pinch-Off-Punkt PO nahe dem höheren Kontaktbereich 20 an einer Stelle des Transistorkanals befindet, welcher der Trapping-Schicht 28 gegenüberliegt. Bei derartigen Potentialverhältnissen an den Transistorkontakten werden insbesondere nahe dem Pinch-Off-Punkt PO sogenannte heiße Elektronen (channel hot electrons (CHE)) erzeugt, welche eine ausreichende Energie aufweisen, um die dünne Gateoxidschicht 26 zu überwinden und in die Trapping-Schicht 28 eingelagert zu werden. Durch die Einlagerung von Elektronen in die Trapping Schicht 28 verschiebt sich die Kennlinie des Speichertransistors. Insbesondere verändert sich die Einsatzspannung (Threshold-Spannung), was in bekannter Weise zum Programmieren eines "Bits" herangezogen werden kann.
  • Durch die Kontakt- und Kanalgeometrie des in 1(a) gezeigten Speichertransistors verlaufen die elektrischen Feldlinien zwischen dem höheren Kontaktsbereich 20 und dem tieferen Kontaktbereich 22 zum Teil quer durch die Gateoxidschicht 26. Somit gibt es eine elektrische Feldkomponente, welche die Injektion von heißen Kanalelektronen in die Trapping-Schicht 28 unterstützt. Folglich werden bei Source-Drain-Spannungen oberhalb der Pinch-Off Spannung effizient Ladungsträger durch Ionisation in dem Kanalbereich zwischen dem tieferen Kontaktbereich 22 und dem Pinch-Off Punkt PO erzeugt, welche wiederum durch eine geeignete Gatespannung in die Trapping-Schicht 28 injiziert werden. Sämtliche hierzu notwendigen Spannungen liegen im Bereich unter 10 V. Das Auslesen erfolgt vorzugsweise in inverser Richtung.
  • Bei diesem vertikalen Konzept ist die Programmiereffizienz erhöht, da die Ausbeute an heißen Elektronen, welche in der Trapping-Schicht 28 eingelagert werden, größer ist (> 10–5 der Kanalelektronen). Ursächlich hierfür ist insbesondere eine Feldverdichtung durch die Mesakante sowie die notwendige 90°-Richtungsänderung der Elektronen im Kantenbereich. Hierdurch läßt sich die Programmierzeit und/oder die Programmierspannung bzw. -leistung deutlich reduzieren, was insbesondere für Halbleiterspeicher im mobilen Einsatzbereich wünschenswert ist.
  • 1(b) zeigt eine zweite Ausführungsform einer Speicherzelle eines erfindungsgemäßen Halbleiterspeichers. Bereits im Zusammenhang mit 1(a) beschriebene Merkmale traten gleiche Bezugszeichen und werden nicht erneut beschrieben. Die in 1(b) gezeigte Ausführungsform unterscheidet sich von der zuvor beschriebenen durch eine "Doppelstufe" bzw. doppelte Mesakante zwischen der höheren Bereichsoberfläche 16 und der tieferen Bereichsoberfläche 14. So grenzt die tiefere Bereichsoberfläche 14 an eine tiefere Stufenseitenfläche 18t an, welche mit einer höheren Stufenseitenlfäche 18h über eine Zwischenfläche 34 verbunden ist. Die Stufenseitenflächen lSt, 18h sind senkrecht zu der Substratebene angeordnet, während die Zwischenfläche 34 vorzugsweise parallel zu der Substratebene verläuft. In den Eck- bzw. Kantenbereichen, welche durch die tiefere Bereichsoberfläche 14 und die tiefere Stufenseitenfläche 18t sowie die Zwischenfläche 34 und die höhere Stufenseitenfläche 18h gebildet werden, sind jeweils Trapping-Schichten 28t, 28h angeordnet. Die Trapping-Schichten 28t, 28h sind durch eine Gateoxidschicht 26 von dem Kanalbereich beabstandet, welcher in der Halbleiterschicht p-well angeordnet ist.
  • Jedem Kanalbereich sind bei der in 1(b) dargestellten Ausführungsform zwei Trapping-Schichten 28t, 28h zugeordnet, so daß jeder Speichertransistor zwei "Bit" speichern kann. Das Programmieren und Lesen erfolgt hierbei analog zu NROMs und ist ausführlich in den eingangs genannten Veröffentlichungen von Eitan et al. beschrieben. Die Gateelektrode 32 erstreckt sich über die tiefere 28t und die höhere 28h Trapping-Schicht, wobei sie zwischen den Trapping-Schichten 28t, 28h bereichsweise unmittelbar an das Gateoxid 26 angrenzt. Sowohl die Gateelektrode 32 als auch die Trapping-Schichten 28t, 28h werden vorzugsweise durch eine Spacerätzung strukturiert.
  • 1(c) zeigt im schematischen Querschnitt eine dritte Ausführungsform einer Speicherzelle eines erfindungsgemäßen Halbleiterspeichers. Die Speicherzelle ähnelt stark der anhand von 1(a) beschriebenen Ausführungsvariante. Unterschiedlich ist lediglich die Ausbildung der tieferen Kontaktbereiche 22, 24, welche sich bei der in 1(c) dargestellten Ausführungsform bis zu der Stufenseitenfläche 18 erstrecken. Simulationen haben gezeigt, daß der sich bei einer derartigen Anordnung des tieferen Kontaktbereichs 22 einstellende Feldlinienverlauf zu einer besonders effizienten Injektion von Ladungsträgern in die Trapping-Schicht 28 führt.
  • Anhand von 2 wird nachfolgend ein bevorzugtes Herstellungsverfahren für einen erfindungsgemäßen Halbleiterspeicher beschrieben. Bis auf das Dotierprofil ähnelt das fertige Verfahrenserzeugnis der in Zusammenhang mit 1(a) beschriebenen ersten Ausführungsvariante. In das vorbereitete Substrat p-sub mit der Halbleiterschicht (Wanne) p-well wird durch einen Lithographie- und nachfolgenden Ätzschritt eine Mesa geätzt. Hierdurch wird ein tieferer Halbleiterbereich 10 und ein in Substratnormalenrichtung höher gelegener höherer Halbleiterbereich 12 erzeugt. Der Abstand in Substratnormalenrichtung von dem Substrat p-sub zu der höheren Bereichsoberfläche 16 ist somit größer als der entsprechende Abstand zu der tieferen Bereichsoberfläche 14 (2(a)). Nachfolgend wird die Gateoxidschicht 26 durch Oxidierung der Halbleiterschicht erstellt und eine geeignete Trapping-Schicht 28, beispielsweise eine Siliziumnitridschicht, wird abgeschieden (ON- Schichterstellung; 2(b)). 2(c) zeigt das Zwischenstadium der Speicherzelle nach der Rückätzung des Schichtstapels, welcher aus der Trapping-Schicht 28 und der Gateoxidschicht 26 bestand. Die Rückätzung wird vorzugsweise als sogenannte Spacerätzung ausgeführt, so daß ein "Spacer-Rest" an der Mesakante zurückbleibt, welcher später die Trapping-Schichten 28 der Speichertransistoren ergibt (local trapping regions). Nachfolgend wird eine zweite Oxidschicht aufgebracht, welche die freiliegende Oberfläche der Trapping-Schichten 28 sowie des tieferen und des höheren Halbleiterbereichs 10, 12 bedeckt. Durch die zweite Oxidschicht wird die Steueroxidschicht 30 und die Gateoxidschicht 26 in einem Bereich gebildet, welche später an die Gateelektrode 32 angrenzen (2(d)).
  • Nachfolgend wird ein Lithographieschritt zur Definition der Gateelektrode 32 sowie eine selbstjustierende Spacerätzung der Poly-Silizium-Schicht 32 durchgeführt, um die spacerartig ausgebildeten Gateelektroden 32 zu erstellen (2(e)). Im Anschluß werden die Kontaktbereiche 22, 24 mittels Ionenimplantation gebildet. Optional kann eine LDD-Implantation mit entsprechender Lithographie oder alternativ eine Neigewinkel-Implantation unter 45° durchgeführt werden (nicht dargestellt). Die Herstellung der tieferen Kontaktbereiche 22, 24 sowie des höheren Kontaktbereichs 20 erfolgt durch HDD-Implantation und Silizidierung der Kontaktbereiche. In diesem Stadium ist die Vorrichtung in 2(f) dargestellt. Anschließend erfolgen herkömmliche Backend-CMOS-Prozesse, nämlich ein Passivierungsschritt mittels TEOS bzw. BPSG oder alternative ILD (2(g) sowie eine Kontaktlochätzung und Metallisierung zum elektrischen Kontaktieren der Kontaktbereiche (2(h)).
    • p-sub
    Substrat
    p-well
    Halbleiterschicht
    10
    tieferer Halbleiterbereich
    12
    höherer Halbleiterbereich
    14
    tiefere Bereichsoberfläche
    16
    höhere Bereichsoberfläche
    18
    Stufenseitenfläche
    20
    höherer Kontaktbereich (Sourcekontakt des
    Speichertransistors)
    22
    tieferer Kontaktbereich (Drainkontakt des
    Speichertransistors)
    24
    tieferer Kontaktbereich (Drainkontakt des
    Speichertransistors)
    26
    Gateoxidschicht
    28
    Trapping-Schicht
    28t
    tiefere Trapping-Schicht
    28h
    höhere Trapping-Schicht
    30
    Steueroxidschicht
    32
    Gateelektrode
    34
    Zwischenfläche

Claims (13)

  1. Halbleiterspeicher mit einer Vielzahl von Speicherzellen, wobei jede der Speicherzellen umfaßt: – eine auf einem Substrat (p-sub) angeordnete Halbleiterschicht (p-we11), deren Halbleiteroberfläche zumindest eine Stufe zwischen einem tieferen (10) und einem in Substratnormalenrichtung höheren (12) Halbleiterbereich aufweist; – zumindest einen in dem tieferen Halbleiterbereich (10) ausgebildeten leitfähig dotierten tieferen Kontaktbereich (22, 24) und einen in dem höheren Halbleiterbereich (12) ausgebildeten leitfähig dotierten höheren Kontaktbereich (20), – zumindest einen Kanalbereich, welcher sich in der Halbleiterschicht (p-well) zwischen dem tieferen (22, 24) und dem höheren Kontaktbereich (20) erstreckt; zumindest eine zum Einfangen und Abgeben von Ladungsträgern ausgelegte elektrisch isolierende Trapping-Schicht (28), welche an einer an den Kanalbereich angrenzenden Gateoxidschicht (26) angeordnet ist; und – zumindest eine Gateelektrode (32) zur Steuerung der elektrischen Leitfähigkeit des Kanalbereichs, wobei die Gateelektrode (32) bereichsweise an eine an der Trapping-Schicht (28) angeordnete Steueroxidschicht (30) und bereichsweise an die an dem Kanalbereich angeordnete Gateoxidschicht (26) angrenzt.
  2. Halbleiterspeicher nach Anspruch 1, wobei Bereichsoberflächen (14, 16) des tieferen (10) und des höheren (12) Halbleiterbereichs im wesentlichen parallel zu der Substratebene (p-sub) verlaufen.
  3. Halbleiterspeicher nach Anspruch 2, wobei die Bereichsoberfläche (16) des höheren Halbleiterbereichs (12) eine Oberfläche des höheren Kontaktbereichs (20) bildet.
  4. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, wobei jede der Speicherzellen eine Vielzahl der tieferen Kontaktbereiche (22, 24) und einen der höheren Kontaktbereiche (20) umfaßt und sich zwischen jedem der tieferen Kontaktbereiche (22, 24) und dem höheren Kontaktbereich (20) einer der Kanalbereiche erstreckt.
  5. Halbleiterspeicher nach Anspruch 4, wobei der höhere Halbleiterbereich (12) in einem parallel zur Substratebene (p-sub) verlaufenden Schnitt eine im wesentlichen rechteckige Gestalt mit vier Seitenkanten aufweist und jeder der Seitenkanten genau einer der tieferen Kontaktbereiche (22, 24) zugeordnet ist.
  6. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, wobei die Bereichsoberflächen (14, 16) des tieferen (10) und des höheren (12) Halbleiterbereichs durch eine Stufenseitenfläche (18) der Stufe verbunden sind, welche im wesentlichen senkrecht zu der Substratebene (p-sub) verläuft.
  7. Halbleiterspeicher nach Anspruch 6, wobei die Trapping-Schicht (28) durch die Gateoxidschicht (26) von der Stufenseitenfläche (18) und der Bereichsoberfläche (14) des tieferen Halbleiterbereichs (10) beabstandet ist.
  8. Halbleiterspeicher nach einem der Ansprüche 1 bis 5, wobei die Bereichsoberflächen (14, 16) des tieferen (10) und des höheren (12) Halbleiterbereichs durch eine tiefere Stufenseitenfläche (18t), eine höhere Stufenseitenfläche (18h) und eine sich zwischen den Stufenseitenflächen (18t, 18h) erstreckende Zwischenfläche (34) miteinander verbunden sind.
  9. Halbleiterspeicher nach Anspruch 8, wobei jedem der Kanalbereiche eine tiefere (28t) und eine höherere (28h) der Trapping-Schichten (28) zugeordnet ist, wobei die tiefere Trapping-Schicht (28t) durch die Gateoxidschicht (26) von der tieferen Stufenseitenfläche (18t) und der Bereichsoberfläche (14) des tieferen Halbleiterbereichs (10) und die höhere Trapping-Schicht (18h) durch die Gateoxidschicht (26) von der höheren Stufenseitenfläche (18h) und der Zwischenfläche (34) beabstandet ist.
  10. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, wobei sich der tiefere Kontaktbereich (22) bis an eine Stufenseitenfläche (18) der Stufe erstreckt.
  11. Halbleiterspeicher nach einem der vorangegangenen Ansprüche, wobei die Trapping-Schicht (28) aus Siliziumnitrid besteht.
  12. Verfahren zur Herstellung eines Halbleiterspeichers gemäß einem der vorangegangenen Ansprüche, wobei das Verfahren folgende Schritte umfaßt: – Bereitstellen des Substrats (p-sub), auf welchem die Halbleiterschicht (p-well) angeordnet ist; – Strukturieren der Halbleiterschicht (p-well) zur Ausbildung des tieferen (10) und des in Substratnormalenrichtung höheren (12) Halbleiterbereichs, zwischen welchen die Stufe angeordnet ist; – Ausbilden einer ersten Oxidschicht zumindest an einer Stufenseitenfläche (18) der Stufe und zumindest bereichsweise an einer Bereichsoberfläche (14) des tieferen Halbleiterbereichs (10); – Aufbringen einer Trapping-Schicht (28) auf die erste Oxidschicht; – Abtragen der Trapping-Schicht (28) und der ersten Oxidschicht bis auf einen an die Bereichsoberfläche (14) des tieferen Halbleiterbereichs (10) und an die Stufenseitenfläche (18) angrenzenden Schichtstapel; – Aufbringen einer zweiten Oxidschicht zumindest bereichsweise an die Bereichsoberfläche (14) des tieferen Halbleiterbereichs (10), die Trapping-Schicht (28) und die Stufenseitenfläche (18); – Aufbringen der Gateelektrode (32) auf die zweite Oxidschicht; und – zumindest bereichsweises Dotieren des tieferen (10) und des höheren (12) Halbleiterbereichs zur Bildung des tieferen (22, 24) und des höheren (20) Kontaktbereichs.
  13. Verfahren nach Anspruch 12, wobei der Schritt des Abtragens der Trapping-Schicht (28) und der ersten Oxidschicht mittels eines Spacerätzschritts erfolgt.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1577953A2 (de) * 2004-03-17 2005-09-21 Fujio Masuoka Halbleiterspeicheranordnung und Verfahren zur Herstellung

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7880232B2 (en) * 2006-11-01 2011-02-01 Micron Technology, Inc. Processes and apparatus having a semiconductor fin
US8866214B2 (en) * 2011-10-12 2014-10-21 International Business Machines Corporation Vertical transistor having an asymmetric gate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5414287A (en) * 1994-04-25 1995-05-09 United Microelectronics Corporation Process for high density split-gate memory cell for flash or EPROM
JPH07235649A (ja) * 1994-02-25 1995-09-05 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US6157060A (en) * 1996-01-05 2000-12-05 Siemens Aktiengesellschaft High density integrated semiconductor memory and method for producing the memory

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379255A (en) * 1992-12-14 1995-01-03 Texas Instruments Incorporated Three dimensional famos memory devices and methods of fabricating
JPH08162547A (ja) * 1994-11-30 1996-06-21 Toshiba Corp 半導体記憶装置
DE19600423C2 (de) * 1996-01-08 2001-07-05 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19631147C2 (de) * 1996-08-01 2001-08-09 Siemens Ag Nichtflüchtige Speicherzelle
US5780341A (en) 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6204529B1 (en) * 1999-08-27 2001-03-20 Hsing Lan Lung 8 bit per cell non-volatile semiconductor memory structure utilizing trench technology and dielectric floating gate
EP1341239B1 (de) * 2002-02-27 2015-04-01 Infineon Technologies AG Ladungsabfangtransistor
US6853587B2 (en) 2002-06-21 2005-02-08 Micron Technology, Inc. Vertical NROM having a storage density of 1 bit per 1F2

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07235649A (ja) * 1994-02-25 1995-09-05 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US5414287A (en) * 1994-04-25 1995-05-09 United Microelectronics Corporation Process for high density split-gate memory cell for flash or EPROM
US6157060A (en) * 1996-01-05 2000-12-05 Siemens Aktiengesellschaft High density integrated semiconductor memory and method for producing the memory

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1577953A2 (de) * 2004-03-17 2005-09-21 Fujio Masuoka Halbleiterspeicheranordnung und Verfahren zur Herstellung
EP1577953A3 (de) * 2004-03-17 2005-12-21 Fujio Masuoka Halbleiterspeicheranordnung und Verfahren zur Herstellung
US7304343B2 (en) 2004-03-17 2007-12-04 Fujio Masuoka Semiconductor memory device and manufacturing method for the same

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8181 Inventor (new situation)

Inventor name: SCHULZ, THOMAS, 81737 MUENCHEN, DE

Inventor name: HOFMANN, FRANZ, 80995 MUENCHEN, DE

Inventor name: SPECHT, MICHAEL, 80799 MUENCHEN, DE

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