EP1166356A1 - Halbleiter-festwertspeicheranordnung mit substratkontakt und polysilizium-überbrückungszelle - Google Patents

Halbleiter-festwertspeicheranordnung mit substratkontakt und polysilizium-überbrückungszelle

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Publication number
EP1166356A1
EP1166356A1 EP00920343A EP00920343A EP1166356A1 EP 1166356 A1 EP1166356 A1 EP 1166356A1 EP 00920343 A EP00920343 A EP 00920343A EP 00920343 A EP00920343 A EP 00920343A EP 1166356 A1 EP1166356 A1 EP 1166356A1
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EP
European Patent Office
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word lines
memory
polycrystalline silicon
cells
cell
Prior art date
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Withdrawn
Application number
EP00920343A
Other languages
English (en)
French (fr)
Inventor
Ekkart Martin
Martin Ostermayr
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Infineon Technologies AG
Original Assignee
Infineon Technologies AG
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Filing date
Publication date
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Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards

Definitions

  • the present invention relates to a semiconductor read-only memory arrangement with a semiconductor substrate, with a multiplicity of memory cells arranged in a memory cell array in the semiconductor substrate, each of which has a plurality of transistors, with word lines consisting of polycrystalline silicon and with word lines running parallel to and through the word lines Intermediate insulator-separated metal tracks, the word lines in their longitudinal direction being broken open after a first number of memory cells and refreshable via the metal tracks, and the semiconductor substrate can be supplied with reference potential via a substrate contact after a second number of memory cells.
  • ROMs diffusion read-only memories
  • contact ROMs Semiconductor read-only memory arrangements are known to exist with so-called diffusion read-only memories (ROMs) and so-called contact ROMs.
  • ROMs diffusion read-only memories
  • a diffusion is finally introduced in the entire memory cell array by customer-specific definition, while in the case of contact ROMs, the last step consists in attaching the respective contacts in accordance with the customer-specific definition. Diffusion involves the introduction of source zones and drain zones, while source contacts and drain contacts are created when the contacts are attached.
  • the individual memory cells or the MOS field-effect transistors except for source and drain diffusion or up to source and drain contacts are finished in a memory cell array.
  • the individual transistors are then provided with source and drain diffusion or with source and drain contacts in accordance with the memory content to be stored in the read-only memory arrangement.
  • On Transistor with diffusion (or contacts) means a logical "0", while a transistor without diffusion (or without contacts) is assigned a logical "1". In other words, if there is a transistor, this means a logic "0", while the absence of a transistor is associated with a logic "1" due to the absence of diffusion or contacts.
  • a substrate contact is attached, while the word line is broken open or refreshed after a second number of memory cells, for example nine memory cells.
  • the trough contact with the substrate contacts and the opening and refreshing of the word line thus do not take place in the memory cells of the memory cell array, but rather at regular intervals along the individual word lines. Additional intermediate cells are inevitably required for this: after each of the first number of memory cells, an intermediate cell is provided for a substrate contact for contacting the well, while after each second number of memory cells the word line is broken open and refreshed.
  • FIG. 3 shows a plan view of a conventional semiconductor read-only memory arrangement with memory cell arrays 1 to 3, each consisting of memory cells with 4 ⁇ 2 transistors. After every three memory cells (cf. an upper row 4 of these memory cells), there is an intermediate cell 5 with a substrate contact, via which reference potential Vss is applied to the well of the memory cell fields 1 to 3.
  • Word lines WL are broken and refreshed at intermediate cells 6 at intervals of nine memory cells: here, the polycrystalline silicon of the word lines is interrupted and in each case connected to the metal track guided thereon by the intermediate insulator located above.
  • FIG. 4 shows, on an enlarged scale, one of the intermediate cells 5: over a word line WL made of polycrystalline silicon - separated from it by an intermediate insulator -
  • a metal track 7 is arranged, which runs parallel to the polycrystalline silicon of the word line WL.
  • a metallization 8 is provided, which is also separated from the metallization 7 by an intermediate insulator.
  • reference potential Vss is supplied to the well of the memory cell fields via a substrate contact 9.
  • Fig. 5 shows an intermediate cell 6 with an interruption or a break 10 of the polycrystalline silicon
  • Word line WL a via 11 between the respective metal path 7 and the polycrystalline silicon of the word line WL underneath and a substrate contact 12.
  • This object is achieved according to the invention in a semiconductor read-only memory arrangement of the type mentioned at the outset in that two are perpendicular the polycrystalline silicon of the word lines is broken up in a first intermediate cell half and a substrate contact is set and the refreshment of the polycrystalline silicon is carried out in a second intermediate cell half and the first and the first in the two intermediate cell halves second intermediate cell halves are interchanged alternately.
  • the polycrystalline silicon is broken up in the intermediate cell half in the upper memory cell made of 4 x 2 transistors and the tub contact is made with the aid of a substrate contact, while likewise in the lower intermediate cell half for the lower memory cells x 2 transistors the word line is refreshed by bridging the metal path to the polycrystalline silicon through contacts made of tungsten.
  • This intermediate cell is used alternately, so that one of the two rows of the upper and the lower memory cells is interrupted once and refreshed once.
  • the design of the intermediate cells extending over two rows of the memory cells saves space in the order of 42 to 47%, since only one type of intermediate cell is required, which is used alternately with a mirror.
  • the use of only one type of intermediate cell also results in a simplified structure of the semiconductor read-only memory arrangement.
  • the semiconductor read-only memory arrangement according to the invention can easily be used with memory cells which have diffusion ROMs or contact ROMs. Furthermore, the tub is contacted at the same frequency as a breakup or a refresh of the polycrystalline silicon of the word lines.
  • the individual contacts for tub contacting that is to say the substrate contact
  • the through-contacts for refreshing are in a row perpendicular to the longitudinal direction of the word lines, so that the intermediate cell thus constructed takes up particularly little space.
  • the design of the semiconductor read-only memory arrangement is facilitated by the height of the intermediate cell, which extends over two memory cells, that is to say an "even-numbered" cell height of the intermediate cell, since this intermediate cell is pulled apart over two rows of memory cells.
  • FIG. 1 is a plan view of a semiconductor read-only memory device according to the invention.
  • FIG. 2 shows a plan view of an intermediate cell of the semiconductor read-only memory arrangement according to the invention in an enlarged illustration
  • Fig. 3 is a plan view of an existing semiconductor read-only memory device
  • 4 and 5 are plan views of enlarged intermediate cells of the existing semiconductor read-only memory arrangement.
  • FIGS. 3 to 5 have already been explained at the beginning. 1 and 2, the same reference numerals are used as in FIGS. 3 to 5 for corresponding components.
  • 1 shows word lines WL made of polycrystalline silicon, which - as in FIG. 3 in the existing semiconductor read-only memory arrangement - are separated from a metal track 7 by an intermediate insulator made of silicon dioxide and / or silicon nitride (not shown), each parallel to the polycrystalline one Silicon of the word line WL runs.
  • diffusion regions 13 are shown which extend parallel to the word lines WL made of polycrystalline silicon. Diffusions 15 for individual transistors Trl, Tr2 are conducted alternately below an upper or lower word line WL, so that the individual transistors Trl, Tr2 etc. have their gate in the upper or lower word line WL.
  • Such a read-only memory is especially freely programmable.
  • a memory cell composed of 4 ⁇ 2 transistors is formed here.
  • intermediate cells 16 are now arranged alternately mirrored: such an intermediate cell 16 has an opening 10 of the polycrystalline silicon of the word lines WL alternately mirrored: during this opening 10 in FIG. 1 in the upper row of the memory cells in the left intermediate cell 16 is present, it is arranged in the second row of memory cells in the right intermediate cell 16.
  • the substrate contacts 9 and the polysilicon contacts 11 for bridging the metal tracks 7 with the polycrystalline silicon of the word lines WL are alternately arranged in a mirrored manner.
  • the right memory cell 16 in FIG. 1 is rotated by 180 ° with respect to the left memory cell 16 in the same figure.
  • FIG. 2 shows an intermediate cell 16 in an enlarged representation with a metallization 8 for supplying the reference potential Vss to the substrate contact 9 and through-contacts 17 to the diffusion regions 13.

Landscapes

  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

Die Erfindung betrifft eine Halbleiter-Festwertspeicheranordnung, bei der für Substratkontakte (9) zur Wannenkontaktierung, Durchkontaktierungen (11) zwischen einer Metallbahn (7) und polykristallinem Silizium einer Wortleitung (WL) und Aufbruch (10) der Wortleitungen (WL) einheitliche Zwischenzellen (16) verwendet werden, die alternierend gespiegelt längs der Wortleitungen (WL) angeordnet sind.

Description

Beschreibung
Halbleiter-Festwertspeicheranordnung mit Substratkontakt und Polysilizium-Überbruckungszelle
Die vorliegende Erfindung betrifft eine Halbleiter-Festwertspeicheranordnung mit einem Halbleitersubstrat, mit einer Vielzahl von in einem Speicherzellenfeld im Halbleitersub- strat angeordneten Speicherzellen aus jeweils mehreren Tran- sistoren, mit aus polykristallinem Silizium bestehenden Wortleitungen und mit parallel zu den Wortleitungen verlaufenden und von diesen durch einen Zwischenisolator getrennten Metallbahnen, wobei die Wortleitungen in deren Längsrichtung jeweils nach einer ersten Anzahl von Speicherzellen aufgebro- chen und über die Metallbahnen auffrischbar sind und das Halbleitersubstrat jeweils nach einer zweiten Anzahl von Speicherzellen über einen Substratkontakt mit Bezugspotential beaufschlagbar ist.
Halbleiter-Festwertspeicheranordnungen gibt es bekanntlich mit sogenannten Diffusions-Festwertspeichern (ROMs) und sogenannten Kontakt-ROMs . Bei Diffusions-ROMs wird im gesamten Speicherzellenfeld durch kundenspezifische Festlegung zuletzt eine Diffusion eingebracht, während bei Kontakt-ROMs der letzte Schritt in der der kundenspezifischen Festlegung entsprechenden Anbringung der jeweiligen Kontakte besteht. Bei der Diffusion handelt es sich dabei um die Einbringung von Source-Zonen und Drain-Zonen, während bei der Anbringung der Kontakte Source-Kontakte und Drain-Kontakte erstellt werden.
Im einzelnen werden dabei in einem Speicherzellenfeld die einzelnen Speicherzellen bzw. der MOS-Feldeffekttransistoren bis auf Source- und Drain-Diffusion oder bis auf Source- und Drain-Kontakte fertiggestellt. Entsprechend dem in der Fest- ertspeicheranordnung abzuspeichernden Speicherinhalt werden sodann die einzelnen Transistoren mit Source- und Drain-Diffusion oder mit Source- und Drain-Kontakten versehen. Ein Transistor mit Diffusion (oder Kontakten) bedeutet dabei eine logische "0", während einem Transistor ohne Diffusion (bzw. ohne Kontakte) eine logische "1" zugeordnet ist. Mit anderen Worten, ist ein Transistor vorhanden, so bedeutet dies eine logische "0", während das Fehlen eines Transistors durch Nichtvorhandensein von Diffusion oder Kontakten einer logischen "1" zugeordnet ist.
Im Speicherzellenfeld einer solchen Halbleiter-Festwertspei- cheranordnung sind nun eine Wannenkontaktierung, ein sogenannter Aufbruch der Wortleitung und eine Metall-Polysili- zium-Überbrückung erforderlich. Bei der Wannenkontaktierung legt ein sogenannter Substratkontakt an die Wannenzone der Speicherzellen das Bezugspotential Vss, während ein Aufbruch der Wortleitung erfolgt, da das die Wortleitung bildende polykristalline Silizium aus Kapazitätsgründen bzw. nach den sogenannten "ESD-Regeln" nach bestimmten Längen unterbrochen werden muß. Außerdem ist es erforderlich, die dem polykristallinen Silizium der Wortleitungen aufgeprägten Signale ebenfalls nach einer bestimmten Länge aufzufrischen. Dies geschieht nun dadurch, daß nach einer technologie-abhängigen x- fachen, beispielsweise der 100-fachen Breite eines Transistors, über den eine Wortleitung geführt ist, deren polykristallines Silizium unterbrochen und die Wortleitung durch ei- ne Metall-Polysilizium-Überbrückung aufgefrischt wird. Für diese Metall-Polysilizium-Überbrückung läuft oberhalb des polykristallinen Siliziums der Wortleitung, von dieser durch einen Zwischenisolator aus beispielsweise Siliziumdioxid getrennt, eine Metallbahn aus beispielsweise Aluminium oder Kupfer. Zum Auffrischen eines durch das polykristalline Silizium der Wortleitung übertragenen Signals wird eine Verbindung zwischen der Metallbahn und dem polykristallinem Silizium hergestellt.
Wenn angenommen wird, daß beispielsweise acht Transistoren, die in zwei Reihen angeordnet sind, eine Speicherzelle bilden, dann wird nach einer ersten Anzahl von Speicherzellen, beispielsweise drei Speicherzellen, ein Substratkontakt angebracht, während ein Aufbruch der Wortleitung bzw. deren Auffrischung jeweils nach einer zweiten Anzahl von Speicherzellen, beispielsweise neun Speicherzellen, vorgenommen wird.
Die Wannenkontaktierung mit den Substratkontakten sowie Aufbruch und Auffrischung der Wortleitung erfolgen also nicht in den Speicherzellen des Speicherzellenfeldes, sondern vielmehr in regelmäßigen Abständen längs den einzelnen Wortleitungen. Hierzu sind zwangsläufig weitere Zwischenzellen erforderlich: nach jeweils der ersten Anzahl von Speicherzellen wird eine Zwischenzelle für einen Substratkontakt zur Wannenkontaktierung vorgesehen, während nach jeweils der zweiten Anzahl von Speicherzellen Aufbruch und Auffrischung der Wortleitung er- folgen.
Fig. 3 zeigt eine Draufsicht auf eine herkömmliche Halbleiter-Festwertspeicheranordnung mit Speicherzellenfeldern 1 bis 3, die jeweils aus Speicherzellen mit 4 x 2 Transistoren be- stehen. Nach jeweils drei Speicherzellen (vgl. hierzu eine obere Reihe 4 dieser Speicherzellen) liegt eine Zwischenzelle 5 mit einem Substratkontakt vor, über den Bezugspotential Vss an die Wanne der Speicherzellenfelder 1 bis 3 gelegt wird. In einem Abstand von jeweils neun Speicherzellen werden ein Auf- bruch und eine Auffrischung von Wortleitungen WL an Zwischenzellen 6 vorgenommen: hier ist das polykristalline Silizium der Wortleitungen unterbrochen und jeweils durch den darüber- liegenden Zwischenisolator mit der darauf geführten Metallbahn verbunden.
Bei der bestehenden Halbleiter-Festwertspeicheranordnung wird also relativ viel Platz für die Zwischenzellen benötigt, wie dies aus der Draufsicht der Fig. 3 zu ersehen ist.
Fig. 4 zeigt in einem vergrößerten Maßstab eine der Zwischenzellen 5: über einer Wortleitung WL aus polykristallinem Silizium ist - von dieser durch einen Zwischenisolator getrennt - eine Metallbahn 7 angeordnet, die parallel zu dem polykristallinen Silizium der Wortleitung WL verläuft. Wiederum oberhalb von dieser Metallbahn 7 ist eine Metallisierung 8 vorgesehen, die von der Metallisierung 7 ebenfalls durch ei- nen Zwischenisolator getrennt ist. Durch diese Metallisierung 8 wird Bezugspotential Vss über einen Substratkontakt 9 der Wanne der Speicherzellenfelder zugeführt.
Fig. 5 zeigt eine Zwischenzelle 6 mit einer Unterbrechung bzw. einem Aufbruch 10 des polykristallinen Siliziums der
Wortleitung WL, einer Durchkontaktierung 11 zwischen der jeweiligen Metallbahn 7 und dem polykristallinen Silizium der darunterliegenden Wortleitung WL und einem Substratkontakt 12.
Zusammenfassend ist also festzuhalten, daß bei bestehenden Halbleiter-Festwertspeicheranordnungen zwei unterschiedliche Zwischenzellen benötigt werden: die einen Zwischenzellen dienen zur Wannenkontaktierung, während in den anderen Zwischen- zellen Aufbruch, Auffrischung und Wannenkontaktierung des polykristallinen Siliziums der Wortleitungen vorgenommen wird. Dies erfordert insgesamt ein häufiges Auftreten beider Zwischenzellen, was notwendigerweise eine Verringerung der Anzahl der eigentlichen Speicherzellen zwischen den Zwischen- zellen nach sich zieht. Damit geht letztlich Speicherplatz in der Halbleiter-Festwertspeicheranordnung verloren, was einer weiteren Miniaturisierung von dieser entscheidend im Wege steht.
Es ist daher Aufgabe der vorliegenden Erfindung, eine Halbleiter-Festwertspeicheranordnung zu schaffen, die durch Einsatz von weniger Zwischenzellen für Substratkontakte, Aufbruch und Auffrischung weniger Platz benötigt und damit eine Vergrößerung der für die eigentlichen Speicherzellen zur Ver- fügung stehenden Fläche erlaubt. Diese Aufgabe wird bei einer Halbleiter-Festwertspeicheranordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß bei zwei senkrecht zur Längsrichtung der Wortleitung unmittelbar nebeneinanderliegenden und sich in Längsrichtung der Wortleitung periodisch wiederholenden Zwischenzellenhälften in einer ersten Zwischenzellenhälfte das polykristalline Silizium der Wortleitungen aufgebrochen und ein Substratkontakt gesetzt ist und in einer zweiten Zwischenzellenhälfte die Auffrischung des polykristallinen Siliziums erfolgt und in diesen nebeneinanderliegenden Zwischenzellenhälften die ersten und die zweiten Zwischenzellenhälften alternierend vertauscht sind.
Bei der Erfindung wird also anstelle von zwei Zwischenzellen nur lediglich eine Zwischenzelle aus zwei Zwischenzellenhälften benötigt, die alternierend gespiegelt eingesetzt sind.
Werden beispielsweise zwei übereinanderliegende Speicherzellen aus insgesamt 4 4 Transistoren betrachtet, so wird in der Zwischenzellenhälfte bei der oberen Speicherzelle aus 4 x 2 Transistoren das polykristalline Silizium aufgebrochen und die Wannenkontaktierung mit Hilfe eines Substratkontaktes vorgenommen, während in der unteren Zwischenzellenhälfte für die untere Speicherzellen aus ebenfalls x 2 Transistoren die Auffrischung der Wortleitung durch Überbrückung der Metallbahn zu dem polykristallinen Silizium durch Kontakte aus Wolfram erfolgt. Diese Zwischenzelle wird alternierend einge- setzt, so daß jeweils eine der beiden Reihen der oberen und der unteren Speicherzellen einmal unterbrochen und einmal aufgefrischt wird.
Durch die Gestaltung der sich über zwei Reihen der Speicher- zellen erstreckenden Zwischenzellen ist eine Platzersparnis in der Größenordnung von 42 bis 47 % möglich, da nur eine Art Zwischenzellen benötigt wird, die alternierend gespiegelt eingesetzt wird. Durch die Verwendung von nur einer Art von Zwischenzellen ergibt sich überdies ein vereinfachter Aufbau der Halbleiter-Festwertspeicheranordnung. Die erfindungsgemäße Halbleiter-Festwertspeicheranordnung ist ohne weiteres mit Speicherzellen verwendbar, die Diffusions- ROMs oder Kontakt-ROMs aufweisen. Weiterhin erfolgt bei ihr eine Wannenkontaktierung in gleicher Häufigkeit wie ein Auf- bruch bzw. eine Auffrischung des polykristallinen Siliziums der Wortleitungen. Von besonderem Vorteil ist aber, daß die einzelnen Kontakte für Wannenkontaktierung, also der Substratkontakt, sowie die Durchkontaktierungen für Auffrischung in einer Reihe senkrecht zu der Längsrichtung der Wortleitun- gen liegen, so daß die so aufgebaute Zwischenzelle besonders wenig Platz erfordert. Durch die sich über zwei Speicherzellen erstreckende Höhe der Zwischenzelle, also insgesamt eine "geradzahlige" Zellenhöhe der Zwischenzelle wird das Design der Halbleiter-Festwertspeicheranordnung erleichtert, da die- se Zwischenzelle über zwei Reihen von Speicherzellen auseinandergezogen ist.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:
Fig. 1 eine Draufsicht auf eine erfindungsgemäße Halbleiter-Festwertspeicheranordnung,
Fig. 2 eine Draufsicht auf eine Zwischenzelle der erfin- dungsgemäßen Halbleiter-Festwertspeicheranordnung in vergrößerter Darstellung,
Fig. 3 eine Draufsicht auf eine bestehende Halbleiter- Festwertspeicheranordnung und
Fig. 4 und 5 Draufsichten auf vergrößerte Zwischenzellen der bestehenden Halbleiter-Festwertspeicheranordnung.
Die Fig. 3 bis 5 sind bereits eingangs erläutert worden. In den Fig. 1 und 2 werden für einander entsprechende Bauteile die gleichen Bezugszeichen wie in den Fig. 3 bis 5 verwendet. Fig. 1 zeigt Wortleitungen WL aus polykristallinem Silizium, die - wie in Fig. 3 bei der bestehenden Halbleiter-Festwertspeicheranordnung - durch einen nicht gezeigten Zwischeniso- lator aus Siliziumdioxid und/oder Siliziumnitrid von einer Metallbahn 7 getrennt sind, die jeweils parallel zu dem polykristallinen Silizium der Wortleitung WL verläuft. Außerdem sind Diffusionsgebiete 13 dargestellt, die sich parallel zu den Wortleitungen WL aus polykristallinem Silizium erstrek- ken. Diffusionen 15 für einzelne Transistoren Trl, Tr2 sind abwechselnd unterhalb einer oberen bzw. unteren Wortleitung WL geführt, so daß die einzelnen Transistoren Trl, Tr2 usw. ihr Gate in der oberen bzw. unteren Wortleitung WL haben. Speziell ein derartiger Festwertspeicher ist frei program- mierbar.
Wie in Fig. 3 wird hier eine Speicherzelle aus 4 x 2 Transistoren gebildet.
Bei der erfindungsgemäßen Halbleiter-Festwertspeicheranordnung sind nun Zwischenzellen 16 alternierend gespiegelt angeordnet: eine solche Zwischenzelle 16 weist einen Aufbruch 10 des polykristallinen Siliziums der Wortleitungen WL alternierend gespiegelt auf: während dieser Aufbruch 10 in Fig. 1 in der oberen Reihe der Speicherzellen in der linken Zwischenzelle 16 vorliegt, ist er in der zweiten Reihe von Speicherzellen in der rechten Zwischenzelle 16 angeordnet. In gleicher Weise sind auch die Substratkontakte 9 sowie die Polysi- liziumkontakte 11 zur Überbrückung der Metallbahnen 7 mit dem polykristallinen Silizium der Wortleitungen WL alternierend gespiegelt angeordnet. Mit anderen Worten, die in Fig. 1 rechte Speicherzelle 16 ist in bezug auf die in der gleichen Figur linke Speicherzelle 16 um 180° gedreht.
Auf diese Weise wird erreicht, daß mit nur einem Typ von Zwischenzellen 16, der alternierend gespiegelt eingesetzt wird, bei zuverlässiger Wannenkontaktierung durch die Substratkon- takte 9, Aufbruch 10 des polykristallinen Siliziums der Wortleitungen WL und Auffrischung des polykristallinen Siliziums der Wortleitungen WL von den Metallbahnen 7 über die Durch- kontaktierungen 11 ein minimaler Platzbedarf für diese Zwischenzellen 16 benötigt wird. Mit anderen Worten, die Erfindung ermöglicht eine Platzeinsparung in der Größenordnung von 42 bis 47 % bei einem vereinfachten Makroaufbau, so daß insgesamt auf der gleichen Fläche erheblich mehr Speicherzellen als beim Stand der Technik untergebracht werden können.
Fig. 2 zeigt eine Zwischenzelle 16 in vergrößerter Darstellung mit einer Metallisierung 8 zur Zuführung des Bezugspo- tentials Vss zu dem Substratkontakt 9 und Durchkontaktierun- gen 17 zu den Diffusionsgebieten 13.

Claims

Patentansprüche
1. Halbleiter-Festwertspeicheranordnung mit einem Halbleitersubstrat, mit einer Vielzahl von in einem Speicherzel- lenfeld im Halbleitersubstrat angeordneten Speicherzellen aus jeweils mehreren Transistoren (Trl, Tr2, ...), mit aus polykristallinen Silizium bestehenden Wortleitungen (WL) und mit parallel zu den Wortleitungen (WL) verlaufenden und von diesen durch einen Zwischenisolator ge- trennten Metallbahnen (7) , wobei die Wortleitungen (WL) in deren Längsrichtung jeweils nach einer ersten Anzahl von Speicherzellen aufgebrochen (vgl. 10) und über die Metallbahnen (7) auffrischbar (vgl. 11) sind und das Halbleitersubstrat jeweils nach einer zweiten Anzahl von Speicherzellen über einen Substratkontakt (9) mit Bezugspotential (Vss) beaufschlagbar ist, d a d u r c h g e k e n n z e i c h n e t , daß
- bei zwei senkrecht zur Längsrichtung der Wortleitungen
(WL) unmittelbar nebeneinanderliegenden und sich in Längsrichtung der Wortleitungen (WL) periodisch wiederholenden Zwischenzellenhälften (16) in einer ersten Zwischenzellenhälfte das polykristalline Silizium der Wortleitungen (WL) aufgebrochen (vgl. 10) und ein Substratkontakt (9) gesetzt ist und in einer zweiten Zwi- schenzellenhälfte die Auffrischung (vgl. 11) des polykristallinen Siliziums der Wortleitungen (WL) erfolgt und
- in diesen nebeneinanderliegenden Zwischenzellenhälften die ersten und die zweiten Zwischenzellenhälften alter- nierend vertauscht sind.
2. Halbleiter-Festwertspeicheranordnung nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die Speicherzellen Diffusions- oder Kontakt-Fest- ertspeicher enthalten.
3. Halbleiter-Festwertspeicheranordnung nach Anspruch 1 oder
2, d a d u r c h g e k e n n z e i c h n e t , daß die Substratkontakte (9) in gleicher Anzahl wie Aufbruch (10) und Auffrischung (11) des polykristallinen Siliziums der Wortleitungen (WL) vorliegen.
4. Halbleiter-Festwertspeicheranordnung nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , daß die Auffrischung des polykristallinen Siliziums der Wortleitungen (WL) über Durchkontaktierungen (11) von der Metallbahn (7) zu dem polykristallinen Silizium erfolgt.
5. Halbleiter-Festwertspeicheranordnung nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , daß sämtliche Kontakte der Zwischenzellen (16) in einer Reihe senkrecht zu der Längsrichtung der Wortleitungen (WL) an- geordnet sind.
EP00920343A 1999-03-09 2000-03-01 Halbleiter-festwertspeicheranordnung mit substratkontakt und polysilizium-überbrückungszelle Withdrawn EP1166356A1 (de)

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EP (1) EP1166356A1 (de)
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