EP1062651A1 - Procede d'affichage de donnees sur afficheur matriciel avec ordre de balayage alterne en groupes adjacentes de colomnes - Google Patents

Procede d'affichage de donnees sur afficheur matriciel avec ordre de balayage alterne en groupes adjacentes de colomnes

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EP1062651A1
EP1062651A1 EP99907671A EP99907671A EP1062651A1 EP 1062651 A1 EP1062651 A1 EP 1062651A1 EP 99907671 A EP99907671 A EP 99907671A EP 99907671 A EP99907671 A EP 99907671A EP 1062651 A1 EP1062651 A1 EP 1062651A1
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Bruno Mourey
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Thales Avionics LCD SA
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Thomson-LCD
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Definitions

  • the present invention relates to a method for displaying data on a matrix display, more particularly a matrix display consisting of N data lines and M selection lines at the intersections of which are located image points or pixels, in which the N lines of data are grouped into P blocks of N 'data lines each.
  • liquid crystal screens used in direct vision or projection. These screens are, in general, composed of a first substrate comprising selection lines, referenced below lines, and data lines, referenced below columns, at the intersections of which the image points are located and of a second substrate comprising a counter electrode, the liquid crystals being inserted between the two substrates.
  • the image points consist in particular of pixel electrodes connected through switching circuits, such as transistors, to the selection lines and to the data lines.
  • the selection lines and the data lines are respectively connected to peripheral control circuits generally called "drivers" (in English).
  • the line drivers scan the lines one after the other and close the switching circuits, that is to say pass the transistors of each line.
  • the column drivers apply information to each line of data, namely, charge the electrodes of the selected pixels and modify the optical properties of the liquid crystal included between these electrodes and the counter-electrode, thus allowing the formation of images on the screen.
  • each column is connected by its own connection line to the screen column drivers.
  • Each block consists of transistors 3, one of the electrodes of which is connected to a column and the other electrode of which is connected to the same electrode of the other transistors of the block, all of these electrodes being connected to a video input referenced DB1 for the first block, DB2 for the second block, DBP for the last block.
  • the gates of the transistors 3 each receive a demultiplexing signal DW1, DW2, DW3 ... DW9.
  • Each block has the same structure.
  • FIG. 2 The timing diagrams of the voltages recorded on the successive columns of the same block 1 receiving a video signal DB1 to DBP are shown in FIG. 2. It was assumed for the plotting of these timing diagrams, that the DC and AC voltage errors introduced by the column - line - column coupling (referenced 2 in FIGURE 1), the origin of which was described in French patent n ° 96 00259 filed on January 11, 1996, are perfectly corrected by the compensation circuit presented in this same patent .
  • Each chronogram represents a time-line of a given column (1 to 9) of a block connected for example to DB1. In the case of a line time of 32 ⁇ s, the decomposition of the signals can be done as follows: 1. Preload of all columns of the 4 ⁇ s matrix
  • the present invention aims to provide a method of displaying data on a matrix display which overcomes this drawback.
  • the scanning from 1 to N ′ and then from N ′ to 1 is carried out every other selection line.
  • the scanning from 1 to N 'then from N' to 1 is carried out on
  • the present invention also relates to a circuit for implementing the above method.
  • This circuit consists of at least one programmable logic circuit associated with a line counter determining the reversal of the scanning direction.
  • FIGURE 1 already described is a schematic representation of a matrix display in which the columns are grouped by blocks, which will be used for the implementation of the present invention.
  • FIGURE 2 already described, represents the chronograms, on a time-line, of the odd columns of a DB block made up of 9 columns, and
  • FIGURE 3 is a schematic representation of a circuit used to implement the present invention.
  • the method according to the present invention applies mainly to a matrix display of the type of that shown in FIGURE 1.
  • This display is made up of N data lines or columns and M selection lines at the intersections of which the image points are located. or pixels not shown.
  • the N columns are grouped into P blocks 1 of N 'columns each.
  • P blocks 1 of N 'columns each.
  • FIGURE 1 a block of 9 columns is shown.
  • the column control circuit will comprise 80 blocks of 9 adjacent columns and will operate with a sampling frequency of approximately 500 kHz.
  • each block 1 receives in parallel one of the P or 80 data signals which is demultiplexed by the signals DW1 to DW9 on the N 'or 9 columns of a block.
  • each block 1 is successively scanned from line C1 to C9 by applying sampling pulses DW1 to DW9, and signals such as shown in FIGURE are obtained on each column C1 to C9 2.
  • each block is scanned starting from column C9 to column C1 by applying sampling pulses from DW9 to DW1 so as to reduce the DC error as explained in the introduction with reference in FIGURE 2.
  • the inversion of the scanning is carried out by reversing the arrival of the sampling pulses each two lines among four lines according to the following table: line frame 1 frame 2 frame 3
  • the present invention also relates to a circuit making it possible to implement this method.
  • This circuit consists of at least one programmable logic circuit associated with a line counter determining the reversal of the scanning direction.
  • FIG. 3 An example of a circuit making it possible to generate the scanning of each block receiving the demultiplexing signals DW1 to DWN 'from 1 to N' then from N 'to 1 every 2 lines is represented in FIG. 3.
  • the signal referenced Preset at the output of the line counter 11 controlled by the line clock CL is sent respectively to a modulo counter N '15 and to a DW counter 16.
  • the DW 16 counter is controlled by the DW DWC clock and operates as follows:
  • Preset 0
  • the words are transferred in the normal order. If Preset ⁇ 0 Words are transferred in reverse order.
  • This information at the output of the counter DW is sent to a level shift circuit 17 and returned to the modulo counter N '18.

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Abstract

La présente invention concerne un procédé d'affichage de données sur un afficheur matriciel constitué par N lignes de données (C1, C2, C3, ...) et P lignes de sélection (L1, L2, L3, L4 ...) aux intersections desquelles sont situés les points-images ou pixels (2). Les N lignes de données sont regroupées en P blocs (1) de N' lignes (1 à Cg) avec N = P x N', chaque bloc (1) reçoit en parallèle un des P' signaux de données (DB1, ...) qui est demultiplexé (DW1, DW2, DW3, .... DW9) sur les N' lignes dudit bloc. Le balayage des N' lignes de données d'un bloc est réalisé de 1 à N' ou de N' à 1, alternativement selon les lignes de sélection. Application aux afficheurs matriciels tels que les écrans LCD.

Description

PROCEDE D'AFFICHAGE DE DONNEES SUR AFFICHEUR MATRICIEL AVEC ORDRE DE BALAYAGE ALTERNE EN GROUPES ADJACENTS DE COLONNES
La présente invention concerne un procédé d'affichage de données sur un afficheur matriciel, plus particulièrement un afficheur matriciel constitué par N lignes de données et M lignes de sélection aux intersections desquelles sont situés des points-image ou pixels, dans lequel les N lignes de données sont regroupées en P blocs de N' lignes de données chacun.
Parmi les afficheurs matriciels, on connaît notamment les écrans à cristaux liquides utilisés en vision directe ou en projection. Ces écrans sont, en général, composés d'un premier substrat comportant des lignes de sélection, référencées ci-après lignes, et des lignes de données, référencées ci-après colonnes, aux intersections desquelles sont situés les points-image et d'un deuxième substrat comportant une contre-électrode, les cristaux liquides étant insérés entre les deux substrats. Les points-image sont constitués notamment par des électrodes de pixels connectées au travers de circuits de commutation, tels que des transistors, aux lignes de sélection et aux lignes de données. Les lignes de sélection et les lignes de données sont respectivement connectées à des circuits de commande périphériques généralement appelés « drivers » (en langue anglaise). Les drivers-lignes balayent les lignes les unes après les autres et ferment les circuits de commutation, c'est-à-dire rendent passants les transistors de chaque ligne. D'autre part, les drivers-colonnes appliquent sur chaque ligne de données une information, à savoir chargent les électrodes des pixels sélectionnés et modifient les propriétés optiques du cristal liquide compris entre ces électrodes et la contre-électrode, permettant ainsi la formation d'images sur l'écran. Lorsque l'afficheur matriciel comporte un nombre de lignes et de colonnes limité, chaque colonne est connectée par sa propre ligne de connexion aux drivers-colonnes de l'écran.
Dans le cas d'écran de définition importante, le principe du multiplexage est utilisé entre les sorties du driver-colonnes et les colonnes de l'écran de manière à réduire le nombre de pistes en entrée de la cellule. Ainsi, dans la demande de brevet française n° 96 00259 déposée le 11 janvier 1996 au nom de la demanderesse, on a décrit un circuit de commande-colonnes d'un afficheur matriciel tel que représenté sur la FIGURE 1. Dans ce cas, les colonnes sont regroupées en P blocs 1 de N' colonnes, à savoir 9 colonnes C1 , C2, C3... C9 dans le mode de réalisation représenté. Chaque bloc est constitué de transistors 3 dont une des électrodes est reliée à une colonne et dont l'autre électrode est connectée à la même électrode des autres transistors du bloc, l'ensemble de ces électrodes étant connecté à une entrée vidéo référencée DB1 pour le premier bloc, DB2 pour le second bloc, DBP pour le dernier bloc. Les grilles des transistors 3 reçoivent chacune un signal de demultiplexage DW1 , DW2, DW3... DW9. Chaque bloc présente la même structure.
Les chronogrammes des tensions relevées sur les colonnes successives d'un même bloc 1 recevant un signal vidéo DB1 à DBP sont représentés sur la figure 2. II a été supposé pour le tracé de ces chronogrammes, que les erreurs de tensions DC et AC introduites par le couplage colonne - ligne - colonne (référencé 2 sur la FIGURE 1), dont l'origine a été décrite dans le brevet français n° 96 00259 déposé le 11 janvier 1996, sont parfaitement corrigées par le circuit de compensation présenté dans ce même brevet. Chaque chronogramme représente un temps-ligne d'une colonne donnée (1 à 9) d'un bloc connecté par exemple à DB1. Dans le cas d'un temps-ligne de 32μs, la décomposition des signaux peut se faire comme suit : 1. Précharge de toutes les colonnes de la matrice 4μs
2. Stabilisation de la précharge 0,5μs
3. Echantillonnage de la vidéo sur les 9 colonnes du bloc DB 9 x 2μs
4. Egalisation entre colonne et pixel 7,5μs 5. Désélection de la ligne 2μs.
Ces diagrammes montrent que la tension des colonnes et donc la tension RMS aux bornes de la cellule à cπstal liquide, dont les électrodes sont respectivement la colonne et l'électrode CE en vis-à-vis, évolue selon l'ordre d'échantillonnage des colonnes d'un bloc connecté à DBP. Or, comme la constante diélectrique du cristal liquide varie en fonction de la tension appliquée à ses bornes, les colonnes d'un même bloc recevant un signal DBi ne présentent donc pas la même capacité de charge. Par conséquent,, le couplage entre les grHIes des transistors d'échantillonnage et les colonnes d'un même bloc recevant le signal DBi augmente en fonction de l'ordre d'échantillonnage des colonnes ce qui introduit une erreur DC de plusieurs dizaines de mV entre la première colonne échantillonnée dans le bloc recevant le signal DBi et la dernière.
La présente invention a pour but de proposer un procédé d'affichage de données sur un afficheur matriciel qui permet de remédier à cet inconvénient.
En conséquence, la présente invention a pour objet un procédé d'affichage de données sur un afficheur matriciel constitué par N lignes de données et M lignes de sélection aux intersections desquelles sont situés les points-image ou pixels, dans lequel les N lignes de données sont regroupées en P blocs de N' lignes de données chacun (N = P x N'), chaque bloc recevant en parallèle un des P signaux de données qui est démultiplexé sur les N' lignes dudit bloc, caractérisé en ce que, alternativement selon les lignes de sélection, le balayage des N' lignes de données d'un bloc est réalisé de 1 à N' ou de N' à 1.
Selon un mode de réalisation de la présente invention, le balayage de 1 à N' puis de N' à 1 est réalisé une ligne de sélection sur deux. Selon un autre mode de réalisation qui permet d'obtenir le même niveau continu sur toutes les colonnes, le balayage de 1 à N' puis de N' à 1 est réalisé sur
4 lignes de sélection successives, le balayage étant réalisé dans un premier sens pendant 2 lignes de sélection successives et dans un second sens pendant les 2 autres lignes de sélection suivantes. La présente invention concerne aussi un circuit pour la mise en oeuvre du procédé ci-dessus. Ce circuit est constitué par au moins un circuit logique programmable associé à un compteur-lignes déterminant l'inversion du sens de balayage.
D'autres caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description faite ci-après, cette description étant faite avec référence aux dessins ci-annexés dans lesquels :
- La FIGURE 1 déjà décrite est une représentation schématique d'un afficheur matriciel dans lequel les colonnes sont regroupées par blocs, qui sera utilisé pour la mise en oeuvre de la présente invention. - La FIGURE 2, déjà décrite, représente les chronogrammes, sur un temps-ligne, des colonnes impaires d'un bloc DB constitué de 9 colonnes, et
- La FIGURE 3 est une représentation schématique d'un circuit utilisé pour mettre en oeuvre la présente invention..
Pour simplifier la description ci-après, sur les figures les mêmes éléments portent les mêmes références. Le procédé conforme à la présente invention s'applique principalement à un afficheur matriciel du type de celui représenté sur la FIGURE 1. Cet afficheur est constitué par N lignes de données ou colonnes et M lignes de sélection aux intersections desquelles sont situés les points-image ou pixels non représentés. Les N colonnes sont regroupées en P blocs 1 de N' colonnes chacun. A titre d'exemple, sur la FIGURE 1 , on a représenté un bloc de 9 colonnes. Le plus souvent pour un écran utilisé pour un affichage vidéo, le circuit de commande colonnes comportera 80 blocs de 9 colonnes adjacentes et fonctionnera avec une fréquence d'échantillonnage d'environ 500 kHz. Comme représenté sur la FIGURE 1 , chaque bloc 1 reçoit en parallèle un des P ou 80 signaux de données qui est démultiplexé par les signaux DW1 à DW9 sur les N' ou 9 colonnes d'un bloc. Conformément à la présente invention, pour éviter l'erreur DC entre les colonnes d'un même bloc due au couplage entre la grille du transistor d'échantillonnage et la colonne, erreur qui évolue en fonction de l'ordre d'échantillonnage des colonnes, pour la ligne de sélection L1 , chaque bloc 1 est balayé successivement de la ligne C1 à C9 en appliquant des impulsions d'échantillonnage DW1 à DW9, et l'on obtient sur chaque colonne C1 à C9, des signaux tels que représentés sur la FIGURE 2. Puis pour la ligne L2 suivante, chaque bloc est balayé en commençant de la colonne C9 vers la colonne C1 en appliquant des impulsions d'échantillonnage de DW9 à DW1 de manière à réduire l'erreur DC comme expliqué dans l'introduction avec référence à la FIGURE 2.
Selon une variante de réalisation du procédé qui permet d'obtenir le même niveau continu sur toutes les colonnes, l'inversion du balayage est réalisée en inversant l'arrivée des impulsions d'échantillonnage chaque deux lignes parmi quatre lignes selon le tableau suivant : ligne trame 1 trame 2 trame 3
1 DW1 à 9 DW1 à 9 DW1 à 9
2 DW1 à 9 DW1 à 9 DW1 à 9
3 DW9à1 DW9à1 DW9à1
4 DW9à1 DW9à1 DW9à1
5 DW1 à 9 DW1 à 9 DW1 à 9
6 DW1 à 9 DW1 à 9 DW1 à 9
A noter dans le tableau précédent, que contrairement aux données vidéos qui sont inversées sur les points-image d'une trame à l'autre afin d'éviter le marquage de la cellule, la direction de balayage des signaux DWj est conservée d'une trame à l'autre pour une ligne de sélection donnée afin d'éviter l'erreur AC qui en découlerait.
La présente invention concerne aussi un circuit permettant de mettre en oeuvre ce procédé. Ce circuit est constitué par au moins un circuit logique programmable associé à un compteur-lignes déterminant l'inversion du sens de balayage.
Un exemple de circuit permettant de générer le balayage de chaque bloc recevant les signaux de demultiplexage DW1 à DWN' de 1 à N' puis de N' à 1 toutes les 2 lignes est représenté sur la figure 3. La base de ce circuit repose sur un circuit logique programmable EPLD 10 qui gouverne l'ordre d'envoi des données vidéo (DB) sur la cellule et le sens de balayage des signaux DW (j = 1 à N') dans un bloc recevant un signal DB (i = 1 à P) donné selon le bit de poids 2 de l'adresse en sortie du compteur-lignes (11) dans le cas de l'exemple représenté ; c'est-à-dire : - si le bit de poids 2 en sortie du compteur-lignes (11) vaut 0 (xxxxxxOO ou xxxxxxOI), les mots DWj' sont lus de 1 à N' et les P données vidéos, stockées dans la mémoire ligne 13, sont transférées à un circuit de commande D/A 14, à savoir un convertisseur numérique/analogique en amont de la cellule suivant l'ordre des DWs selon le tableau ci-dessous :
DW DB numéro de colonne
1 k N' x (k-1) + 1 avec k entier et 1 < k < P avec k entier et 1 < k < P
2 k N' x (k-1) + 2 avec k entier et 1 < k ≤ P avec k entier et 1 < k < P
NT k N' x (k-1) + N' avec k entier et 1 < k < P avec k entier et 1 ≤ k ≤ P
- sinon les mots DWj sont lus de N' à 1 et les P données vidéo sont transférées au circuit de commande D/A 14 selon l'ordre indiqué dans le tableau qui suit :
DW DB numéro de colonne
N' k N' x (k-1) + N' avec k entier et 1 < k < P avec k entier et 1 < k < P
2 k N' x (k-1) + 2 avec k entier et 1 < k ≤ P avec k entier et 1 < k < P
1 k N' x (k-1) + 1 avec k entier et 1 < k < P avec k entier et 1 < k < P De manière plus détaillée, le signal référencé Preset en sortie du compteur-lignes 11 commandé par l'horloge-ligne CL est envoyé respectivement sur un compteur modulo N' 15 et sur un compteur DW 16. Le compteur modulo N' 15 est commandé par l'horloge de données CD et fonctionne de telle sorte que : Si Preset = 0 On transfère les données vidéo telles qu'elles.
Si Preset ≠ 0 On transfère N' + 1 - les données vidéo.
De même, le compteur DW 16 est commandé par l'horloge des DW DWC et fonctionne de la manière suivante :
Si Preset = 0 Les mots sont transférés dans l'ordre normal. Si Preset ≠ 0 Les mots sont transférés dans l'ordre inverse.
Cette information en sortie du compteur DW est envoyée sur un circuit de décalage de niveau 17 et renvoyée sur le compteur modulo N' 18.
II est évident pour l'homme de l'art qu'il s'agit uniquement d'un mode de réalisation particulier qui peut être modifié sans sortir des revendications.

Claims

REVENDICATIONS
1. Procédé d'affichage de données sur un afficheur matriciel constitué par N lignes de données et P lignes de sélection aux intersections desquelles sont situés les points-images ou pixels, dans lequel les N lignes de données sont regroupées en P' blocs de N' lignes de données chacun (N = P x N'), chaque bloc recevant en parallèle un des P' signaux de données qui est démultiplexé sur les N' lignes dudit bloc, caractérisé en ce que, alternativement selon les lignes de sélection, le balayage des N' lignes de données d'un bloc est réalisé de 1 à N' ou de N' à
2. Procédé selon la revendication 1 , caractérisé en ce que le balayage de 1 à N' puis de N' à 1 est réalisé une ligne de sélection sur deux.
3. Procédé selon la revendication 1 , caractérisé en ce que le balayage de 1 à N' puis de N' à 1 est réalisé sur quatre lignes de sélection successives, le balayage étant réalisé dans un premier sens pendant deux lignes de sélection successives et dans un second sens pendant les deux autres lignes de sélection suivantes.
4. Circuit pour la mise en oeuvre du procédé selon l'une quelconque des revendications 1 à 3, caractérisé en ce qu'il est constitué par au moins un circuit logique programmable associé à un compteur ligne déterminant l'inversion du sens de balayage.
EP99907671A 1998-03-10 1999-03-09 Procede d'affichage de donnees sur afficheur matriciel avec ordre de balayage alterne en groupes adjacentes de colomnes Expired - Lifetime EP1062651B1 (fr)

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FR9802919 1998-03-10
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KR (1) KR100587433B1 (fr)
DE (1) DE69902015T2 (fr)
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