JP2002507007A - 隣接した列のグループ内を交互走査制御されるマトリクスディスプレイスクリーンへの表示方法 - Google Patents

隣接した列のグループ内を交互走査制御されるマトリクスディスプレイスクリーンへの表示方法

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Abstract

(57)【要約】 本発明は、Ｎ本のデータライン（Ｃ１、Ｃ２、Ｃ３・・・）とＭ本の選択ライン（Ｌ１、Ｌ２、Ｌ３・・・）を有し、上記ラインの交差点に画像点又は画素（２）が配置されるマトリクスディスプレイにデータを表示する処理方法に係る。Ｎ本のデータラインはＮ’本のライン（１乃至Ｃｇ）をそれぞれ有するＰ個のブロック（１）に分類され、つまりＮ＝Ｐ×Ｎ’である。各ブロック（１）は、Ｎ’本のラインにデマルチプレクスされる（ＤＷ１、ＤＥ２、ＤＷ３、・・・ＤＷ９）Ｐ’個のデータ信号（ＤＢ１、・・・）のうち一つを並列して受信する。ブロックのＮ’本のデータラインの走査は、１番目からＮ’番目又はＮ’番目から１番目に、選択ラインに従って交互に行なわれる。本発明は、ＬＣＤスクリーンなどのマトリクスディスプレイに適用される。

Description

【発明の詳細な説明】
【０００１】 本発明は、マトリクスディスプレイにデータを表示する処理方法に係り、特に
Ｎ本のデータラインとＭ本の選択ラインを有し、それらの交差点に画像点又は画
素が配置され、上記Ｎ本のデータラインはＮ’本のデータラインをそれぞれ有す
るＰ個のブロックに分類されることに係る。
【０００２】 マトリクスディスプレイのうち、直視モード又は投射モードで使用される液晶
スクリーンが特に公知である。一般的にこれらのスクリーンは、以下に基準ライ
ンと呼ぶ選択ラインと、以下に基準列と呼ぶデータラインを有し、上記ラインの
交差点に画像点又は画素が配置される第１基板と、バック電極を含む第２基板か
ら構成され、上記２つの基板の間に液晶が挿入される。画像点は特に、トランジ
スタのような切替え回路を介して選択ライン及びデータラインに接続される画素
電極から構成される。選択ライン及びデータラインは、一般的に「駆動器」と呼
ばれる周辺の制御回路にそれぞれ接続される。ライン駆動器は、ラインを次々と
走査して切替え回路と接続する。つまり、各ラインのトランジスタをオンにする
。一方、列駆動器は、各データラインにキューを与える。つまり、列駆動器は選
択された画素の電極を充電し、更に上記電極とバック電極の間に置かれる液晶の
光学特性を変更する。従ってスクリーン上に画像が形成される。
【０００３】 マトリクスディスプレイが限られた本数のラインと列を有する場合、各列はス
クリーンの列起動器に、列自体の接続ラインによって接続される。
【０００４】 高品位スクリーンの場合、列駆動器の出力とスクリーン列の間でマルチプレク
シングの原理が使用されて、セルの入力のトラックの個数を減少させる。本発明
の出願人によって、１９９６年１月１１日に出願された仏国特許出願第９６００
２５９号には、図１に示されるようなマトリクスディスプレイの列制御回路が開
示される。この場合、列は、Ｎ’本の列、この実施例では９本の列Ｃ１乃至Ｃ９
を有するＰ個のブロック１に分けられる。各ブロックはトランジスタ３を含み、
トランジスタの一つの電極は列に接続され、もう一つの電極はブロック内のもう
一つのトランジスタの同様の電極に接続され、これらの電極は供にビデオ入力Ｄ
Ｂ１に接続される。第１のブロックはＤＢ１に、第２のブロックはＤＢ２に、最
後のブロックはＤＢＰに接続する。トランジスタ３のゲートはデマルチプレキシ
ング信号ＤＷ１乃至ＤＷ９をそれぞれ有する。各ブロックは同様の構造を有する
。
【０００５】 図２は、ビデオ信号ＤＢ１乃至ＤＢＰを受信する、同じブロック１内の連続す
る列から読取られた電圧を示す刻時図である。上記の１９９６年１月１１日に出
願された仏国特許出願第９６００２５９号に説明されているが、上記時計図を作
成する際には、列−ライン−列結合（図１に符号２で示す）からもたらされたＤ
Ｃ電圧誤り及びＡＣ電圧誤りが、同特許に説明される補償回路によって完全に補
正されたと想定される。各刻時図は、例えばＤＢ１に接続されたブロックの所与
の列（１乃至９）のライン時間を示す。３２μｓのライン時間の場合、信号は下
記の通りに分割することができる。 １ マトリクスの全ての列を予め充電する（４μｓ） ２ 予めした充電を安定化させる（０．５μｓ） ３ ブロックＤＢの９本の列に対してビデオをサンプリングする（９×２μｓ）
４ 列と画素の間で等化させる（７．５μｓ） ５ ラインの選択をやめる（２μｓ） 図２は、ＤＢＰに接続したブロック内の列がサンプリングされる順序によって
変化する列の電圧を示す。上記電圧は、液晶セルの端子に亘るＲＭＳ電圧であっ
て、上記液晶セルの電極は列及び対向側の電極ＣＥである。液晶の誘電率は、そ
の端子に印加される電圧関数として変化するので、同じブロック内の、信号ＤＢ
ｉを受信する列は、同じ充電容量を示さない。サンプリングされるトランジスタ
のゲートと信号ＤＢｉを受信する同じブロック内の列の間の結合は、列がサンプ
リングされる順序の関数として増加し、信号ＤＢｉを受信する、ブロック内のサ
ンプリングされた第１の列と最後の列の間に数十ｍＶのＤＣ誤りをもたらす。
【０００６】 本発明は、上記欠点を補修可能にする、データをマトリクスディスプレイに表
示する処理方法を提案することを目的とする。
【０００７】 本発明は更に、Ｎ本のデータラインとＭ本の選択ラインを有し、それらの交差
点に画像点又は画素が配置され、上記Ｎ本のデータラインはＮ’本のデータライ
ンをそれぞれ有するＰ個のブロック（Ｎ＝Ｐ×Ｎ’）に分類され、各ブロックは
、Ｐ個のデータ信号のうちの一つを並列して受信し、Ｎ’本のラインにデマルチ
プレクスする、マトリクスディスプレイにデータを表示する処理方法を提供する
ことであり、上記マトリクスディスプレイは、ブロックのＮ’本のデータライン
の走査が、選択ラインに従って、１番目からＮ’番目又はＮ’番目から１番目に
交互に行なわれることを特徴とする。
【０００８】 本発明の実施例では、１番目からＮ’番目への次にＮ’番目から１番目への走
査が、一本おき毎の選択ラインに行なわれる。
【０００９】 本発明の更なる実施例では、全ての列において同じ連続的なレベルを得ること
が可能になり、１番目からＮ’番目への次にＮ’番目から１番目への走査が、４
つの連続する選択ラインに対して行なわれる。２つの連続する選択ラインに対し
て前者の方向の走査が行なわれ、他の２つの連続する選択ラインに対して後者の
方向の走査が行なわれる。
【００１０】 本発明は更に、上記処理方法を実施する回路に係る。上記回路は、走査の方向
の転換を決めるラインカウンタを具備した少なくとも一つのプログラマブル論理
回路から構成される。
【００１１】 本発明の他の特性及び利点は、図を参照して、以下の説明を読むことによって
明らかになる。
【００１２】 説明を容易にするために、図における同じ構成素子に同じ符号を付ける。
【００１３】 本発明による処理方法は、図１に示されるような種類のマトリクスディスプレ
イに主に適用される。このディスプレイは、Ｎ本のデータライン又は列と、Ｍ本
の選択ラインを有し、それらの交差点には画像点又は画素（図示しない）が配置
される。Ｎ本の列は、Ｎ’本の列をそれぞれ有するＰ個のブロック１に分類され
、図１では、例としてブロックは９本の列を有する。ビデオディスプレイに使用
されるスクリーンでは、列制御回路は、９本の隣接した列をそれぞれ含む８０個
のブロックを通常有し、約５００ｋＨｚのサンプリング周波数で動作する。図１
に示されるように、各ブロック１は、Ｐ個又は８０個のデータ信号の一つを並列
して受信し、Ｎ’本又は９本の列に、信号ＤＷ１乃至ＮＷ９によってデマルチプ
レクスされる。
【００１４】 本発明では、サンプリングされるトランジスタのゲートと列の間の結合によっ
て引き起こされ、選択ラインＬ１に対して列がサンプリングされる順序の関数と
して変化する、同じブロック内における列の間のＤＣ誤りを阻止するために、標
本化パルスをＤＷ１からＤＷ９に与えることによって、各ブロック１は、ライン
Ｃ１からＣ９へ連続して走査され、図２に示されるような信号が各列Ｃ１乃至Ｃ
９において得られる。次に、図２を参照して導入部において説明したようなＤＣ
誤りを減少するように、標本化パルスをＤＷ９からＤＷ１に与えて、次のライン
Ｌ２に対して各ブロックが、列Ｃ９から列Ｃ１に走査される。
【００１５】 本発明の更なる実施例は、全ての列において同等の連続したレベルを得られる
ようにし、下の表に従って、４つのラインの一本おき毎のラインに標本化パルス
の到着を転換させることによって、走査が転換される。
【００１６】
【表１】 セルがマーキングされることを防ぐために、画像点において一つのフレームか
ら別のフレームへ転換されるビデオデータとは異なり、上記表においては、信号
ＤＷｊの走査方向は、所与の選択ラインに対して一つのフレームから別のフレー
ムに保持され、そこから発生するＡＣ誤りが阻止されることを明記する。
【００１７】 本発明は更に、上記処理方法を実施可能にする回路に係る。上記回路は、走査
方向の転換を決めるラインカウンタを具備した少なくとも一つのプログラマブル
論理回路から構成される。
【００１８】 図３に、１番目からＮ’番目の後にＮ’番目から１番目の方向で、２ライン毎
にデマルチプレクス信号ＤＷ１乃至ＤＷＮ’を受信する各ブロックの走査を発生
させる回路を示す。上記回路は、本実施例ではラインカウンタ（１１）の出力に
おけるアドレスのランク２のビットに従って、セルへビデオデータ（ＤＢ）を送
信する順序と、所与の信号ＤＢ（ｉ＝１乃至Ｐ）を受信するブロック内の信号Ｄ
Ｗ（ｊ＝１乃至Ｎ’）の走査方向を制御するプログラマブル論理回路ＥＰＬＤ１
０に基づいている。つまり、ラインカウンタ１１の出力におけるランク２のビッ
トがゼロ（ｘｘｘｘｘｘ００又はｘｘｘｘｘｘ０１）と同等である場合、ワード
ＤＷｊは１番目からＮ’番目に向けて読取られ、ラインメモリ１３に記憶された
Ｐ個のビデオデータは、下記の表のＤＷの順序で、セルの上流側にあるＤ／Ａ制
御回路１４、即ちデジタル／アナログ変換器に転送される。
【００１９】
【表２】 上記の場合でなければワードＤＷｊはＮ’番目から１番目に向けて読取られ、
Ｐ個のビデオデータは下記の表に示される順序でＤ／Ａ制御回路１４に転送され
る。
【００２０】
【表３】 更に詳細に説明すると、ラインクロックＣＬによって制御されるラインカウン
タ１１の出力における「プリセット（preset）」信号は、モジューロＮ’のカウ
ンタ１５とＤＷのカウンタ１６にそれぞれ送られる。モジューロＮ’のカウンタ
１５は、データクロックＣＤによって制御され、下記の通りに動作する。
【００２１】 プリセット＝０の場合、ビデオデータはそのまま転送される。
【００２２】 プリセット≠０の場合、（Ｎ’＋１−）の順にビデオ信号は転送される。
【００２３】 同様に、ＤＷのカウンタ１６もＤＷクロックＤＷＣによって制御され、下記の
通りに動作する。
【００２４】 プリセット＝０の場合、ワードは通常の順序で転送される。
【００２５】 プリセット≠０の場合、ワードは転換された順序で転送される。
【００２６】 カウンタＤＷの出力における上記キューはレベルシフト回路１７に送信され、
モジューロＮ’カウンタ１５に戻る。
【００２７】 当業者には、上記が一つの特定の実施例であって、本発明の請求項の範囲から
外れることなく、上記を変更可能であることが明らかになるであろう。
【図面の簡単な説明】
【図１】 本発明を実施するために使用される、列がグループに分類されたマトリクスデ
ィスプレイを略式に示す図である。
【図２】 ライン時間における、９本の列を有するブロックＤＢ内の奇数列を示す刻時図
である。
【図３】 本発明の方法を実施するために用いられる回路を略式に示す図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ムーレイ，ブリューノ フランス国，38500 ボワロン，レ・パリ ファルディエル（番地なし) Ｆターム(参考） 5C006 AF22 AF42 AF43 AF46 BB11 BC13 BC23 EC11 FA18 FA37 FA38 5C080 AA10 BB05 DD30 FF07 JJ02 JJ03 JJ04

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 Ｎ本のデータラインとＭ本の選択ラインとを有し、 上記データラインと上記選択ラインの交差点に画像点又は画素が配置され、 上記Ｎ本のデータラインはＮ’本のデータラインをそれぞれ有するＰ個のブロ
    ックに分類され、 各上記ブロックは、Ｐ’個のデータ信号のうち一つを並列して受信し、上記ブ
    ロックのＮ’本のデータラインにデマルチプレクスする、マトリクスディスプレ
    イにデータを表示する処理方法であって、 上記ブロックのＮ’本のデータラインの走査は、上記選択ラインに従って交互
    に、１番目からＮ’番目に向けて又はＮ’番目から１番目に向けて行なわれるこ
    とを特徴とする処理方法。
  2. 【請求項２】 １番目からＮ’番目への次にＮ’番目から１番目に向けて行
    なわれる上記走査は、一本おき毎に行なわれることを特徴とする請求項１記載の
    処理方法。
  3. 【請求項３】 １番目からＮ’番目への次にＮ’番目から１番目に向けて行
    なわれる上記走査は４つの連続する選択ラインに対して行なわれ、 ２つの連続する選択ラインに対して第１の方向で走査が行なわれ、 残りの２つの連続する選択ラインに対して第２の方向で走査が行なわれること
    を特徴とする請求項１記載の処理方法。
  4. 【請求項４】 走査の方向の転換を決めるラインカウンタを具備した少なく
    とも一つのプログラマブル論理回路から構成されることを特徴とする、請求項１
    乃至３のうちいずれか一項記載の処理方法を実施する回路。
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