FR2784489A1 - Procede d'affichage de donnees sur un afficheur matriciel - Google Patents
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Abstract
La présente invention concerne un procédé d'affichage de données sur un afficheur matriciel constitué par N lignes de données et M lignes de sélection aux intersections desquelles sont situés des points-images ou pixels, les lignes de données étant regroupées en P blocs de N' lignes de données chacun avec N = P x N', chaque bloc recevant en parallèle un des P signaux de données qui est démultiplexé sur les N' lignes de données dudit bloc. Selon ce procédé, à l'intérieur d'un bloc, les lignes de données sont adressées selon un ordre spatial choisi de manière à minimiser l'erreur de couplage entre les lignes de données de deux blocs adjacents.
Description
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La présente invention concerne un procédé d'affichage de données sur un afficheur matriciel, plus particulièrement un afficheur matriciel constitué par N lignes de
données et M lignes de sélection aux intersections desquelles sont situés des points-
image ou pixels. De plus la présente invention concerne un afficheur matriciel du type ci-dessus commandé de telle sorte que les N lignes de données soient regroupées en
P blocs de N' lignes de données chacun avec N = P x N'.
Parmi les afficheurs matriciels, on connaît notamment les écrans à cristaux liquides utilisés en vision directe ou en projection. Ces écrans sont en général composés d'un premier substrat portant des lignes de sélection référencées ci-après lignes et des lignes de données référencées ci-après colonnes aux intersections desquelles sont situés les points-image et d'un deuxième substrat comportant une
contre-électrode, le cristal liquide étant inséré entre les deux substrats. Les points-
image ou pixels sont constitués notamment par des électrodes de pixels connectées par des circuits de commutation tels que des transistors aux lignes de sélection et aux lignes de données. Les lignes de sélection et les lignes de données sont respectivement connectées à des circuits de commande périphériques généralement appelés " drivers " en langue anglaise. Les drivers-lignes balayent les lignes les unes après les autres et ferment les circuits de commutation, c'est-à-dire rendent
successivement passant les transistors de chaque ligne. D'autre part, les drivers-
colonnes appliquent sur chaque colonne un signal correspondant à une information, à savoir chargent les électrodes des pixels sélectionnés et modifient les propriétés optiques du cristal liquide compris entre ces électrodes et la contre-électrode permettant ainsi la formation d'images sur l'écran. Lorsque l'afficheur matriciel comporte un nombre de lignes et de colonnes limité, chaque colonne est connectée par sa propre ligne de connexion aux drivers-colonnes de l'écran. Toutefois, dans le cas d'écrans de définition importante, le nombre de colonnes étant très élevé, on utilise de préférence un multiplexage entre les sorties du driver-colonnes et les colonnes de l'écran de manière à réduire le nombre de pistes. Ainsi, dans la demande de brevet française N 96 00259 déposée le 11 Janvier 1996, au nom de THOMSON-LCD, on a
décrit un driver-colonnes pour un afficheur matriciel utilisant le principe du multiplexage.
Ce driver-colonnes est représenté sur la figure 1. Dans ce cas, les colonnes sont regroupées en P blocs 1 de N' colonnes, à savoir six colonnes Cl, C2, C3,... C6 dans le mode de réalisation représenté. Chaque bloc 1 comporte des circuits de
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commutation, tels que les transistors 3 dont une des électrodes est reliée à une colonne Ci et dont l'autre électrode est connectée à la même électrode des autres transistors du bloc, I'ensemble de ces électrodes étant connecté à une entrée de données référencée DB1 pour le premier bloc, DB2 pour le second bloc, DBP pour le dernier bloc. Les grilles des transistors 3 reçoivent chacune un signal de
démultiplexage DW1, DW2, DW3,..., DW6. Chaque bloc présente la même structure.
Si l'afficheur à cristal liquide comporte une valve du type SVGA 16/9 2:2 avec 1080 pixels par ligne selon 600 lignes, la structure de la figure 1 comporte 180 blocs de 6 colonnes chacun. Concrètement, chaque signal d'échantillonnage DW1 à DW6 est connecté à 180 colonnes et le signal vidéo constitué de 180 D bits est transféré sur le pixel concerné de façon séquentielle par blocs de 180 à l'aide de 6 signaux de commande DW dans l'ordre 1 vers 6. Ainsi, par exemple, lorsque le signal DW1 est actif, la tension analogique DB1 est transférée dans le pixel 0 associé à la colonne Cl du premier bloc, la tension analogique DB2 dans le pixel 6 associé à la colonne Cl du deuxième bloc, la tension analogique DB3 dans le pixel 12 associé à la colonne Cl du troisième bloc et la tension analogique DB180 dans le pixel 1074 associé à la colonne Cl du 180ème bloc. De même, quand le signal d'échantillonnage DW2 est actif, la tension analogique DB1 est transférée dans le pixel 1 associé à la colonne C2 du premier bloc, la tension analogique DB2 dans le pixel 7 associé à la colonne C2 du second bloc et ainsi de suite pour les six signaux d'échantillonnage
utilisés dans le mode de réalisation représenté.
Lorsque l'on utilise ce mode d'adressage, on constate que, pour une image grise, il apparaît une structure-colonne fixe plus sombre directement liée à l'échantillonnage qui est due au couplage ligne- colonne. En effet, lorsque le premier signal d'échantillonnage DW1 active les 180 grilles des transistors 3, le contenu de la vidéo est chargé sur les pixels 0, 6, 12, 1074 qui sont alors activés. De la même façon, le second signal d'échantillonnage DW2 va transférer le contenu de la vidéo sur les
pixels 1, 7, 13, 1075 et ainsi de suite pour les autres signaux d'échantillonnage.
Toutefois, la tension-pixel chargée par le signal d'échantillonnage DW2 n'est pas égale à celle des pixels associés au signal d'échantillonnage DW1 à cause du couplage ligne-colonne qui agit comme un diviseur capacitif. Si le signal d'échantillonnage DW2 subit un couplage, le signal d'échantillonnage DW3 en subira deux et ainsi de suite, comme représenté sur la graphe de la figure 2 qui montre la variation de la tension
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pixel en fonction des commandes d'échantillonnage DWi dans un bloc 1. La tension
pixel décroît donc à chaque transfert de données.
Comme représenté sur la figure 3, on observe donc au niveau de la luminance, une décroissance pour les colonnes à l'intérieur d'un bloc, avec un écart de brillance très important au niveau des pixels correspondant à deux blocs adjacents tels
que les pixels 6 et 7, 13 et 14,.... Cette différence de brillance crée la structure-
colonne fixe mentionnée ci-dessus.
La présente invention a donc pour but de proposer un procédé d'affichage
de données permettant de remédier à ce défaut.
En conséquence, la présente invention a pour objet un procédé d'affichage de données sur un afficheur constitué par N lignes de données et M lignes de sélection aux intersections desquelles sont situés des points-image ou pixels, Les lignes de données étant groupées en P blocs de N' lignes de données chacun avec N = P x N', chaque bloc recevant en parallèle un des P signaux de données qui est démultiplexé sur les N' lignes de données dudit bloc, caractérisé en ce qu'à l'intérieur d'un bloc les lignes de données sont adressées selon un ordre spatial choisi de manière à minimiser
l'erreur de couplage entre les lignes de données de deux blocs adjacents.
De préférence, I'ordre spatial est choisi de manière à obtenir entre deux lignes de données adressées consécutivement une erreur de couplage de 2s, ú
représentant l'erreur de couplage entre deux lignes de données adjacentes d'un bloc.
Selon un mode de réalisation préférentiel, I'ordre spatial est géré par la fonction suivante: R(i) = Ent (N' + 1) + (-1)' * Ent( i)
2 2
o Ent est la fonction qui renvoie à la partie entière du nombre avec N' le
nombre de lignes de données par bloc et i variant de 1 à N'.
Selon une autre caractéristique de la présente invention, alternativement selon les lignes de sélection, I'ordre spatial choisi à l'intérieur d'un bloc est inversé. De manière préférentielle, un adressage selon l'ordre spatial choisi est réalisé pendant deux lignes de sélection successives et un adressage selon l'ordre spatial inversé est
réalisé pendant deux autres lignes de sélection successives suivantes.
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La présente invention a aussi pour objet un dispositif pour la mise en oeuvre du procédé ci-dessus, caractérisé en ce que ce dispositif comporte essentiellement un
circuit logique programmable.
D'autres caractéristiques et avantages de la présente invention apparaîtront
dans la description faite ci-après, cette description étant faite avec référence aux
dessins ci-annexés, dans lesquels: La figure 1 déjà décrite est une représentation schématique d'un afficheur matriciel dans lequel les colonnes sont regroupées par blocs selon un mode de
réalisation utilisé dans le cadre de la présente invention.
Les figures 2 et 3 déjà décrites sont des graphes montrant respectivement la variation de la tension pixel en fonction des commandes d'échantillonnage entre les
blocs et les variations de luminance à l'intérieur des blocs successifs.
La figure 4 est un graphe représentant les variations de luminance le long d'une ligne de sélection lorsque les colonnes sont adressées selon le procédé conforme à la présente invention et, la figure 5 est une représentation schématique d'un circuit logique
programmable permettant la mise en oeuvre du procédé de la présente invention.
Pour simplifier la description ci-après, sur les figures les mêmes éléments
portent les mêmes références.
Le procédé conforme à la présente invention s'applique notamment à un afficheur matriciel du type représenté sur la figure 1. Cet afficheur est constitué par N lignes de données ou colonnes et M lignes de sélection aux intersections desquelles sont situés les points-image ou pixels 2 symbolisés par une capacité. Les N colonnes sont regroupées en P blocs 1 de N' colonnes chacun. A titre d'exemple, sur la figure 1 on a représenté un bloc 1 de six colonnes. Dans le cas d'un écran utilisé pour un affichage vidéo comportant une valve du type SVGA, le circuit de commande de colonnes comportera 180 blocs de six colonnes adjacentes et fonctionnera avec une fréquence d'échantillonnage d'environ 500 KHz. Comme représenté sur la figure 1, chaque bloc 1 reçoit en parallèle un des P ou 180 signaux de données qui est
démultiplexé par les signaux DW1 à DW6 sur les six colonnes d'un bloc.
Conformément à la présente invention, au lieu d'échantillonner successive-
ment les signaux DW1 à DW6, on effectue un adressage des lignes de données selon un ordre spatial choisi de manière à minimiser l'erreur de couplage entre les lignes de
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données de blocs adjacents. Ainsi, dans le cas d'un échantillonnage sur six colonnes, les signaux de démultiplexage sont adressés avec l'ordre suivant, à savoir DW3, DW4, DW2, DW5, DW1, DW6. Avec ce mode d'adressage spécifique, on s'aperçoit qu'il n'y a que deux couplages entre deux pixels adjacents, ce qui entraîne une différence de brillance très faible, comme représenté sur la figure 4. En fait, avec le procédé de la présente invention, on répartit l'erreur de luminance spatialement sur la ligne vidéo. De manière plus générale, lorsque le nombre des signaux Dwi est de N', I'ordre spatial est géré par la fonction R(i) = Ent (N' + 1) + (-1)i * Ent ( i)
2 2
o Ent est la partie entière du nombre avec N' le nombre de données par
bloc et i variant de 1 à N'.
Selon une autre caractéristique de l'invention, le sens de balayage des
colonnes d'un bloc est inversé à chaque ligne ou de préférence toutes les deux lignes.
De manière plus spécifique, les signaux DWi sont lus respectivement dans l'ordre 3, 4, 2, 5, 1, 6 selon une première ligne ou les deux premières lignes et dans l'ordre 6, 1, 5,
2, 4, 3 la ligne suivante ou les troisième ou quatrième lignes suivantes.
La présente invention concerne aussi un circuit permettant de mettre en oeuvre ce procédé. Ce circuit est constitué principalement par un circuit logique programmable qui sera associé à un compteur-lignes déterminant l'inversion du sens
de balayage.
Un circuit de ce type est représenté sur la figure 5. Il comporte essentiel-
lement un circuit logique programmable EPLD 10 qui gouverne l'ordre d'envoi des données vidéo DB stockées dans une mémoire RAM 13 vers l'écran LCD 1 ainsi que le sens de balayage des signaux de démultiplexage DWi (i = 1 à N'). Ce circuit programmable 10 comporte essentiellement un compteur-lignes 11 recevant en entrée un signal d'horloge CL, la sortie du compteur 11 est constituée par le signal Preset qui correspond au bit de poids 2 du mot correspondant au nombre de lignes et est envoyée sur un compteur 15 modulo N' et sur un compteur DW16 comptant le nombre de signaux de multiplexage DWi. Le compteur 15 modulo N' est commandé par l'horloge de données CD et reçoit aussi sur une autre entrée la sortie du compteur 16. Son fonctionnement sera expliqué de manière plus détaillée ci-après. Le compteur DW16 est commandé par l'horloge DW, à savoir le signal DWC et son fonctionnement sera expliqué de manière plus détaillée ci-après. La sortie du compteur 15 modulo N' est
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envoyée en entrée de la mémoire RAM 13 de manière à transférer les P données vidéo vers un circuit de conversion numérique/analogique 14 prévu en amont de l'écran LCD 1 suivant l'ordre des DVVWi. D'autre part, la sortie du compteur DW16 est envoyée sur un circuit de décalage de niveau 17 adressant les lignes de sélection de l'écran LCD 1 et est aussi renvoyée sur le compteur modulo N' 15. On décrira maintenant de manière plus détaillée le fonctionnement du circuit programmable 10. Conformément à la présente invention, I'ordre de balayage des signaux DWi dans un bloc n'a pas lieu successivement mais est réalisé soit dans l'ordre 3, 4, 2, 5, 1, 6 ou dans l'ordre 6, 1, 5, 2, 4, 3 de manière à minimiser l'erreur de
couplage entre deux colonnes adjacentes.
Ainsi, dans le cas du mode de réalisation représenté permettant une inversion du sens du balayage toutes les deux lignes, si le bit de poids 2 en sortie du compteur ligne 11 vaut 0 (XXXXXX00 ou XXXXXX01), les signaux DWi sont lus dans l'ordre 3, 4, 2, 5, 1, 6 et les P ou 180 données vidéo stockées dans la mémoire ligne 13 sont transférées au circuit D/A 14 prévu en amont de l'écran LCD 1 suivant l'ordre des DWi selon le tableau ci-dessous: DW DB numéro de colonne !3 k N'x(k- 1)+3 avec k entier et 1 < k < P avec k entier et 1 < k < P 4 Ik N'x (k-1) + 4 avec k entier et 1 < k < P avec k entier et 1 < k < P N' k N'x(k-1) + N' avec k entier et 1 < k < P avec k entier et 1 < k < P Si le bit de poids 2 en sortie du compteur-lignes 11 vaut 1 (xxxxxx 10 ou xxxxxx11), les signaux DWi sont lus dans l'ordre 6, 1, 5, 2, 4, 3 et les 180 données vidéo sont transférées au circuit D/A 14 selon l'ordre indiqué dans le tableau qui suit: DW DB numéro de colonne N' k N'x(k-1) + N' avec k entier et 1 < k < P avec k entier et 1 < k < P 4 k N'x(k-1)+4 avec k entier et 1 < k _ P avec k entier et 1 < k < P 3 k N'x (k-1) + 3 avec k entier et 1 < k _ P avec k entier et 1 < k P
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De manière plus détaillée, le signal en sortie du compteur-lignes 11 référencé Preset est envoyé respectivement sur le compteur modulo N' 15 et sur le circuit DW16. Le compteur modulo N' 15 est commandé par l'horloge de données CD et fonctionne de telle sorte que:
Si Preset = 0 On transfère les données vidéo telles qu'elles.
Si Preset É 0 On transfère N'+1 moins les données vidéo.
De même, le compteur DW16 commandé par l'horloge DWC fonctionne de la manière suivante: Si Preset = 0 Les mots sont transférés dans l'ordre normal, à savoir
3,4,2,5,1,6.
Si Preset ó 0 Les signaux DVVWi sont transférés dans l'ordre inverse.
L'information en sortie du compteur 16 est donc envoyée sur le circuit de
décalage de niveau 17 de manière à adresser les lignes de sélection de l'écran LCD 1.
Il est évident pour l'homme de l'art qu'il s'agit uniquement d'un mode de
réalisation particulier qui peut être modifié sans sortir du cadre des revendications.
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Claims (6)
1. Procédé d'affichage de données sur un afficheur matriciel constitué par N lignes de données et M lignes de sélection aux intersections desquelles sont situés des points-image ou pixels, les lignes de données étant regroupées en P blocs de N' lignes de données chacun avec N = PxN', chaque bloc recevant en parallèle un des P signaux de données qui est démultiplexé sur les N' lignes de données dudit bloc, caractérisé en ce qu'à l'intérieur d'un bloc, les lignes de données sont adressées selon un ordre spatial choisi de manière à minimiser l'erreur de couplage entre les lignes de
données de deux blocs adjacents.
2. Procédé d'affichage de données selon la revendication 1, caractérisé en ce que l'ordre spatial est choisi de manière à obtenir entre deux lignes de données adressées consécutivement une erreur de couplage de 2 ú, ú représentant l'erreur de
couplage entre deux lignes de données adjacentes d'un bloc.
3. Procédé selon l'une quelconque des revendications 1 et 2, caractérisé en
ce que l'ordre spatial est géré par la fonction R(i) = Ent (N' + 1) + (1)i* Ent( i)
2 2
o Ent est la partie entière du nombre avec N' le nombre de données par
bloc et i variant de 1 à N'.
4. Procédé selon l'une quelconque des revendications 1 à 3, caractérisé en
ce qu'alternativement selon les lignes de sélection, I'ordre spatial choisi à l'intérieur
d'un bloc est inversé.
5. Procédé selon la revendication 4, caractérisé en ce qu'un adressage, selon l'ordre spatial choisi, est réalisé pendant deux lignes de sélection successives et un adressage, selon l'ordre spatial inversé, est réalisé pendant deux autres lignes de
sélection successives suivantes.
6. Circuit pour la mise en oeuvre du procédé selon l'une quelconque des
revendications 1 à 5, caractérisé en ce que le circuit est un circuit logique program-
mable.
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