DE69936625T2 - Verbesserung der Metallentfernung bei einem chemisch-mechanischen Polierprozess eines Halbleiters - Google Patents

Verbesserung der Metallentfernung bei einem chemisch-mechanischen Polierprozess eines Halbleiters Download PDF

Info

Publication number
DE69936625T2
DE69936625T2 DE69936625T DE69936625T DE69936625T2 DE 69936625 T2 DE69936625 T2 DE 69936625T2 DE 69936625 T DE69936625 T DE 69936625T DE 69936625 T DE69936625 T DE 69936625T DE 69936625 T2 DE69936625 T2 DE 69936625T2
Authority
DE
Germany
Prior art keywords
cmp
semiconductor wafer
layer
polishing
mechanical polishing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE69936625T
Other languages
English (en)
Other versions
DE69936625D1 (de
Inventor
Ronald Joseph Millbrook Schutz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qimonda AG
Original Assignee
Qimonda AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qimonda AG filed Critical Qimonda AG
Publication of DE69936625D1 publication Critical patent/DE69936625D1/de
Application granted granted Critical
Publication of DE69936625T2 publication Critical patent/DE69936625T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K3/00—Materials not provided for elsewhere
    • C09K3/14—Anti-slip materials; Abrasives
    • C09K3/1454—Abrasive powders, suspensions and pastes for polishing
    • C09K3/1463—Aqueous liquid suspensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Description

  • Allgemeiner Stand der Technik
  • 1. Technisches Gebiet
  • Hier werden Verfahren zum Verbessern der Metallabtragungsrate beim chemisch-mechanischen Polieren (CMP) eines Halbleiterwafers beschrieben. Insbesondere ist die Abtragungsrate einer Metallbarrierenschicht auf einem Halbleiterwafer durch Einsetzen eines chelatbildenden Mittels in der chemisch-mechanischen Poliersuspension beim chemisch-mechanischen Polieren des Halbleiterwafers verbessert.
  • 2. Allgemeiner Stand der Technik
  • Im Allgemeinen enthalten Halbleiterwafer mehrere Schaltungen, die eine integrierte Schaltung bilden. An einem Punkt beim Herstellen der integrierten Schaltung auf dem Halbleiterwafer wird eine Oxidschicht auf dem Wafer ausgebildet. Danach wird die Oxidschicht bearbeitet, um Gräben oder Öffnungen darin zu strukturieren. Als Nächstes wird eine Metallbarrierenschicht, wie etwa beispielsweise Ti/TiW, Ti/TiN oder TaSiN, durch Techniken wie physikalische Gasphasenabscheidung (PVD) oder chemische Gasphasenabscheidung (CVD) auf der Oxidschicht ausgebildet. Schließlich wird eine leitfähige Schicht, z.B. Al, W oder Cu, in den Gräben oder Öffnungen und auf der oberen Oberfläche der Sperrschicht abgeschieden. Danach wird der Halbleiterwafer poliert, um seine Oberfläche zu ebnen. Beim Polieren werden Abschnitte der Metallbarrierenschicht und der leitfähigen Schicht von der oberen Oberfläche des Wafers abgetragen.
  • Ein bekanntes Polierverfahren ist das chemisch-mechanische Polieren (CMP), bei dem der Halbleiterwafer durch Einsatz einer chemisch-mechanischen Poliervorrichtung poliert wird. Wie aus 1 ersichtlich, weist eine chemisch-mechanische Poliervorrichtung gewöhnlich einen Waferträger 15 zum Halten des Halbleiterwafers 10 auf. Der Waferträger 15 kann während des Poliervorgangs durch einen Motor 17 gedreht werden. Die CMP-Polierauflageplatte 30, die das Polierpad 35 trägt, kann durch den Motor 37 gedreht werden. Die bei dem Prozess verwendete Poliersuspension kann über einen Kanal 40 auf das Polierpad 35 aufgetragen werden.
  • Im Allgemeinen gehört zu dem chemisch-mechanischen Polierprozess das Halten des Halbleiterwafers 10 an die drehende, angefeuchtete Polierfläche des Polierpads 35. Die Poliersuspension wird zum Anfeuchten der Polierfläche verwendet. Die Suspension kann eine basische oder saure Lösung enthalten, die als chemische Ätzkomponente in Kombination mit einem Schleifmittel, wie etwa Aluminiumoxid- oder Siliziumdioxidpartikeln, verwendet wird. Typischerweise wird ein drehender Polierkopf oder der Waferträger 15 verwendet, um den Wafer 10 unter geregeltem Druck an die drehende Polierauflageplatte 30 zu halten. Zwischen dem Waferträger 15 und dem Wafer ist optional eine Trägerfolie angeordnet. Die Polierauflageplatte 30 ist typischerweise mit einem verhältnismäßig weichen, angefeuchteten Padmaterial, wie etwa geblasenem Polyurethan, bedeckt.
  • Ein Nachteil des CMP-Prozesses ist, dass sich die verschiedenen an der Oberfläche des Wafers vorhandenen Materialien mit unterschiedlichen Raten polieren lassen. Diese unterschiedlichen Abtragungsraten können einfach aus der unterschiedlichen Härte der Materialien oder aus verschiedenen chemischen Wechselwirkungen zwischen der Suspension und den Materialien resultieren. Demnach kann beispielsweise die leitfähige Schicht leicht durch die Schleifwirkung und eine saure Suspension abgetragen werden, während die Metallbarrierenschicht keiner derartigen Abtragung unterliegt. Dieser unerwünschte, übermäßige isotrope Abtrag der leitenden Metallschicht kann in Richtung der Mitte zu Vertiefungen über große Bereiche des Metalls führen. Daher wird das Ziel, eine flache Oberfläche, die Metall und Isolierung an verschiedenen Stellen auf der Waferoberfläche enthält, zu erhalten, nicht erreicht.
  • Die US-Patentschrift Nr. 5,676,587 offenbart einen zweistufigen CMP-Prozess. Die erste Stufe setzt eine standardmäßige CMP-Suspension auf Aluminiumoxidbasis zum Abtragen der Metallbarrierenschicht und der leitfähigen Schicht ein, hält jedoch an, bevor die Oxidschicht erreicht ist. Die zweite Stufe setzt eine pH-neutrale Siliziumdioxid- und Wasser- oder CMP-Lösung auf Siliziumdioxidbasis zum Abtragen des Rests der Metallbarrierenschicht ein. WO 98/53488 A offenbart einen zweistufigen CMP-Prozess, bei dem in der zweiten Stufe dieselbe Poliersuspension wie in der ersten Stufe verwendet wird, unter Zugabe von H2O2.
  • Es wäre wünschenswert, ein leicht umzusetzendes CMP-Verfahren bereitzustellen, das die Abtragungsrate der Metallbarrierenschicht und der leitfähigen Schicht von einem Halbleiterwafer während eines chemisch-mechanischen Poliervorgangs im Wesentlichen ausgleicht, um eine flache Oberfläche aus Metall- und Isolierbereichen auf der Oberfläche des Wafers bereitzustellen, oder alternativ wäre es wünschenwert, ein Verfahren zur Verbesserung der Abtragungsrate der Metallbarrierenschicht in dem oben genannten zweistufigen CMP-Prozess bereitzustellen.
  • Kurzdarstellung der Erfindung
  • Es wurde ein neuartiges Verfahren zum Verbessern der Abtragungsrate einer Metallbarrierenschicht ohne Beeinflussung der Abtragungsrate einer leitfähigen Schicht auf einem Halbleiterwafer während des CMP entdeckt, das die Schritte des Bereitstellens eines Halbleiterwafers und Polierens des Halbleiterwafers mit einer CMP-Suspension einschließt, welche eine die Abtragung von Metall verbessernde Menge eines chelatbildenden Mittels enthält.
  • Das Verfahren beinhaltet das Bereitstellen eines Halbleiterwafers mit einer Isolatorschicht, einer Metallbarrierenschicht, die auf mindestens einem Abschnitt der Isolatorschicht ausgebildet ist, und einer darauf ausgebildeten leitfähigen Schicht und das Polieren des Halbleiterwafers mit einer ersten CMP-Suspension und dann das Polieren des Halbleiterwafers mit einer zweiten CMP-Suspension, wobei die erste CMP-Suspension oder die zweite CMP-Suspension eine die Abtragung von Metall verbessernde Menge eines chelatbildenden Mittels enthält. Das Verfahren ist wie in den Ansprüchen dargelegt.
  • Kurze Beschreibung der Zeichnungen
  • 1 zeigt eine schematische Ansicht einer CMP-Poliervorrichtung gemäß dem Stand der Technik;
  • 2 ist eine Querschnittansicht einer Isolierschicht mit einer darin ausgebildeten Öffnung auf einem Halbleitersubstrat mit einer darüber angeordneten Metallbarrierenschicht und leitfähigen Schicht;
  • 3 zeigt eine Querschnittansicht von 2 nach der Beendigung des CMP-Prozesses gemäß dieser Offenbarung; und
  • 4 zeigt eine Querschnittansicht von 3 nach der Beendigung des CMP-Nachbearbeitungsprozesses gemäß dieser Offenbarung.
  • Beschreibung der bevorzugten Ausführungsformen Die hierin beschrieben neuartigen Verfahren beinhalten einen Halbleiterwafer mit einer Isolatorschicht, einer Metallbarrierenschicht, die auf mindestens einem Abschnitt der Isolatorschicht ausgebildet ist, und einer darauf ausgebildeten leitfähigen Schicht einem CMP-Vorgang zu unterziehen. Diese Verfahren haben die Entdeckung zur Grundlage, dass eine CMP-Suspension, die ein chelatbildendes Mittel enthält, die Abtragungsrate der Metallbarrierenschicht während des CMP verbessert, ohne die Abtragungsrate der leitfähigen Schicht zu beeinflussen.
  • Unter Bezugnahme auf 2 beinhaltet das Verfahren das Bereitstellen eines Halbleiterwafers 8 der herkömmlichen Art, der beispielsweise Schaltungen und andere Zwischenverbindungsebenen enthalten kann. Im Allgemeinen weist der Halbleiterwafer 8 ein Substrat 10 mit einer Isolatorschicht 12 mit einer darin ausgebildeten Öffnung 25 auf. Eine Metallbarrierenschicht 14 wird dann auf der Oberfläche der Isolatorschicht 12 und in der Öffnung 25 ausgebildet, wobei eine leitfähige Schicht 16 auf der oberen Oberfläche der Metallbarrierenschicht 14 abgelagert wird und die Öffnung 25 ausfüllt. Zu geeigneten Materialien für die drei Schichten 12, 14 und 16 können jedes herkömmliche Material zählen, das dem Fachmann bekannt ist. Zu bevorzugten Materialien zählen unter anderem SiO2, PSG oder BPSG für die Isolatorschicht 12, Ti/TiN für die Metallbarrierenschicht 14 und Al oder Cu für die leitfähige Schicht 16. Techniken und Parameter zum Ausbilden der Schichten 12, 14 und 16 auf dem Substrat 10 (z.B. chemische Gasphasenabscheidung, physikalische Gasphasenabscheidung, Zeit, Temperatur, Stärke usw.) liegen im Bereich des Fachmanns.
  • Die Öffnung 25 kann durch Techniken in der Isolatorschicht 12 ausgebildet werden, die dem Fachmann bekannt sind. Beispielsweise kann eine Resistschicht (nicht gezeigt) auf der oberen Oberfläche der Isolatorschicht 12 aufgebracht werden. Die Resistschicht wird unter Verwendung bekannter Fotolithografietechniken strukturiert und entwickelt. Dann wird zum Ausbilden der Öffnung 25 ein Ätzvorgang ausgeführt, wie etwa durch Verwenden einer geeigneten, anisotropen Ätztechnik, beispielsweise reaktives Ionenätzen. Eine gewünschte Breite jeder Öffnung 25 schwankt normalerweise gemäß den Stromführungsanforderungen an einen gegebenen Leiter.
  • Zur Ausführung der hierin beschriebenen neuartigen Verfahren wird der Halbleiterwafer 8 einem standardmäßigen CMP-Polierprozess unterzogen, um die Metallbarrierenschicht 14 und die leitfähige Schicht 16 vorteilhaft von der oberen Oberfläche der Isolatorschicht 12 abzutragen, um eine im Wesentlichen plane Oberfläche des Halbleiterwafers 8 bereitzustellen, wie in 4 gezeigt. Im Allgemeinen wird eine CMP-Suspension während des Polierprozesses zum Abtragen der Metallbarrierenschicht 14 und der leitfähigen Schicht 16 von dem Wafer 8 verwendet. Die Suspension kann jede herkömmliche CMP-Suspension sein, die dem Fachmann bekannt ist. Zu einer bevorzugten Suspension zum Gebrauch hierin kann jede Suspension auf Aluminiumoxid- oder Siliziumdioxidbasis gehören, die basisch oder sauer sein kann. Bedingungen wie die Druckstärke und Drehgeschwindigkeiten der Polierauflageplatte, die während des CMP-Prozesses verwendet werden soll, liegen im Bereich des Fachmanns.
  • Während des Schritts des CMP-Polierens wird die Metallbarrierenschicht 14 mit einer niedrigeren Rate als die leitfähige Schicht 16 poliert. Daher kann, wenn die Metallbarrierenschicht 14 und die leitfähige Schicht 16 im Wesentlichen abgetragen sind, ein Rückstand der Metallbarrierenschicht 14, z.B. Ti/TiN-Material, auf der oberen Oberfläche der Isolatorschicht 12 zurückbleiben (siehe 3). Dementsprechend kann es erforderlich sein, einen zweiten CMP-Bearbeitungsschritt auszuführen, im Allgemeinen als CMP-Nachbearbeitungsschritt bezeichnet, um jeglichen zurückgebliebenen Rückstand von der oberen Oberfläche der freigelegten Isolatorschicht 12 und freigelegtem leitfähigen Material in der Öffnung 25 zu entfernen, um eine im Wesentlichen plane obere Oberfläche des Halbleiterwafers 8 bereitzustellen (siehe 4).
  • Wenn der CMP-Prozess auf den Wafer 8 angewendet wird, wird eine CMP-Suspension, die eine die Abtragung von Metall verbessernde Menge eines chelatbildenden Mittels enthält, mit der oberen Oberfläche des Wafers 8, d.h. der leitfähigen Schicht 16, in Berührung gebracht, und zwar entweder im ersten CMP-Schritt oder im CMP-Nachbearbeitungsschritt. Es ist höchst vorteilhaft, ein chelatbildendes Mittel einzusetzen, da der Chelatbildner den pH-Wert der Suspension nicht erhöht oder verringert. Der Wafer 8 kann mit dem Chelatbildner während des CMP-Prozesses im Wesentlichen zum Entfernen der Metallbarrierenschicht 14 und der leitfähigen Schicht 16 als Teil der CMP-Suspension in Berührung gebracht werden oder alternativ gleichzeitig mit der CMP-Suspension während des CMP-Nachbearbeitungsschritts zum Entfernen jeglichen Rückstands, der auf der Oberfläche des Wafers 8 zurückbleibt, wie vorstehend besprochen.
  • Zu dabei geeigneten chelatbildenden Mitteln gehören Aminocarboxylsäuren wie etwa Ethylendiamintetraessigsäure (EDTA), Hydroxyethylethylendiamintriessigsäure (HEDTA), Nitrilotriessigsäure (NTA), N-Dihydroxyethyiglycin und Ethylenbis(hydroxyphenylglycin) (EHPG), wobei Ethylendiamintetraessigsäure besonders bevorzugt ist.
  • Die Menge der Chelatbildner, die mit dem Wafer 8 in Berührung gebracht wird, sollte eine die Abtragung von Metall verbessernde Menge sein. Was eine die Abtragung von Metall verbessernde Menge an Chelatbildner darstellt, hängt von mehreren Faktoren ab, zu denen beispielsweise der spezifische verwendete Chelatbildner, die Größe des Wafers 8 und die Zusammensetzung und Oberflächenkennzeichen des Wafers 8 zählen. Typischerweise liegt eine die Abtragung von Metall verbessernde Menge gewöhnlich im Bereich von etwa 0,1 bis etwa 30 Gewichtsprozent, vorzugsweise von etwa 1 bis etwa 20 Gewichtsprozent und besonders bevorzugt von etwa 2 bis etwa 10 Gewichtsprozent. Wenn der Chelatbildner in der CMP-Poliersuspension zum Abtragen etwaigen zurückbleibenden Rückstands eingesetzt wird, sollte der Wafer 8 über einen Zeitraum im Bereich von etwa 5 bis etwa 300 Sekunden und bevorzugt von etwa 20 bis etwa 100 Sekunden mit der Chelatbildnerpoliersuspension in Berührung sein. Obgleich nicht kritisch, sollte der Wafer 8 über einen Zeitraum von im Bereich von etwa 5 bis etwa 400 Sekunden, bevorzugt von etwa 20 bis etwa 300 Sekunden und besonders bevorzugt von etwa 100 bis etwa 200 Sekunden mit der Chelatbildnerpoliersuspension in Berührung sein, wenn die Metallbarrierenschicht 14 und die leitfähige Schicht 16 abgetragen werden. Die Temperatur während der Berührung mit der Chelatbildnerpoliersuspension muss nicht präzise geregelt sein, kann jedoch normalerweise im Bereich von etwa 0 °C bis etwa 50 °C und weiter bevorzugt von etwa 10 °C bis etwa 20 °C liegen.

Claims (5)

  1. Verfahren zum Verbessern der Metallabtragungsrate einer Metallbarrierenschicht beim chemisch-mechanischen Polieren eines Halbleiterwafers, das aufweist: Bereitstellen des Halbleiterwafers mit einer Isolatorschicht, einer Metallbarrierenschicht, die auf mindestens einem Abschnitt der Isolatorschicht ausgebildet ist, und einer darauf ausgebildeten leitfähigen Schicht; Polieren des Halbleiterwafers mit einer ersten chemisch-mechanischen Poliersuspension; und Polieren des Halbleiterwafers mit einer zweiten chemisch-mechanischen Poliersuspension, wobei die erste oder die zweite chemisch-mechanische Poliersuspension eine die Abtragung von Metall verbessernde Menge einer Aminocarboxylsäure in einer Menge von etwa 0,1 bis etwa 30 Gewichtsprozent enthält.
  2. Verfahren nach Anspruch 1, wobei die Isolatorschicht SiO2 ist.
  3. Verfahren nach Anspruch 1, wobei die Metallbarrierenschicht Ti/TiN ist.
  4. Verfahren nach Anspruch 1, wobei die leitfähige Schicht aus der Gruppe ausgewählt ist, die aus Al und Cu besteht.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die Aminocarboxylsäure aus der Gruppe ausgewählt ist, die aus Ethylendiamintetraessigsäure, Hydroxy ethylendiamintriessigsäure, Nitrilotriessigsäure, N-Dihydroxyethylglycin und Ethylenbis(hydroxyphenylglycin) besteht.
DE69936625T 1998-12-17 1999-10-27 Verbesserung der Metallentfernung bei einem chemisch-mechanischen Polierprozess eines Halbleiters Expired - Lifetime DE69936625T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US213469 1998-12-17
US09/213,469 US6136714A (en) 1998-12-17 1998-12-17 Methods for enhancing the metal removal rate during the chemical-mechanical polishing process of a semiconductor

Publications (2)

Publication Number Publication Date
DE69936625D1 DE69936625D1 (de) 2007-09-06
DE69936625T2 true DE69936625T2 (de) 2008-01-31

Family

ID=22795239

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69936625T Expired - Lifetime DE69936625T2 (de) 1998-12-17 1999-10-27 Verbesserung der Metallentfernung bei einem chemisch-mechanischen Polierprozess eines Halbleiters

Country Status (7)

Country Link
US (1) US6136714A (de)
EP (1) EP1011131B1 (de)
JP (1) JP2000183004A (de)
KR (1) KR100693640B1 (de)
CN (1) CN1257305A (de)
DE (1) DE69936625T2 (de)
TW (1) TW466640B (de)

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6896826B2 (en) 1997-01-09 2005-05-24 Advanced Technology Materials, Inc. Aqueous cleaning composition containing copper-specific corrosion inhibitor for cleaning inorganic residues on semiconductor substrate
US6068879A (en) * 1997-08-26 2000-05-30 Lsi Logic Corporation Use of corrosion inhibiting compounds to inhibit corrosion of metal plugs in chemical-mechanical polishing
SG73683A1 (en) 1998-11-24 2000-06-20 Texas Instruments Inc Stabilized slurry compositions
JP4516176B2 (ja) * 1999-04-20 2010-08-04 関東化学株式会社 電子材料用基板洗浄液
US6274478B1 (en) * 1999-07-13 2001-08-14 Motorola, Inc. Method for forming a copper interconnect using a multi-platen chemical mechanical polishing (CMP) process
US6573173B2 (en) 1999-07-13 2003-06-03 Motorola, Inc. Method for forming a copper interconnect using a multi-platen chemical mechanical polishing (CMP) process
IL147235A0 (en) * 1999-08-13 2002-08-14 Cabot Microelectronics Corp Chemical mechanical polishing systems and methods for their use
US6855266B1 (en) * 1999-08-13 2005-02-15 Cabot Microelectronics Corporation Polishing system with stopping compound and method of its use
US6656842B2 (en) 1999-09-22 2003-12-02 Applied Materials, Inc. Barrier layer buffing after Cu CMP
US6458289B1 (en) 1999-10-06 2002-10-01 Agere Systems Guardian Corp. CMP slurry for polishing semiconductor wafers and related methods
US6436830B1 (en) * 1999-10-06 2002-08-20 Agere Systems Guardian Corp. CMP system for polishing semiconductor wafers and related method
US6368955B1 (en) * 1999-11-22 2002-04-09 Lucent Technologies, Inc. Method of polishing semiconductor structures using a two-step chemical mechanical planarization with slurry particles having different particle bulk densities
US6638143B2 (en) 1999-12-22 2003-10-28 Applied Materials, Inc. Ion exchange materials for chemical mechanical polishing
US6881674B2 (en) * 1999-12-28 2005-04-19 Intel Corporation Abrasives for chemical mechanical polishing
JP2001269859A (ja) * 2000-03-27 2001-10-02 Jsr Corp 化学機械研磨用水系分散体
US6858540B2 (en) * 2000-05-11 2005-02-22 Applied Materials, Inc. Selective removal of tantalum-containing barrier layer during metal CMP
US6709316B1 (en) * 2000-10-27 2004-03-23 Applied Materials, Inc. Method and apparatus for two-step barrier layer polishing
US6524167B1 (en) 2000-10-27 2003-02-25 Applied Materials, Inc. Method and composition for the selective removal of residual materials and barrier materials during substrate planarization
JP2002164307A (ja) * 2000-11-24 2002-06-07 Fujimi Inc 研磨用組成物およびそれを用いた研磨方法
US6350692B1 (en) 2000-12-14 2002-02-26 Infineon Technologies Ag Increased polish removal rate of dielectric layers using fixed abrasive pads
KR100407296B1 (ko) * 2000-12-18 2003-11-28 주식회사 하이닉스반도체 티타늄알루미늄나이트라이드의 화학적기계적연마 방법
US7012025B2 (en) * 2001-01-05 2006-03-14 Applied Materials Inc. Tantalum removal during chemical mechanical polishing
US6783432B2 (en) 2001-06-04 2004-08-31 Applied Materials Inc. Additives for pressure sensitive polishing compositions
US6482732B1 (en) * 2001-06-29 2002-11-19 Oki Electric Industry Co., Ltd. Method and apparatus for polishing semiconductor wafer
US6790768B2 (en) 2001-07-11 2004-09-14 Applied Materials Inc. Methods and apparatus for polishing substrates comprising conductive and dielectric materials with reduced topographical defects
US7104869B2 (en) * 2001-07-13 2006-09-12 Applied Materials, Inc. Barrier removal at low polish pressure
US7008554B2 (en) * 2001-07-13 2006-03-07 Applied Materials, Inc. Dual reduced agents for barrier removal in chemical mechanical polishing
US6821881B2 (en) * 2001-07-25 2004-11-23 Applied Materials, Inc. Method for chemical mechanical polishing of semiconductor substrates
US6805812B2 (en) 2001-10-11 2004-10-19 Cabot Microelectronics Corporation Phosphono compound-containing polishing composition and method of using same
JP4010903B2 (ja) * 2002-08-02 2007-11-21 Ｎｅｃエレクトロニクス株式会社 化学的機械的研磨用スラリー
US7037174B2 (en) * 2002-10-03 2006-05-02 Applied Materials, Inc. Methods for reducing delamination during chemical mechanical polishing
US20040154931A1 (en) * 2003-02-12 2004-08-12 Akihisa Hongo Polishing liquid, polishing method and polishing apparatus
USPP17182P3 (en) * 2003-10-02 2006-11-07 Plantas De Navarra S.A. Peach tree plant named ‘Plawhite 5’
US20050076579A1 (en) * 2003-10-10 2005-04-14 Siddiqui Junaid Ahmed Bicine/tricine containing composition and method for chemical-mechanical planarization
US7390744B2 (en) 2004-01-29 2008-06-24 Applied Materials, Inc. Method and composition for polishing a substrate
US7253111B2 (en) * 2004-04-21 2007-08-07 Rohm And Haas Electronic Materials Cmp Holding, Inc. Barrier polishing solution
US20050252547A1 (en) * 2004-05-11 2005-11-17 Applied Materials, Inc. Methods and apparatus for liquid chemical delivery
US20070205112A1 (en) * 2004-08-27 2007-09-06 Masako Kodera Polishing apparatus and polishing method
TW200613092A (en) * 2004-08-27 2006-05-01 Ebara Corp Polishing apparatus and polishing method
JP4027929B2 (ja) * 2004-11-30 2007-12-26 花王株式会社 半導体基板用研磨液組成物
CA2591477A1 (en) * 2004-12-10 2006-06-22 Mallinckrodt Baker, Inc. Non-aqueous, non-corrosive microelectronic cleaning compositions containing polymeric corrosion inhibitors
US7939482B2 (en) * 2005-05-25 2011-05-10 Freescale Semiconductor, Inc. Cleaning solution for a semiconductor wafer
KR20070041330A (ko) * 2005-10-14 2007-04-18 가오가부시끼가이샤 반도체 기판용 연마액 조성물
FR2898906B1 (fr) * 2006-03-21 2008-05-16 Kemesys Composition de polissage mecano chimique incluant un alkylxanthate, procede de preparation et utilisation
US20100273330A1 (en) * 2006-08-23 2010-10-28 Citibank N.A. As Collateral Agent Rinse formulation for use in the manufacture of an integrated circuit
JP2008074990A (ja) * 2006-09-22 2008-04-03 Nihon Micro Coating Co Ltd 研磨スラリー及び方法
JP2009088486A (ja) * 2007-08-29 2009-04-23 Applied Materials Inc 高スループット低形状銅ｃｍｐ処理
JP5379441B2 (ja) * 2008-10-09 2013-12-25 関東化学株式会社 基板処理用アルカリ性水溶液組成物
JP5767898B2 (ja) * 2011-08-12 2015-08-26 株式会社東芝 半導体装置の製造方法
CN103474395B (zh) * 2013-09-13 2016-08-24 华进半导体封装先导技术研发中心有限公司 一种tsv平坦化方法
KR102544643B1 (ko) * 2015-12-23 2023-06-19 솔브레인 주식회사 연마 슬러리 조성물 및 이를 이용한 연마방법
KR101698168B1 (ko) * 2016-06-02 2017-01-20 에버테크노 주식회사 Agv를 이용한 번인 랙 이송장치

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5084071A (en) * 1989-03-07 1992-01-28 International Business Machines Corporation Method of chemical-mechanical polishing an electronic component substrate and polishing slurry therefor
US5340370A (en) * 1993-11-03 1994-08-23 Intel Corporation Slurries for chemical mechanical polishing
JP3397501B2 (ja) * 1994-07-12 2003-04-14 株式会社東芝 研磨剤および研磨方法
JPH0982668A (ja) * 1995-09-20 1997-03-28 Sony Corp 研磨用スラリー及びこの研磨用スラリーを用いる研磨方法
US5700383A (en) * 1995-12-21 1997-12-23 Intel Corporation Slurries and methods for chemical mechanical polish of aluminum and titanium aluminide
US5858813A (en) * 1996-05-10 1999-01-12 Cabot Corporation Chemical mechanical polishing slurry for metal layers and films
KR100257427B1 (ko) * 1996-05-31 2000-05-15 아사무라 타카싯 반도체기판표면을연마하여평탄한표면형상을형성하기위한반도체기판연마방법
US5783489A (en) * 1996-09-24 1998-07-21 Cabot Corporation Multi-oxidizer slurry for chemical mechanical polishing
US5735963A (en) * 1996-12-17 1998-04-07 Lucent Technologies Inc. Method of polishing
US6001269A (en) * 1997-05-20 1999-12-14 Rodel, Inc. Method for polishing a composite comprising an insulator, a metal, and titanium

Also Published As

Publication number Publication date
DE69936625D1 (de) 2007-09-06
CN1257305A (zh) 2000-06-21
TW466640B (en) 2001-12-01
KR100693640B1 (ko) 2007-03-14
KR20000048170A (ko) 2000-07-25
EP1011131B1 (de) 2007-07-25
US6136714A (en) 2000-10-24
EP1011131A1 (de) 2000-06-21
JP2000183004A (ja) 2000-06-30

Similar Documents

Publication Publication Date Title
DE69936625T2 (de) Verbesserung der Metallentfernung bei einem chemisch-mechanischen Polierprozess eines Halbleiters
DE4301451C2 (de) Verfahren zur Bildung eines leitfähigen Stopfens in einer Isolierschicht
DE68923305T2 (de) Elektrische Leitungen für elektronische Bauelemente.
DE69531244T2 (de) Vereinfachter doppel-damaszenen prozess für die herstellung einer mehrlagen-metallisierung und einer verbindungsstruktur
DE4434230C2 (de) Chemisch-mechanisches Polierverfahren zum Planieren von Isolierschichten
DE69830141T2 (de) Grabenätzen mittels Borosilikatglas-Maske
DE69927840T2 (de) Verfahren zum reinigen der oberflächen von dielektrischen polymerischen halbleiterscheiben mit niedrigem k-wert
DE69626562T2 (de) Verfahren zum isotropen Ätzen von Silizium, das hochselektiv gegenüber Wolfram ist
DE112005002414T5 (de) Elektropolier-Elektrolyt und Verfahren zur Planarisierung einer Metallschicht unter Verwendung desselben
DE60029599T2 (de) Vefahren zur herstellung einer verbindung aus kupfer
DE102006035645A1 (de) Verfahren zum Ausbilden einer elektrisch leitfähigen Leitung in einem integrierten Schaltkreis
DE69015564T2 (de) Vollverdiefte verbindungsstruktur mit titanium/wolfram und selektivem cvd-wolfram.
DE69829329T2 (de) Verfahren zum chemisch-mechanischen Polieren von halbleitenden oder isolierenden Schichten
DE19806406C1 (de) Verfahren zum Rauhätzen einer Halbleiter-Oberfläche
DE102004017411B4 (de) In-situ-Metallbarriereablagerung für Sputterätzen auf einer Verbindungsstruktur
DE102004062835A1 (de) Verfahren zum Bilden einer Dual-Damascene-Struktur
DE102007030020A1 (de) Verfahren zum Ausbilden einer Halbleiterstruktur mit einem Ausbilden von mindestens einer Seitenwandabstandshalterstruktur
DE60016423T2 (de) Ätzmethode und plasmabehandlungsmethode
DE102007020269A1 (de) Halbleiterstruktur mit einer elektrischen Verbindung und Verfahren zu ihrer Herstellung
DE10240114B4 (de) Verfahren zur Reduzierung eines Defektpegels nach dem chemisch mechanischen Polieren eines Kupfer enthaltenden Substrats durch Spülen des Substrats mit einer oxidierenden Lösung
DE102007009902A1 (de) Verfahren zum Reduzieren von Ungleichmäßigkeiten während des chemisch-mechanischen Polierens von überschüssigem Metall in einer Metallisierungsebene von Mikrostrukturbauelementen
DE69837059T2 (de) Planarisierung von einem Halbleitersubstrat
DE10130750B4 (de) Verfahren und Vorrichtung zur abrasiven Bearbeitung von Oberflächen auf Halbleiter-Wafern
DE10109328A1 (de) Verfahren zur Entfernung einer Maskenschicht von einem Halbleitersubstrat
DE102006048596A1 (de) Verfahren zum Ausbilden eines Halbleiterbauelements

Legal Events

Date Code Title Description
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

8364 No opposition during term of opposition