DE69515991T2

DE69515991T2 - Ausgabestufe für integrierte Schaltungen, insbesondere für elektronische Speicher

Info

Publication number: DE69515991T2
Application number: DE69515991T
Authority: DE
Inventors: Luigi Pascucci
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1995-05-19
Filing date: 1995-05-19
Publication date: 2000-11-16
Anticipated expiration: 2015-05-20
Also published as: DE69515991D1; EP0743648A1; EP0743648B1; US5657276A; JPH0917187A

Description

Die vorliegende Erfindung bezieht sich auf eine Ausgangsstufe für integrierte Schaltungen, insbesondere für elektronische Speicher, mit einer großen Anzahl von Ausgängen.
Verschiedene Stufen für elektronische Speicher sind bekannt. Ungünstigerweise sind diese Stufen häufig sehr komplex und belegen einen großen Bereich des Siliciums auf dem Chip, auf dem sie integriert sind.
Da bekannte Stufen die Eigenschaft besitzen, daß sie induktive/kapazitive Erscheinungen aufweisen (die Störungen hervorrufen), besteht ferner der Bedarf an einer Reduktion der Störungen, die an den Ausgängen der Speicher auftreten, und an einer Verbesserung der allgemeinen Robustheit der Ausgangsstufen.
Ein weiterer Nachteil der bekannten Ausgangsstufen besteht darin, daß häufig ein sogenannter Kurzschlußstrom (Crowbar-Strom) vorhanden ist, der ein Strom ist, welcher durch die Ausgangstransistoren, die normalerweise in einer Gegentaktkonfiguration angeordnet sind, während des Einschaltens des Ausgangs vom logischen Wert "1" zum logischen Wert "0" fließt. Solche Ausgangsstufen sind offenbart in EP-A-0136486.
Die Größe der Ausgangstransistoren der Gegentaktstufe kann nicht übermäßig reduziert werden, um die Störungen zu minimieren, da es notwendig ist, die Spezifikationen der statischen Ausgangsströme zu erfüllen.
Das Ziel der vorliegenden Erfindung ist daher, eine Ausgangsstufe für integrierte Schaltungen zu schaffen, insbesondere für elektronische Speicher, die in der Struktur einfacher ist als bekannte Ausgangsstufen.
Innerhalb des Umfangs dieses Ziels ist es eine Aufgabe der vorliegenden Erfindung, eine Ausgangsstufe für integrierte Schaltungen, insbesondere für elektronische Speicher, zu schaffen, die eine kleinere Anzahl von Transistoren aufweist als bekannte Ausgangsstufen.
Eine weitere Aufgabe der vorliegenden Erfindung ist, eine Ausgangsstufe für integrierte Schaltungen, insbesondere für elektronische Speicher, zu schaffen, die Eine weitere Aufgabe der vorliegenden Erfindung ist, eine Ausgangsstufe für integrierte Schaltungen, insbesondere für elektronische Speicher, zu schaffen, die die Summe der Stromimpulse am Stufenausgang reduziert.
Eine weitere Aufgabe der vorliegenden Erfindung ist, eine Ausgangsstufe für integrierte Schaltungen, insbesondere für elektronische Speicher, zu schaffen, die vermeidet, daß die Signale für die Stufenpuffer modifiziert werden, und somit Zurückwerfungen vermeidet.
Eine weitere Aufgabe der vorliegenden Erfindung ist, eine Ausgangsstufe für integrierte Schaltungen, insbesondere für elektronische Speicher, zu schaffen, die die Veränderungen der Aufladungs- und/oder Entladungsströme am Stufenausgang reduziert, wodurch die induktiven/kapazitiven Erscheinungen auf den Stufenausgangsleitungen reduziert werden.
Eine weitere Aufgabe der vorliegenden Erfindung ist, eine Ausgangsstufe für integrierte Schaltungen, insbesondere für elektronische Speicher, zu schaffen, die die von den Schaltvorgängen des Gegentaktausgangs der Stufe erzeugten Störungen reduziert.
Eine weitere Aufgabe ist, eine Ausgangsstufe zu schaffen, die eine Entkopplung zwischen der Ausgangsstufe und den internen Schaltungen bewirkt (Wechselwirkung, Störungsausbreitung).
Eine weitere Aufgabe der vorliegenden Erfindung ist, eine Ausgangsstufe für integrierte Schaltungen, insbesondere für elektronische Speicher, zu schaffen, die sehr zuverlässig ist und ist bei wettbewerbsfähigen Kosten relativ einfach herzustellen.
Dieses Ziel und diese Aufgaben werden gelöst durch eine Ausgangsstufe, insbesondere für elektronische Speicher, mit: einer Eingangssektion, die ein Eingangsdatenwort aufnimmt; einer Verriegelungsschaltung mit einem ersten Ausgang und einem zweiten Ausgang, welcher an die Eingangssektion angeschlossen ist; einem ersten Inverter, der an den zweiten Ausgang angeschlossen ist; einem zweiten Inverter, der an den ersten Ausgang angeschlossen ist, und einer Gegentaktstufe; gekennzeichnet durch einen dritten Inverter, der an den Ausgang des zweiten Inverters angeschlossen ist; einen Erdungstransistor, der vom zweiten Ausgang der Verriegelungsschaltung getrieben wird und den Ausgang des dritten Inverters mit Masse verbindet; wobei die Gegentaktstufe vom Ausgang des ersten und des dritten Inverters getrieben wird.
Die Stufe gemäß der vorliegenden Erfindung umfaßt ferner: einen Kurzschlußtransistor zum Verbinden des Ausgangs des ersten Inverters mit dem Ausgang des zweiten Inverters, einen zwischen dem ersten Inverter und dem Ausgang der Verriegelungsschaltung geschalteten Freigabetransistor; und einen zwischen dem zweiten Inverter und dem zweiten Ausgang der Verriegelungsschaltung geschalteten zweiten Freigabetransistor; sowie eine Sektion zum Aufladen und Entladen der Gegentaktstufe, die zum schnellen Entladen des Gates des ersten Transistors der Gegentaktstufe und zum Aufladen des Gates des zweiten Transistors der Gegentaktstufe während ihrer Operation ausgelegt ist.
Die Merkmale und Vorteile der vorliegenden Erfindung werden deutlich anhand der Beschreibung einer bevorzugten, jedoch nicht ausschließlichen Ausführungsform derselben, die lediglich mittels eines nicht einschränkenden Beispiels in den beigefügten Zeichnungen gezeigt ist. Hierbei ist:
Fig. 1 ein Schaltbild der Stufe gemäß der vorliegenden Erfindung;
Fig. 2 ein verbessertes Schaltbild der Ausgangsstufe gemäß der vorliegenden Erfindung;
Fig. 3 ein Schaubild der Signalformen der Spannungen, die an verschiedenen Knoten der Ausgangsstufe gemäß der vorliegenden Erfindung vorhanden sind für einen Eingangswert, der am Stufeneingang vorhanden ist und einen ersten Logikpegel aufweist;
Fig. 4 ein Schaubild der Signalformen der an den verschiedenen Knoten der Ausgangsstufe gemäß der vorliegenden Erfindung vorhandenen Spannungen für einen Eingangswert, der am Stufeneingang vorhanden ist und einen zweiten Logikpegel aufweist;
Fig. 5 ein Schaubild des Stroms im P-Kanal-Transistor der Gegentaktstufe;
Fig. 6 ein Schaubild des Stroms im N-Kanal-Transistor der Gegentaktstufe.
Wie in Fig. 1 gezeigt, bezeichnet das Bezugszeichen 1 die Eingangssektion der Stufe gemäß der vorliegenden Erfindung. Die Sektion 1 besitzt zwei Eingänge für den Eingabewert: einen ersten Eingang DATAx, der den nicht invertierten Eingangswert empfängt, und einen zweiten Eingang DATAn, der den invertierten Eingangswert empfängt.
Jeder der zwei Eingänge DATAx und DATAn ist jeweils mit dem Gate eines ersten Eingangstransistors 2 und eines zweiten Eingangstransistors 3 verbunden, die beide vom N-Kanal-Typ sind. Die Source-Anschlüsse der Transistoren 2 und 3 sind mit Masse GND verbunden.
Die Eingangstransistoren 2 und 3 sind ferner mit entsprechenden Abtasttransistoren 4 und 5 in Serie verbunden, die ebenfalls vom N-Kanal-Typ sind. Die Gate- Anschlüsse der Abtasttransistoren 4 und 5 werden durch ein Abtastsignal LOAD angesteuert. Das Abtastsignal LOAD kann vorzugsweise impulsartig sein, um eine bessere Entkopplung der Ausgangsstufe von den internen Schaltungen zu erreichen. Die Drain-Anschlüsse der Transistoren 4 und 5 bilden die Ausgänge der Eingangssektion 1.
Die Ausgänge der Eingangssektion 1 sind jeweils mit einem ersten Knoten L und einem zweiten Knoten R einer Verriegelungsschaltung 6 verbunden. Die Verriegelungsschaltung umfaßt einen ersten schmalen (in der Praxis langsamen) P-Kanal- Transistor 7, dessen Drain-Anschluß mit der Versorgungsspannung VDD verbunden ist. Der Source-Anschluß des Transistors 7 ist mit dem Drain-Anschluß eines ersten breiten (schnellen) N-Kanal-Transistors 8 verbunden, dessen Source-Anschluß mit Masse GND verbunden ist. Die Verriegelungsschaltung 6 umfaßt ferner einen zweiten schmalen P-Kanal-Transistor 9, dessen Drain-Anschluß mit der Versorgungsspannung VDD verbunden ist und dessen Source-Anschluß mit dem Drain-Anschluß eines zweiten breiten N-Kanal-Transistors 10 verbunden ist. Der Source-Anschluß des Transistors 10 ist mit Masse GND verbunden. Die relativen Geschwindigkeiten der Transistoren der Verriegelungsschaltung machen diese relativ langsam beim Übergang des Knotens, der den Logikpegel "1" erreicht.
Der erste Knoten L der Verriegelungsschaltung 6 ist zwischen die ersten Transistoren 7 und 8 eingesetzt und mit den Gate-Anschlüssen der zweiten Transistoren 9 und 10 verbunden, während der zweite Knoten R zwischen die zweiten Transistoren 9 und 10 eingesetzt ist und mit den Gate-Anschlüssen der ersten Transistoren 7 und 8 verbunden ist.
Der zweite Knoten R der Verriegelungsschaltung 6 ist mit dem Eingang einer ersten Inverterschaltung mit virtueller Masse 11 verbunden. Der Inverter 11 umfaßt einen breiten P-Kanal-Transistor 12 (um zu bewirken, daß der Übergang des Inverters zu "1" schnell ist), der mit der Versorgungsspannung verbunden ist, sowie einen schmalen N-Kanal-Transistor 13 (um zu bewirken, daß der Übergang des Inverters zu "0" langsam ist), der in Serie mit dem P-Kanal-Transistor 12 geschaltet ist. Der Eingang der Inverterschaltung 1 ist mit den Gate-Anschlüssen der Transistoren 12 und 13 verbunden, während der Ausgang des Inverters 11 von einem Knoten gebildet wird, der zwischen den Transistoren 12 und 13 eingesetzt ist.
Der Inverter 11 ist in Serie geschaltet zum Drain-Anschluß eines ersten Freigabe-N- Kanal-Transistors 14, an dessen Gate-Anschluß ein Freigabesignal OE (Ausgangsfreigabe) angelegt wird. Der Source-Anschluß des Transistors 14 ist mit dem ersten Knoten L der Verriegelungsschaltung 6 und mit dem ersten Ausgang der Eingangssektion 1 verbunden.
Der erste Knoten L der Verriegelungsschaltung 6 ist statt dessen mit virtueller Masse 15 mittels einer zweiten Inverterschaltung verbunden, die einen breiten P- Kanal-Transistor 16 umfaßt (um zu bewirken, daß der Übergang des Inverters zu "1" schnell ist), der mit der Versorgungsspannung verbunden ist, sowie einen schmalen N-Kanal-Transistor 17 (um zu bewirken, daß der Übergang des Inverters zu "0" langsam ist), der in Serie zum P-Kanal-Transistor 16 geschaltet ist. Der Eingang der Inverterschaltung 15 ist mit den Gate-Anschlüssen der Transistoren 16 und 17 verbunden, während der Ausgang des Inverters 15 von einem Knoten gebildet wird, der zwischen die Transistoren 16 und 17 eingesetzt ist.
Der Inverter 15 ist in Serie geschaltet zum Drain-Anschluß eines zweiten Freigabe- N-Kanal-Transistors 18, an dessen Gate-Anschluß das Freigabesignal OE (Ausgangsfreigabe) angelegt wird. Der Source-Anschluß des Transistors 18 ist mit dem zweiten Knoten R der Verriegelungsschaltung 6 und mit dem zweiten Ausgang der Eingangssektion 1 verbunden.
Der Ausgang des zweiten Inverters 15 ist mit einer dritten Inverterschaltung 19 verbunden, die einen schmalen P-Kanal-Transistor 20 (um zu bewirken, daß der Übergang des Inverters zu "1" langsam ist), der mit der Versorgungsspannung verbunden ist, sowie einen breiten N-Kanal-Transistor 21 umfaßt (um zu bewirken, daß der Übergang des Inverters zu "0" schnell ist), der zum P-Kanal-Transistor 20 in Serie geschaltet ist. Der Eingang der Inverterschaltung 19 ist mit den Gate- Anschlüssen der Transistoren 20 und 21 verbunden, während der Ausgang des Inverters 19 von einem Knoten gebildet wird, der zwischen die Transistoren 20 und 21 eingesetzt ist.
Der zweite Knoten R der Verriegelungsschaltung 6 ist ferner mit dem Gate-Anschluß eines N-Kanal-Erdungstransistors 22 verbunden, der den Ausgang des Inverters 19 mit der Massespannung GND verbindet.
Der Ausgang des ersten Inverters 11 ist mit einem ersten Eingang einer Gegentaktstufe 23 verbunden, die vom Gate-Anschluß eines P-Kanal-Transistors 24 gebildet wird, der mit der Versorgungsspannung VDD verbunden ist. Der Ausgang des dritten Inverters 19 ist mit einem zweiten Eingang der Gegentaktschaltung 23 verbunden, der von einem mit Masse verbundenen N-Kanal-Transistor 25 gebildet wird. Der Transistor 24 und der Transistor 25 sind in Serie geschaltet, wobei zwischen diesen ein Ausgangsanschluß OUT eingesetzt ist. Der Anschluß OUT ist ferner mittels eines Kondensators 26 mit der Massespannung verbunden.
Schließlich sind die Ausgänge des ersten Inverters 11 und des zweiten Inverters 15 mit einem P-Kanal-Kurzschlußtransistor 27 verbunden, an dessen Gate-Anschluß das Freigabesignal OE angelegt wird.
Die Operation der Ausgangsstufe gemäß der vorliegenden Erfindung ist folgende.
Es sei angenommen, daß das Freigabesignal OE gleich dem Logikwert "1" ist, d. h. daß die Ausgangsstufe freigegeben ist. Wenn am nicht invertierenden Eingang DATAx der Eingangssektion eine "1" anliegt und am invertierenden Eingang DATAn eine "0" anliegt, wird der Eingangstransistor 2 eingeschaltet. Das Abtastsignal LOAD, das ein periodisches oder gelegentliches Impulssignal ist, schaltet ebenfalls den ersten Abtasttransistor 4 ein. Auf diese Weise wird der erste Knoten L der Verriegelungsschaltung 6 mit Masse verbunden, d. h. er wird auf den logischen Wert "0" gesetzt. Dementsprechend erreichen der zweite Knoten R der Verriegelungsschaltung 6 und der Eingang des ersten Inverters 11 den logischen Pegel "1". Somit liegt der Ausgang des ersten Inverters 11 auf "0", ebenso wie der Gate-Anschluß des P-Kanal-Transistors 24 der Gegentaktstufe 23.
Da andererseits der erste Knoten L der Verriegelungsschaltung 6 auf "0" gesetzt ist, liegt der Ausgang des zweiten Inverters 15 auf "1" und der Ausgang des dritten Inverters 19 ist eine "0". Der Ausgang des dritten Inverters 19 setzt den Gate-Anschluß des N-Kanal-Transistors 25 der Gegentaktstufe 23 auf "0". Der Erdungstransistor 22 setzt ebenfalls dieselbe Leitung auf den Pegel "0".
Auf diese Weise liegt ein logischer Pegel "0" an beiden Transistoren 24 und 25 der Gegentaktstufe 23 an, wobei der Ausgang OUT auf die Versorgungsspannung VDO mittels des Transistors 24 gesetzt wird, d. h. er wird auf den logischen Pegel "1" gesetzt.
Es ist zu beachten, daß der N-Kanal-Transistor 25 schneller auf "0" gesetzt wird als der P-Kanal-Transistor 24, da der Transistor 25 mittels der Transistoren 16 und 21 auf "0" gesetzt wird, die eine relativ größere Breite (Geschwindigkeit) aufweisen, und mittels des Transistors 22, der direkt mit der Verriegelungsschaltung verbunden ist und eine relativ große Breite aufweist, während der Transistor 24 mittels des Transistors 13 auf "0" gesetzt wird, der relativ schmal (langsam) ist.
In ähnlicher Weise ist dann, wenn eine "0" am nicht invertierenden Eingang DATAx anliegt und eine "1" am invertierenden Eingang DATAn anliegt, der P- Kanal-Transistor 24 schneller beim Erreichen des Pegels "1" als der N-Kanal- Transistor 25. Dies liegt daran, daß der Transistor 24 mittels des Transistors 12 auf "1" gesetzt wird, der relativ breit ist, während die Transistoren 17 und 20, die den Transistor 25 auf "1" setzen, relativ schmal (langsam) sind.
Auf diese Weise wird der Kurzschlußstrom vermieden, da die zwei Transistoren 24 und 25 der Gegentaktstufe 23 niemals gleichzeitig eingeschaltet werden können.
Die Operation der Schaltung bei der Bedingung OE = 1, DATAx = 0, DATAn = 1 wird nicht erläutert, da sie anhand der vorangehenden Beschreibung offensichtlich ist.
Nun sei angenommen, daß das Freigabesignal deaktiviert wird, d. h. es gilt OE = 0. Mit einem nicht invertierenden Eingang DATAx = 1 und einem Eingang DATAn = 0 wird der erste Knoten L der Verriegelungsschaltung 6 auf "0" gesetzt, während der zweite Knoten R auf "1" gesetzt wird.
Der erste Knoten L setzt den Ausgang des zweiten Inverters 15 auf "1" und den Ausgang des dritten Inverters auf "0". Dieser Logikpegel wird an den Gate-Anschluß des N-Kanal-Transistors 25 angelegt, der offensichtlich nicht eingeschaltet ist.
Andererseits schaltet der zweite Knoten R der Verriegelungsschaltung 6 den Transistor 13 des ersten Inverters 11 ein, setzt jedoch nicht den Ausgang des Inverters 11 auf den Logikwert "0", da der Freigabetransistor 14 ausgeschaltet ist. Der Ausgang des Inverters 11 ist somit schwebend. Da jedoch der Kurzschlußtransistor 27 eingeschaltet ist, setzt er den Ausgang des ersten Inverters 11 auf den Logikwert des Ausgangs des zweiten Inverters 15, d. h. auf den Logikpegel "1". Auf diese Weise wird eine "1" an das Gate des P-Kanal-Transistors 24 angelegt und der Transistor nicht eingeschaltet. Da beide Transistoren 24 und 25 der Gegentaktstufe 23 nicht eingeschaltet sind, weist der Ausgangsanschluß OUT einen schwebenden Logikpegel auf.
Auf diese Weise wird ein Ausgang der Stufe mit drei Pegeln erreicht, der als "Dreizustand"-Ausgang bekannt ist.
Die Operation der Vorrichtung mit OE = 0, DATAx = 0 und DATAn = 1 kann leicht aus der vorangehenden Beschreibung hergeleitet werden.
Fig. 2 zeigt eine verbesserte Ausführungsform der Ausgangsstufe gemäß der vorliegenden Erfindung, mit besonderem Bezug auf die Aufladungs- und/oder Entladungsgeschwindigkeit der Transistoren der Gegentaktstufe 23.
Die Schaltung der Fig. 2 ist im wesentlichen identisch zur Schaltung der Fig. 1, mit der Ausnahme, daß sie eine Aufladungs- und/oder Entladungssektion für die Gegentaktstufe 23 umfaßt. Die Aufladungs- und Entladungssektion ist mit dem Bezugszeichen 28 bezeichnet. Die Sektion 28 umfaßt einen ersten Entladungs-N- Kanal-Transistor 29, der zum Entladen des Transistors 24 der Gegentaktstufe 23 dient. Der Transistor 29 ist in Serie geschaltet zu einem Entladungskondensator 30, der seinerseits mit Masse GND verbunden ist. Das Gate des Transistors 29 ist mit dem zweiten Knoten R der Verriegelungsschaltung 6 verbunden. Ferner ist ein zweiter Entladungs-N-Kanal-Transistor 31 in Serie geschaltet zum Kondensator 30 und parallel geschaltet zum Transistor 29 und dient zum Entladen des Kondensators 30 nach Masse, mit der er verbunden ist. Das Gate des Transistors 31 ist mit dem ersten Knoten L der Verriegelungsschaltung 6 verbunden.
Die Aufladungs- und Entladungssektion 28 umfaßt ferner einen ersten Aufladungs- P-Kanal-Transistor 32, der zum Aufladen des P-Kanal-Transistors 25 der Gegentaktstufe 23 dient, mit dem er in Serie geschaltet ist. Das Gate des Transistors 32 ist mit dem Ausgang des zweiten Inverters 15 verbunden. Der Transistor 32 ist in Serie geschaltet mit einem Aufladungskondensator 33, der zum Aufladen des Transistors 25 über dem Aufladungstransistor 32 dient. Der Kondensator 33 ist mit seinem anderen Anschluß mit Masse verbunden. Ein zweiter Aufladungs-P- Kanal-Transistor 34, der mit der Versorgungsspannung V00 verbunden ist, ist in Serie geschaltet zum Aufladungskondensätor 33 und parallel geschaltet zum ersten Aufladungstransistor 32. Das Gate des zweiten Aufladungstransistors 34 ist mit dem ersten Knoten L der Verriegelungsschaltung 6 verbunden.
Die Abmessungen der Kondensatoren 30 und 33 sind so gesetzt, daß die Aktivierungsspannung an den Gate-Anschlüssen der Transistoren 24 und 25 der Gegentaktstufe 23 so beschaffen ist, daß sie den maximalen Stromimpuls der endgültigen Gegentaktstufe begrenzt und den Gradienten dV/dt an den Transistoren 24 und 25 senkt, wodurch die kapazitiven/induktiven Erscheinungen (Schwingungen) reduziert werden, welche Störungen hervorrufen.
Die Operation des Abschnitts der Ausgangsstufe, der nicht die Aufladungs- und Entladungssektion 28 enthält, ist identisch zur Operation der Schaltung der Fig. 1, weshalb im folgenden nur die Operation der Aufladungs- und Entladungssektion 28 erläutert wird.
Es sei angenommen, daß der erste Knoten L der Verriegelungsschaltung 6 auf den Logikpegel "1" gesetzt ist und der zweite Knoten R auf den Logikpegel "0" gesetzt ist. Der an den Gate-Anschlüssen der Transistoren der Gegentaktstufe 23 anliegende Logikpegel ist eine "1", wodurch der Transistor 25 eingeschaltet wird. Jedoch ist eine "1" am Ausgang des zweiten Inverters 15 vorhanden, weshalb der erste Aufladungstransistor 32 ebenfalls eingeschaltet wird. Der Transistor 32 lädt das Gate des Transistors 25 mit der am Aufladungskondensator 33 vorhandenen Spannung V00 auf, welcher im voraus geladen worden ist, wie im folgenden erläutert wird.
Gleichzeitig wird der erste Entladungstransistor 29 ausgeschaltet, während der zweite Entladungstransistor 31 eingeschaltet wird und die Ladung des Entladungskondensators 30 entlädt, wobei die Spannung über dem Kondensator auf Massespannung gesetzt wird.
Wenn die Verriegelungsschaltung 6 ihren Zustand verändert, d. h. wenn der erste Knoten L auf "0" gesetzt wird und der zweite Knoten R auf "1" gesetzt wird, liegt ein Logikpegel "0" an den Gate-Anschlüssen der Transistoren der Gegentaktstufe 23 an. Somit wird der P-Kanal-Transistor 24 eingeschaltet. Ferner wird auch der erste Entladungstransistor 29 eingeschaltet und entlädt die Ladung, die am Gate des Transistors 24 vorhanden ist, in den Entladungskondensator 30. Gleichzeitig wird der erste Aufladungstransistor ausgeschaltet, während der zweite Aufladungstransistor eingeschaltet wird und den Kondensator 33 mit der Versorgungsspannung VDD auflädt.
Die Fig. 3 und 4 zeigen verschiedene Signalformen der Spannungen, die an bestimmten Knoten der Stufe gemäß der vorliegenden Erfindung vorhanden sind. Die Knoten L und R sind der erste und der zweite Knoten der Verriegelungsschaltung 6. Der Knoten DATAx ist der Knoten des nicht invertierenden Eingangs der Eingangssektion 1. Der Knoten D ist das Gate des Transistors 24 der Gegentaktstufe 23. Der Knoten E ist das Gate des Transistors 25 der Gegentaktstufe 23. Der Knoten OUT ist der Ausgang der Stufe gemäß der vorliegenden Erfindung.
Wenn wie in Fig. 3 gezeigt das Eingangsdatum DATAx auf den Pegel "1" ansteigt, fällt der zweite Knoten R aufgrund der Konfiguration der Verriegelungsschaltung 6 (der relativen Geschwindigkeiten der Transistoren) sofort auf "0". Unmittelbar anschließend steigt aufgrund der Geschwindigkeit der treibenden Transistoren der Knoten D (das Gate des Transistors 24, der abgeschaltet ist) auf den Pegel "1" an. Nur nachdem dies aufgetreten ist, steigt der erste Knoten L der Verriegelungsschaltung 6 auf den Pegel "1" an. Die Spannung über dem Knoten E (dem Gate des Transistors 25, der eingeschaltet ist) steigt dagegen zuerst mit einem sehr steilen Gradienten aufgrund der kapazitiven Entladung des Kondensators 33 auf das Gate des Transistors 25 an, der schnell einen optimalen Pegel setzt, und steigt anschließend mit einem weniger steilem Gradienten an und erreicht ihren asymptotischen Pegel VDD mittels des resistiven Transistors 20. Der Ausgang OUT fällt mit einem Gradienten, der ein lineares Verhalten aufweist (Entladen des Kondensators 26 mit konstantem Strom), wie in der Figur gezeigt ist.
In Fig. 4 ist der entgegengesetzte Fall gezeigt. Wenn der Eingangswert DATAx (nicht gezeigt) auf "0" fällt, fällt unmittelbar anschließend der erste Knoten L aufgrund der Konfiguration der Verriegelungsschaltung 6. Diesem Knoten folgt unmittelbar der Knoten E (das Gate des Transistors 25, der ausgeschaltet ist), wobei nur anschließend der Knoten R auf den Wert "1" ansteigt. Der Knoten D (das Gate des Transistors 24, der eingeschaltet ist) fällt zuerst mit einem sehr steilen Gradienten aufgrund der Aufladungs- und Entladungssektion 28 (die das Gate des Transistors 24 auf einen optimalen Wert entlädt) und setzt anschließend die vollständige Entladung bis auf GND mit einem weniger steilen Gradienten fort aufgrund des resistiven Pfades der Transistoren 13 und 14.
Der Ausgang OUT wird im wesentlichen mit konstantem Strom des Kondensators 26 aufgeladen.
Es ist zu beachten, daß ein Transistor der Gegentaktstufe immer ausgeschaltet wird, bevor der andere Transistor eingeschaltet wird, wodurch der Kurzschlußstrom beseitigt wird. Aufgrund des steilen Gradienten der schnellen Ladung/Entladung der Ausgangstransistoren werden ferner die am Ausgang der Stufe vorhandenen Störungen deutlich reduziert.
Die Fig. 5 und 6 zeigen jeweils das Verhalten der Ströme der Transistoren 24 und 25 der Gegentaktstufe 23 mit und ohne Aufladungs- und Entladungssektion 28. Das Signal OUT zeigt den Strom mit der Sektion 28 und das Signal OUT' zeigt den Strom ohne die Sektion 28. Wie deutlich gezeigt ist, ist die Amplitude der Stromspitzen deutlich reduziert, was eine erste Verbesserung hinsichtlich der von der Gegentaktstufe 23 erzeugten Störungen darstellt.
Ferner ist der Impulsgradient deutlich reduziert, wobei dies ferner die induktiven Effekte deutlich reduziert, die immer mit den Bond-Verbindungen der Ausgänge der integrierten Schaltungen verknüpft sind.
Aus dem Vorangehenden wird deutlich, daß die vorliegende Erfindung die beabsichtigten Ziele und Aufgaben vollständig erfüllt.
Die vorgestellte Erfindung kann zahlreichen Abwandlungen und Variationen unterworfen werden, die alle im Umfang des erfinderischen Konzepts liegen.
Zum Beispiel können die Polaritäten der Transistoren invertiert werden.
Obwohl die dargestellten Transistoren vom MOSFET-Typ sind, können sie auch anderen Arten entsprechen.
Schließlich können alle Einzelheiten durch andere technische Äquivalente ersetzt werden.
In der Praxis können die verwendeten Materialien sowie die Formen und Abmes sungen beliebig sein, entsprechend den Anforderungen, ohne hierdurch den Schutzumfang der folgenden Ansprüche zu verlassen.
Wenn den technischen Merkmalen, die in irgendeinem Anspruch erwähnt sind, Bezugszeichen folgen, sind diese Bezugszeichen zum alleinigen Zweck der Steigerung des Verständnisses der Ansprüche eingeschlossen, weshalb solche Bezugszeichen keine einschränkende Wirkung auf den Umfang des jeweiligen Elements haben, das durch solche Bezugszeichen beispielhaft identifiziert wird.

Claims

1. Ausgangsstufe für integrierte Schaltungen, insbesondere für elektronische Speicher, mit:

einer Eingangssektion (1), die ein Eingangsdatenwort aufnimmt;

einer Verriegelungsschaltung (6) mit einem ersten Ausgang (L) und einem zweiten Ausgang (R), welcher an die Eingangssektion (1) angeschlossen ist;

einem ersten Inverter (11), der an den zweiten Ausgang (R) angeschlossen ist;

einem zweiten Inverter (15), der an den ersten Ausgang (L) angeschlossen ist;

einer Gegentaktstufe (23);

gekennzeichnet durch

einen dritten Inverter (19), der an den Ausgang des zweiten Inverters angeschlossen ist;

einem Erdungstransistor (22), der vom zweiten Ausgang (R) der Verriegelungsschaltung (6) getrieben wird und den Ausgang des dritten Inverters (19) mit Masse verbindet; und

wobei die Gegentaktstufe (23) vom Ausgang des ersten (11) und des dritten (19) Inverters getrieben wird.

2. Ausgangsstufe nach Anspruch 1,

dadurch gekennzeichnet, daß der erste (11) und zweite (15) inverter von der virtuellen Masse-Art sind.

3. Ausgangsstufe nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß sie einen Kurzschlußtransistor (27) zur Verbindung des Ausgangs des ersten Inverters (11) mit dem Ausgang des zweiten Inverters (15), einen zwischen dem ersten Inverter (11) und dem ersten Ausgang (L) der Verriegelungsschaltung (6) geschalteten Freigabetransistor (14); und einen zwischen dem zweiten Inverter (15) und dem zweiten Ausgang (R) der Verriegelungsschaltung (6) geschalteten zweiten Freigabetransistor (18) aufweist.

4. Ausgangsstufe nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangssektion (1) einen invertierenden Eingang (DATAn) und einen nicht-invertierenden Eingang (DATAx) aufweist.

5. Ausgangsstufe nach Anspruch 1, dadurch gekennzeichnet, daß die Eingangssektion (1) eine Einrichtung (4, 5) zum Abtasten der Eingänge aufweist.

6. Ausgangsstufe nach Anspruch 4, dadurch gekennzeichnet, daß der nicht-invertierende Eingang (DATAx) einen an Masse angeschlossenen ersten Transistor (2) und der invertierende Eingang (DA- TAn) einen an Masse angeschlossenen zweiten Transistor (3) treibt.

7. Ausgangsstufe nach Anspruch 5, dadurch gekennzeichnet, daß die Abtasteinrichtung (4, 5) einen dritten Transistor (4), der in Reihe mit dem ersten Transistor (2) geschaltet ist, und einen vierten Transistor (5) aufweist, der in Reihe mit dem zweiten Transistor (3) geschaltet ist, wobei die dritten und vierten Transistoren von einem Abtastsignal (LOAD) getrieben werden.

8. Ausgangsstufe nach Anspruch 1, dadurch gekennzeichnet, daß die Verriegelungsschaltung (6) einen ersten Transistor (7) einer ersten Polarität, welcher mit einem zweiten Transistor (8) einer zweiten Polarität in Reihe geschaltet ist, und einen dritten Transistor (9) einer ersten Polarität aufweist, welcher mit einem vierten Transistor (10) einer zweiten Polarität in Reihe geschaltet ist, wobei der erste Ausgang (L) zwischen dem ersten (7) und dem zweiten (8) Transistor geschaltet, der zweite Ausgang (R) zwischen dem dritten (9) und dem vierten (10) Transistor geschaltet, der erste Ausgang (L) an den Gates des dritten (9) und des vierten (10) Transistors angeschlossen und der zweite Ausgang (R) an den Gates des ersten (7) und des zweiten (8) Transistors angeschlossen ist.

9. Ausgangsstufe nach Anspruch 8, dadurch gekennzeichnet, daß der erste (7) und der dritte (9) Transistor langsamer als der zweite (8) und der vierte (10) Transistor ist.

10. Ausgangsstufe nach Anspruch 1, dadurch gekennzeichnet, daß der erste Inverter (11) einen ersten Transistor (12) einer ersten Polarität aufweist, der mit einem zweiten Transistor (13) einer zweiten Polarität in Reihe geschaltet ist, wobei der Eingang des Inverters von den Gates der Transistoren gebildet wird und der Ausgang zwischen den ersten und zweiten Transistoren geschaltet ist.

11. Ausgangsstufe nach Anspruch 10, dadurch gekennzeichnet, daß der erste Transistor (12) schneller als der zweite Transistor (13) ist.

12. Ausgangsstufe nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Inverter (15) einen ersten Transistor (16) einer ersten Polarität aufweist, welcher mit einem zweiten Transistor (17) einer zweiten Polarität in Reihe geschaltet ist, wobei der Eingang des Inverters von den Gates der Transistoren gebildet wird und der Ausgang zwischen den ersten und den zweiten Transistoren geschaltet ist.

13. Ausgangsstufe nach Anspruch 12, dadurch gekennzeichnet, daß der erste Transistor (16) schneller als der zweite Transistor (17) ist.

14. Ausgangsstufe nach Anspruch 1, dadurch gekennzeichnet, daß der dritte Inverter (19) einen ersten Transistor (20) einer zweiten Polarität aufweist, welcher mit einem zweiten Transistor (21) einer ersten Polarität in Reihe geschaltet ist, wobei der Eingang des Inverters von den Gates der Transistoren gebildet wird und der Ausgang zwischen den ersten und zweiten Transistoren geschaltet ist.

15. Ausgangsstufe nach Anspruch 14, dadurch gekennzeichnet, daß der zweite Transistor (21) schneller als der erste Transistor (20) ist.

16. Ausgangsstufe nach Anspruch 14, dadurch gekennzeichnet, daß der Erdungstransistor (22) schneller als der erste Transistor (20) ist.

17. Ausgangsstufe nach Anspruch 1, dadurch gekennzeichnet, daß die Gegentaktstufe (23) einen ersten Transistor (24) einer ersten Polarität aufweist, welcher an einen zweiten Transistor (25) einer zweiten Polarität angeschlossen ist.

18. Ausgangsstufe nach Anspruch 17, dadurch gekennzeichnet, daß sie eine Sektion zum Aufladen und Entladen (28) der Gegentaktstufe (23) aufweist, welche während ihres Betriebes das Gate des ersten Transistors (24) schnell entlädt und das Gate des zweiten Transistors (25) schnell auflädt.

19. Ausgangsstufe nach Anspruch 18, dadurch gekennzeichnet, daß die Aufladungs- und Entladungs-Sektion einen ersten Schnellentladungskondensator (30) und einen zweiten Schnellaufladungskondensator (33) aufweist.

20. Ausgangsstufe nach Anspruch 19, dadurch gekennzeichnet, daß die Aufladungs- und Entladungs-Sektion (28) einen ersten Transistor (29) der zweiten Polarität, welcher den Entladungskondensator (30) mit dem Gate des ersten Transistors (24) der Gegentaktstufe verbindet, und einen zweiten Transistor (32) aufweist, welcher den Aufladungskondensator (33) mit dem Gate des zweiten Transistors (25) der Gegentaktstufe verbindet, wobei der erste Transistor (29) vom zweiten Ausgang (R) der Verriegelungsschaltung (6) getrieben und der zweite Transistor (32) vom Ausgang des zweiten Inverters (15) getrieben wird.

21. Ausgangsstufe nach Anspruch 20, dadurch gekennzeichnet, daß die Aufladungs- und Entladungs-Sektion (28) einen dritten Transistor (31) der zweiten Polarität, welcher den Entladungskondensator (30) mit Masse verbindet, und einen vierten Transistor (34) der ersten Polarität aufweist, welcher den Aufladungskondensator (33) mit einer Spannungsversorgung (VDD) verbindet, wobei die dritten und vierten Transistoren vom ersten Ausgang (L) der Verriegelungsschaltung (6) getrieben werden.