DE69034071T2 - Halbleiteranordnung - Google Patents

Halbleiteranordnung Download PDF

Info

Publication number
DE69034071T2
DE69034071T2 DE69034071T DE69034071T DE69034071T2 DE 69034071 T2 DE69034071 T2 DE 69034071T2 DE 69034071 T DE69034071 T DE 69034071T DE 69034071 T DE69034071 T DE 69034071T DE 69034071 T2 DE69034071 T2 DE 69034071T2
Authority
DE
Germany
Prior art keywords
layer
semiconductor device
insulating layer
pad portion
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE69034071T
Other languages
English (en)
Other versions
DE69034071D1 (de
Inventor
Tadaaki Minato-ku Ono
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of DE69034071D1 publication Critical patent/DE69034071D1/de
Application granted granted Critical
Publication of DE69034071T2 publication Critical patent/DE69034071T2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12036—PN diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20106—Temperature range 200 C=<T<250 C, 473.15 K =<T < 523.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20107—Temperature range 250 C=<T<300 C, 523.15K =<T< 573.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20108—Temperature range 300 C=<T<350 C, 573.15K =<T< 623.15K
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/20—Parameters
    • H01L2924/201—Temperature ranges
    • H01L2924/20109—Temperature range 350 C=<T<400 C, 623.15K =<T< 673.15K

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

  • Die vorliegende Erfindung bezieht sich auf eine Verbesserung bei Elektroden einer Halbleitereinrichtung, in welcher ein Draht vom Kupfertyp als ein Verbindungsdraht verwendet wird.
  • Im Allgemeinen wird bei einer Hochfrequenzhalbleitereinrichtung, einem integrierten Schaltkreis und Ähnlichem eine Elektrode aus Aluminium gebildet. Das Aluminium gestattet es, dass ein Kontaktfläche auf einer Oxidschicht auf einem Siliziumsubstrat ausgebildet wird.
  • 1 ist eine Querschnittsansicht, die eine vorbekannte Halbleitereinrichtung zeigt.
  • In 1 wird Element 13, das einen PN-Übergang aufweist, wie etwa ein Transistor, in der Oberflächenregion des Siliziumsubstrats 11 ausgebildet. Oxidschicht 12 wird auf dem Siliziumsubstrat 11 gebildet und hat Kontaktloch 14 zum Ausziehen einer Elektrode. Aluminiumelektrode 15 ist somit durch Kontaktloch 14 ausgezogen und gestattet einer Kontaktfläche, auf der Oxidschicht 12 gebildet zu werden.
  • Die oben beschriebene Konfiguration der vorbekannten Halbleitereinrichtung hat den Nachteil, dass sich eine Beanspruchung unmittelbar unter der Kontaktfläche lokal konzentriert.
  • Wie in 2 veranschaulicht, wird Halbleiterchip 16, der die oben beschriebene Konfiguration der vorbekannten Halbleitereinrichtung einschließt, auf Systemträger 17 befestigt. Aluminiumelektrode 15 wird somit mittels aus Kupfer, Kupferlegierung o.ä. bestehendem Draht 18 vom Kupfertyp mit einem externen Leiterstift verbunden. Da der Draht steif genug ist, um als Verbindungsdraht verwendet zu werden, wird Aluminiumelektrode 15 gebogen, um mit dem externen Leiterstift kontaktiert zu werden. Bei der vorbekannten Halbleitereinrichtung wird Halbleiterchip 16 stark beschädigt und Riss 19 kann leicht in der Oxidschicht 12 unmittelbar unter der Kontaktfläche oder sogar im Siliziumsubstrat 11 unter Oxidschicht 12 auftreten.
  • Falls Riss 19 in Oxidschicht 12 auftritt, kann ein Isolationszustand nicht erhalten werden und ein Leck oder ein Kurzschluss wird zwischen Elektroden verursacht werden.
  • GB-2 092 376 offenbart eine Halbleitereinrichtung, in der eine Siliziumnitridslage auf einer PSG-Lage bereitgestellt wird, um dadurch die PSG-Lage vor Feuchtigkeit zu schützen, die durch eine Verbindungsöffnung eindringt. Die Siliziumnitridlage und PSG-Lage werden beide unter der Verbindungsöffnung und zwischen einer Metallisierungslage und einer Siliziumdioxidlage bereit gestellt. EP-A-0 271 110 offenbart eine Halbleitereinrichtung, in der ein Kupfer- oder Kupferlegierungsverbindungsdraht mit einer Elektrodenfläche verbunden ist, in der die Elektrodenfläche aus einem ersten Metall gebildet ist, das in ohm'schem Kontakt mit einem Halbleiterelement steht, in der eine zweite Metalllage, die hart genug ist, um beim Drahtverbindungsschritt nicht deformiert zu werden, über dem ersten Metall bereit gestellt wird und eine dritte Metalllagge zum Verbinden des Kupferdrahtes über der zweiten Lage bereit gestellt ist, wobei diese dritte Metalllage weich genug ist, um durch den Kupferverbindungsdraht deformiert zu werden. Dokument EP-A-0 328 262, das nach dem Prioritätsdatum der vorliegenden Erfindung veröffentlicht worden war, offenbart eine Kontaktfläche, unter der als Sandwich Siliziumoxid- und Siliziumnitridlagen zum Schutz der Komponenten unterhalb der Kontaktfläche bereit gestellt werden. Patent Abstracts of Japan, Band 1, Nr. 139 (E-064) vom 15.11.1977 offenbart eine Halbeitereinrichtung, in der ein Siliziumcarbidfilm zum Zwecke der Feuchtigkeits- und thermischen Beständigkeit verwendet wird und mit einem Film von PSG und Siliziumnitrid kombiniert wird. US-4,507,673 offenbart einen Halbleiter Eine Halbleitereinrichtung gemäß noch einem anderen Aspekt der vorliegenden Erfindung umfasst:
    ein Halbleitersubtrat, auf dem ein Halbleiterelement ausgebildet ist;
    eine erste Isolierschicht, die ein Kontaktloch in einem vorgegebenen Bereich aufweist;
    eine mit dem Halbleiterelement durch das Kontaktloch verbundene Metallschicht zum Ausbilden einer Kontaktfläche auf der ersten Isolierschicht; und
    eine zweiten Isolierschicht, die zwischen der ersten Isolierschicht und der Kontaktfläche gebildet ist und die steifer ist als die erste Isolierschicht.
  • Diese Erfindung kann anhand der folgenden detaillierten Beschreibung, wenn zusammen mit den beigefügten Zeichnungen betrachtet, besser verstanden werden, in denen:
  • 1 eine Querschnittsansicht ist, die eine konventionelle Halbleitereinrichtung zeigt;
  • 2 eine Querschnittsansicht ist, die einen Halbleiterchip zeigt, der die in 1 gezeigte konventionelle Halbleitereinrichtung beinhaltet, in der Draht vom Kupfertyp als Verbindungsdraht verwendet wird;
  • 3 eine Querschnittsansicht ist, die eine Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt; und
  • 4 eine Querschnittsansicht ist, die einen Halbleiterchip zeigt, der die in 3 gezeigte Halbleitereinrichtung beinhaltet, in der ein Draht vom Kupfertyp als Verbindungsdraht verwendet wird.
  • Eine Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Die allen Zeichnungen gemeinen Elemente werden durch gleiche Bezugszeichen bezeichnet, um Wiederholungen der Beschreibung derselben Elemente zu vermeiden.
  • 3 ist eine Querschnittsansicht, die eine Halbleitereinrichtung gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • In 3 wird Element 32 mit einem PN-Übergang im Oberflächenbereich des Siliziumsubstrats 31 ausgebildet. Eine Siliziumoxidschicht (SiO2-Schicht) wird auf dem Siliziumsubstrat 31 ausgebildet, um so eine ersten Isolierschicht 33 zu bilden. Kontaktloch 34 zum Ausziehen einer Elektrode wird in der Oxidschicht 33 gebildet. Aluminiumelektroden 35 wird so durch Kontaktloch 34 ausgezogen und gestattet die Ausbildung einer Kontaktfläche. Eine Siliziumcarbidschicht als eine Schicht, die eine zweite Isolierschicht 36 ausbildet, die steifer als die Oxidschicht 33 ist, wird zwischen der Kontaktfläche und der Oxidschicht 33 gebildet.
  • 4 ist eine Querschnittsansicht, die einen Halbleiterchip zeigt, der die in 3 gezeigte Halbleitereinrichtung beinhaltet, in dem ein Draht vom Kupfertyp als ein Verbindungsdraht verwendet wird.
  • In 4 ist Halbleiterchip 37 auf dem die in 3 gezeigte Halbleitereinrichtung auf Systemträger 38 montiert. Systemträger 38 wird dann auf 200 bis 450°C erhitzt und Draht 39 vom Kupfertyp wird mit der Kontaktfläche des Halbleiterchips 37 durch Thermokompressionsverbindung oder Vibration (Ultraschall) verbunden.
  • Wenn Draht 39 vom Kupfertyp mit der Kontaktfläche verbunden wird, werden Kugel 39a des Drahts 39 und als Kontaktfläche dienende Aluminiumelektrode 35 deformiert, was einen Stoß in einem unteren Bereich der Kontaktfläche verursacht. Da die Siliziumcarbidschicht 36, die steifer als Oxidschicht 33 ist, unmittelbar unter der Kontaktfläche ausgebildet ist, mit der Draht 39 verbunden wird, kann eine lokal konzentrierte Beanspruchung unmittelbar unter der Kontaktfläche verhütet und somit ein Stoß vermindert werden.
  • Konventionellerweise hatten 5 bis 30% der hergestellten Halbleitereinrichtungen als anfängliche Kennzeichen Leckdefekte und Spannungsstandhaltungsdefekte. Mit der vorliegenden Erfindung kann die Rate von Halbleitereinrichtungen mit solchen Defekten auf unter 0,01% gesenkt werden. Es zeigte sich aus einem Hochtemperatur-Bank-(Shelf)-Test und einem Hitzezyklustest, dass die Halbleitereinrichtung der vorliegenden Erfindung eine 10-fach längere Haltbarkeit als die vorbekannte Einrichtung aufweist.
  • Ein Verfahren zur Herstellung einer Halbleitereinrichtung gemäß der vorliegenden Erfindung wird unter Bezugnahme auf 3 beschrieben werden.
  • Zuerst wird Oxidschicht 33 auf Siliziumsubstrat 31 ausgebildet, in dem Element 32 ausgebildet wird, und Kontaktloch 34 in einer vorgegebenen Region der Oxidschicht 33 gebildet wird. Siliziumcarbidschicht 36 wird dann auf Oxidschicht 33 durch das LPCVD-Verfahren abgelagert und wird durch den PEP (photo etching process, Fotoätzverfahren) mit einem Muster versehen. Danach wird Aluminium auf Siliziumcarbidschicht 36 abgelagert und dann ein Muster ausgebildet, um Aluminiumelektrode 35 mit einer Kontaktfläche auszubilden.
  • Um die Stufenabdeckung (step coverage) der Aluminiumelektrode 35 zu erhöhen, ist es effektiv, durch die CVD-Methode eine Oxidschicht auf Siliziumcarbidschicht 36 auszubilden.
  • Vorzugsweise wird die Dicke der Siliziumcarbidschicht 36, die unmittelbar unter der Kontaktfläche ausgebildet wird, in einem Bereich liegen, der geeignet ist, einen Effekt zur Reduzierung eines durch das Verbinden des Verbindungsdrahts verursachten Stoßes zu erzielen.
  • Es ist wünschenswert, dass die Dicke der durch die Siliziumcarbidschicht 36 gebildeten Nitridschicht zumindest 50 nm (500 Å) beträgt, und es ist am effektivsten, dass die Dicke von 100 bis 300 nm (1000 bis 3000 Å) reicht.
  • In der obigen Ausführungsform wird die Siliziumcarbidschicht 36 als eine Komponente zur Verminderung eines Stoßes verwendet, die unmittelbar unterhalb der Kontaktfläche gebildet wird. Sogar wenn die Siliziumcarbidschicht in Kombination mit einer Stickstoffkomponente verwendet wird, kann der gleiche Effekt erzielt werden.
  • Es versteht sich, dass die vorliegende Erfindung auf alle Halbleiterleiterelemente, wie auch auf Transistoren, Dioden und IC-Elemente, angewendet werden kann.
  • Bezugszeichen in den Ansprüchen dienen dem besseren Verständnis und sollen den Schutzbereich nicht beschränken.

Claims (3)

  1. Halbleitereinrichtung, umfassend: ein Halbleitersubstrat (31); eine erste Isolierschicht (33) aus Siliziumoxid, ausgebildet auf dem Halbleitersubstrat; eine Metallschicht (35) aus Aluminium mit einem Kontaktfleckabschnitt, ausgebildet auf der ersten Isolierschicht; eine zweite Isolierschicht (36), ausgebildet zwischen der ersten Isolierschicht und dem Kontaktfleckabschnitt und in Kontakt mit der ersten Isolierschicht und dem Kontaktfleckabschnitt, und einen Verbindungsdraht (39), verbunden mit dem Kontaktfleckabschnitt, dadurch gekennzeichnet, dass die zweite Isolierschicht unmittelbar unter dem Kontaktfleckabschnitt ausgebildet ist und steifer ist als die erste Isolierschicht um lokal konzentrierte Beanspruchung unter dem Kontaktfleckabschnitt zu verhüten, die zweite Isolierschicht aus Siliziumkarbid gebildet ist; und der Verbindungsdraht (39) aus Kupfer oder einer Kupfer enthaltenden Legierung besteht.
  2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Isolierschicht (36) eine Dicke von 50 nm (500 A) oder mehr hat.
  3. Halbleitereinrichtung nach einem der Ansprüche 1 und 2; gekennzeichnet durch ein in dem Substrat (31) ausgebildetes Halbleiterelement; wobei die erste Isolierschicht ein Kontaktloch in einer vorbestimmten Region davon hat; und die Metallschicht (35) mit dem Halbleiterelement durch das Kontaktloch verbunden ist.
DE69034071T 1989-06-27 1990-06-27 Halbleiteranordnung Expired - Fee Related DE69034071T2 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1164533A JPH0682704B2 (ja) 1989-06-27 1989-06-27 半導体装置
JP16453389 1989-06-27

Publications (2)

Publication Number Publication Date
DE69034071D1 DE69034071D1 (de) 2003-06-18
DE69034071T2 true DE69034071T2 (de) 2004-01-08

Family

ID=15794971

Family Applications (1)

Application Number Title Priority Date Filing Date
DE69034071T Expired - Fee Related DE69034071T2 (de) 1989-06-27 1990-06-27 Halbleiteranordnung

Country Status (4)

Country Link
EP (1) EP0405501B1 (de)
JP (1) JPH0682704B2 (de)
KR (1) KR930011456B1 (de)
DE (1) DE69034071T2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7612457B2 (en) 2007-06-21 2009-11-03 Infineon Technologies Ag Semiconductor device including a stress buffer

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1107979C (zh) 1995-07-14 2003-05-07 松下电器产业株式会社 半导体器件的电极结构、形成方法及安装体和半导体器件
US6875687B1 (en) 1999-10-18 2005-04-05 Applied Materials, Inc. Capping layer for extreme low dielectric constant films
EP1094506A3 (de) * 1999-10-18 2004-03-03 Applied Materials, Inc. Schutzschicht für Filme mit besonders kleiner Dielektrizitätskonstante

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57113235A (en) * 1980-12-29 1982-07-14 Nec Corp Semiconductor device
JPS5886733A (ja) * 1981-11-18 1983-05-24 Nec Corp 半導体装置
JPS6031243A (ja) * 1983-08-01 1985-02-18 Nec Corp 半導体装置
JPS61196552A (ja) * 1985-02-26 1986-08-30 Nec Corp 半導体集積回路装置
JPS6218060A (ja) * 1985-07-16 1987-01-27 Nec Corp 半導体装置
JPS6232617A (ja) * 1985-08-02 1987-02-12 Matsushita Electronics Corp 半導体装置およびその製造方法
US4949150A (en) * 1986-04-17 1990-08-14 Exar Corporation Programmable bonding pad with sandwiched silicon oxide and silicon nitride layers
JPS63148646A (ja) * 1986-12-12 1988-06-21 Toshiba Corp 半導体装置
JPS6484724A (en) * 1987-09-28 1989-03-30 Nec Corp Semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7612457B2 (en) 2007-06-21 2009-11-03 Infineon Technologies Ag Semiconductor device including a stress buffer

Also Published As

Publication number Publication date
KR910001924A (ko) 1991-01-31
JPH0682704B2 (ja) 1994-10-19
KR930011456B1 (ko) 1993-12-08
JPH0330347A (ja) 1991-02-08
EP0405501A2 (de) 1991-01-02
EP0405501A3 (en) 1991-07-24
DE69034071D1 (de) 2003-06-18
EP0405501B1 (de) 2003-05-14

Similar Documents

Publication Publication Date Title
DE69735318T2 (de) Flip-Chip-Halbleiter mit Teststruktur und seine Herstellung
DE4201792C2 (de) Anschlußelektrodenstruktur und Verfahren zu deren Herstellung
US4060828A (en) Semiconductor device having multi-layer wiring structure with additional through-hole interconnection
DE69133497T2 (de) Leiterrahmen für eine Halbleiteranordnung und dessen Herstellungsverfahren
DE3640249A1 (de) Halbleitervorrichtung (halbleiterbaustein)
DE69233550T2 (de) Plastikumhüllte integrierte Halbleiterschaltung mit einer Verdrahtungschicht
DE112009001017B4 (de) Mehrschichtige Dickmetallisierungsstruktur für ein mikroelektronische Einrichtung, integrierte Schaltung, die diese beinhaltet, und Verfahren zum Herstellen einer integrierten Schaltung, die diese beeinhaltet
DE3880003T2 (de) Halbleiteranordnung mit einer leiterschicht unter dem kontaktfleck.
DE102004004532B4 (de) Halbleitervorrichtung
DE3134343C2 (de) Halbleiteranordnung
DE60132855T2 (de) Kontaktierungsstruktur einer integrierten Leistungsschaltung
DE10196065B3 (de) Verbindungsstruktur für eine integrierte Schaltung, Verfahren zur Herstellung der Verbindungsstruktur und integrierte Schaltung mit der Verbindungsstruktur
DE69125047T2 (de) Halbleiteranordnung mit einer isolierenden Schicht
DE4131413A1 (de) Bondierungsverfahren fuer halbleiterchips
DE102004030056B4 (de) Ausgeformte Halbleitervorrichtung
DE10333841A1 (de) Halbleiterbauteil in Halbleiterchipgröße mit flipchipartigen Außenkontakten und Verfahren zur Herstellung desselben
DE102011053149C5 (de) Die-Anordnung und Verfahren zum Prozessieren eines Dies
DE102004025908A1 (de) Halbleitervorrichtung
DE112008000592T5 (de) Chip-Kontaktierhügel aus Kupfer mit Elektromigrationskappe und Lötmittelüberzug
DE2033532C3 (de) Halbleiteranordnung mit einer Passivierungsschicht aus Siliziumdioxid
DE60133772T2 (de) Selbstpassivierende lasersicherung aus kupfer
DE102012109319A1 (de) Bump-on-Trace-Baugruppenstruktur und Verfahren zur Herstellung derselben
DE69034071T2 (de) Halbleiteranordnung
EP0552195B1 (de) Eine hybride halbleiterstruktur
DE69735610T2 (de) Montagestruktur für eine integrierte Schaltung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee