DE69022122T2

DE69022122T2 - Frequenzsteuerschaltung für VCO.

Info

Publication number: DE69022122T2
Application number: DE69022122T
Authority: DE
Inventors: Paul Wingshing Chung; Ralph Leonard Gee; Luke Chung Kuang Lang; Paik Saber
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-06-07
Filing date: 1990-06-06
Publication date: 1996-05-02
Anticipated expiration: 2010-06-07
Also published as: JPH0329516A; DE69022122D1; EP0402113A3; EP0402113B1; EP0402113A2; US4929918A

Description

Technisches Fachgebiet der Erfindung

Diese Erfindung bezieht sich auf eine Schaltung, die zum Einstellen und dynamischen Anpassen der Freilauffrequenz eines spannungsgesteuerten Oszillators (VCO) in einer phasensynchronisierten Schleife (PLL) geeignet ist.

Hintergrund der Erfindung

Momentan wird in allen PLLs, mit Ausnahme der voll digital implementierten PLLs, ein VCO als Taktgabemittel verwendet. Ein VCO wird für diesen Zweck zum Beispiel beim Entwurf eines magnetischen Aufzeichnungskanals verwendet.
Ein Hauptproblem beim Entwurf von PLLs ist die Sicherstellung einer sehr engen Toleranz für die Freilauffrequenz des VCO. Um dies zu erreichen, werden in den Entwurf des VCO-Schaltsystems oft Temperaturausgleichstechniken einbezogen. Da die Veränderungen der Prozeßparameter (zum Beispiel Oxid-Dicke, Schwellenspannung etc.) jedoch statistisch voneinander unabhängig sind, kann die Auswirkung auf die Schaltung unter Anwendung von Entwurfstechniken nicht vollständig überwunden werden. Die VCO-Freilauffrequenz kann von Chip zu Chip Schwankungen von 30-50 % aufweisen. Für die korrekte Funktion einer PLL ist es jedoch wichtig, daß die Toleranz der Freilauffrequenz sehr eng ist und Schwankungen von höchstens 1-2 % auftreten.
Bis jetzt wurde die Schwankung der VCO-Freilauffrequenz zwischen den einzelnen Chips durch eine physische Veränderung des PLL-Chips gelöst, und zwar durch Verwendung (1) einer Lasertrimmtechnik, bei der Widerstände oder Kondensatoren, die sich auf dem Modulsubstrat befinden und an die VCO-Schaltung auf dem Chip angeschlossen sind, getrimmt werden; oder (2) durch eine Hochstrom-Abschußtechnik, mit der die Widerstände auf dem Chip bereits auf dem Wafer durchgeschmolzen werden. Beide Techniken sind teuer und zeitaufwendig und die Hochstrom-Abschußtechnik ist für die engen Toleranzen, die bei einem VCO gefordert werden, nicht zuverlässig genug.
In der U.S. Patentschrift 4,380,742 wird eine Schaltung zum Synchronisieren der Frequenz und/oder Phase eines Ausgangs- Frequenzsignals mit einem Bezugs-Frequenzsignal beschrieben. Diese phasensynchronisierte oder frequenzsynchronisierte Schaltung umfaßt einen Oszillator, dessen Komponenten getrimmt werden müssen, wie in anderen Frequenz-Synthesizer- Schaltungen, wie sie zum Beispiel in den U.S. Patentschriften 4,654,604; 4,672,477; 3,651,422 und 4,543,661 beschrieben werden.
In der deutschen Patentanrneldung DE-A-3126116 wird eine Steuerschaltung zum Abstimmen eines Radioempfängers auf unterschiedliche gewünschte Übertragungsfrequenzen beschrieben. Ein VCO in der Steuerschaltung wird durch Vergleichen der VCO-Ausgangsfrequenz mit einer gewünschten, in einem Mikrorechner definierten Übertragungsfrequenz eingestellt. Der Komparator-Ausgang wird mit Hilfe eines Annäherungsregisters und eines DAC in eine VCO-Abstimmungsspannung umgewandelt.
Ein Artikel mit dem Titel "Cycle-synchronised phase-locked loop" im IBM Technical Disclosure Bulletin, Band 23, Nr. 1, Juni 1980, Seite 81-82, zeigt eine PLL mit Mitteln, die in einer ersten Inbetriebnahmeperiode dazu verwendet werden können, das VCO-Ausgangssignal mit einem Vielfachen eines Eingangssignals zu synchronisieren. Nachdem die Synchronisation erreicht ist, arbeitet die PLL in der herkömmlichen Weise.

Beschreibung der Erfindung

Es besteht demnach ein Bedarf für ein vereinfachtes Mittel zur Steuerung der VCO-Frequenz zum Ausgleich verschiedener Leistungsmerkmale aufgrund von Prozeßschwankungen und zur Vermeidung kostspieliger Techniken, beispielsweise Lasertrimmen und ähnliches.
Dementsprechend stellt die Erfindung eine Schaltung zum Steuern der Frequenz eines spannungsgesteuerten Oszillators (VCO) bereit, der Teil einer phasensynchronisierten Schleife ist, die mit einer frequenzsynchronisierten Schleife verbunden ist, folgendes aufweisend: einen Digital-Analog-Umrichter (DAC) in der PLL, wobei der Ausgang des DAC mit dem Eingang des VCO verbunden ist; Mittel zum Einstellen des DAC, so daß sein Ausgang im wesentlichen die Mitte eines vorgewählten PLL-Synchronisationsbereichs darstellt; wobei die FLL so funktioniert, daß sie zunächst die Freilauffrequenz des VCO auf einen vorgewählten Wert setzt, und die FLL folgendes aufweist: einen ersten Zähler zum Zählen der Ausgangsfrequenzimpulse vom VCO; einen zweiten Zähler zum Zählen der Frequenzimpulse von einem Bezugstaktgeber und zur Bereitstellung eines Strobe-Impulses beim Zählen bis zu einem vorgewählten Zählwert; ein Register, in dem die dann existierende Zählung im ersten Zähler in Antwort auf den Strobe-Impuls gespeichert wird; einen von dem Strobe-Impuls konditionierten Komparator zum Vergleichen der im Register gespeicherten Zahl mit einer vorgewählten erwarteten Zahl, zur Bereitstellung eines Ausgangs, wenn die gespeicherte und die erwartete Zahl sich voneinander unterscheiden; und Anpaßmittel, die auf das Komparator-Ausgangssignal reagieren und dem VCO ein Signal bereitstellen, um die Freilauffrequenz auf ihren vorgewählten Wert einzustellen; die Schaltung umfaßt weiter Mittel in der PLL, die auf eine Abweichung der VCO-Frequenz reagieren, die außerhalb eines vorgewählten Frequenzbereichs liegt, um ein Signal auf das genannte Anpaßmittel in der FLL anzuwenden, um die VCO-Freilauffrequenz so einzustellen, daß sie innerhalb des Frequenzbereichs liegt.
Mit einer solchen Schaltung kann die VCO-Frequenz dynamisch auf Systemniveau anpaßt werden, um Schwankungen der Temperatur, der Stromversorgung, einer Abweichung der Komponenten durch Alterung oder anderer Faktoren auszugleichen, die eine Abweichung der VCO-Frequenz von dem in der Schaltung definierten Frequenzbereich hervorrufen.
Die Schaltung soll vorzugsweise weiter Mittel enthalten, mit denen die VCO-Frequenz in dem vorgewählten Frequenzbereich gehalten wird, hierunter Mittel, die auf das VCO-Ausgangssignal und einen Signaleingang in die PLL reagieren, mit der der VCO synchronisiert werden soll, um ein Signal zu erzeugen, das den Frequenzfehler der PLL anzeigt, Steuermittel für die Summierung des PLL-Frequenzfehlersignals und eines Signals, das die VCO-Freilauffrequenz darstellt, und um ein von der daraus resultierenden Summe abgeleitetes Steuersignal an die VCO zu senden, damit die VCO-Frequenz so geändert werden kann, daß sie im Synchronisationsbereich bleibt. Im Normalbetrieb der PLL wird die VCO-Frequenz so in dem von der Schaltung zugelassenen Korrekturbereich gehalten.
Weiter soll die Schaltung vorzugsweise auch ermöglichen, daß die Freilauffrequenz dynamisch verändert wird, durch eine Programmierung, die das Frequenzverhältnis so anpaßt, daß mehrere unterschiedliche Datenfrequenzen mit einer einzigen vorbestimmten Servo-Frequenz oder einer anderen Bezugsfrequenz für das Gruppieren von Daten genutzt werden können.
In einem anderen Aspekt der Erfindung wird eine Methode zur Steuerung der Frequenz eines spannungsgesteuerten Oszillators (VCO) bereitgestellt, der Teil einer phasensynchronisierten Schleife (PLL) und einer damit verbundenen frequenzsynchronisierten Schleife (FLL) ist; die Methode enthält einen Schritt, in dem, mit Hilfe der FLL, die Freilauffrequenz des VCO auf einen vorgewählten Wert gesetzt wird, und umfaßt folgende Schritte: Setzen eines Digital-Analog-Umrichters (DAC) in der PLL, wobei der Ausgang des DAC an den Eingang des VCO angeschlossen ist, so daß sein Ausgang im wesentlichen die Mitte eines vorgewählten PLL-Synchronisationsbereichs darstellt; Zählen von Ausgangsimpulsen, die von dem VCO kommen; Zählen von Impulsen, die von einem Bezugstaktgeber kommen; wenn die Zahl der Bezugsimpulse einen vorgewählten Wert erreicht, Vergleichen der gezählten Zahl von VCO-Ausgangsimpulsen mit einer vorgewählten erwarteten Zahl, die dem vorgewählten Freilauffrequenzwert entspricht; und Inkrementieren oder Dekrementieren der VCO-Freilauffrequenz, je nachdem, ob die Zahl der gezählten VCO-Impulse niedriger oder höher als die erwartete Zahl ist; wobei das Verfahren weiter den folgenden Schritt umfaßt: in Antwort auf eine Abweichung der VCO-Frequenz von einem vorgewählten Frequenzsynchronisationsbereich, Anlegen eines den Frequenzfehler anzeigenden, von Mitteln in der PLL kommenden Signals, das in der FLL mit einem Signal kombiniert wird, das eine VCO-Freilauffrequenz anzeigt, um die VCO-Freilauffrequenz anzupassen, so daß sie in dem genannten Frequenzsynchronisationsbereich liegt.
Weiter wird bevorzugt, daß das Verfahren außerdem den Schritt des nachfolgenden Haltens der VCO-Frequenz in dem vorgewählten Frequenzbereich umfaßt, der folgende Schritte umfaßt: Freigabe der PLL; Erzeugen eines Phasenfehlersignals, das die Phasen- und/oder Frequenzdifferenz zwischen dem VCO- Ausgangssignal und dem ankommenden Signal für die PLL anzeigt, Erzeugen eines Frequenzfehlersignals aus dem Phasenfehlersignal, Addieren des Phasenfehler- und des Frequenzfehler-Signals, um ein Signal zu erzeugen, das den PLL-Frequenzfehler wiedergibt, und Summieren des PLL-Frequenzfehlersignals und des Signals, das die VCO-Frequenz anzeigt, um eine Spannung zu erzeugen, mit der die VCO-Frequenz so angepaßt wird, daß sie in dem vorgewählten Frequenzbereich bleibt.
Desweiteren wird bevorzugt, daß der Schritt des Anpassens der VCO-Frequenz, um diese in den vorgewählten Bereich zurückzuführen, eine dynamische Anpassung der VCO-Frequenz umfaßt, indem das von dem Phasenfehlersignal erzeugte Frequenzfehlersignal mit einem Signal kombiniert wird, das die VCO-Frequenz anzeigt, und eine Summierung des kombinierten Signals und des PLL-Phasenfehlersignals zur Erzeugung einer Spannung, mit der die VCO-Frequenz so wiederhergestellt wird, daß sie in dem Frequenzbereich liegt.
Die Erfindung soll nun anhand eines Beispiels unter Bezugnahme auf die beiliegende Figur beschrieben werden, die ein Blockdiagramm einer Schaltung entsprechend einem Aspekt der vorliegenden Erfindung zeigt.

Ausführliche Beschreibung der Erfindung

In der Figur ist eine Schaltung dargestellt, welche die Erfindung ausgestaltet, und die zum Einstellen der VCO-Freilauffrequenz in einer PLL eines magnetischen Aufzeichnungskanals verwendet werden kann; sie umfaßt zwei miteinander verbundene Schleifen A, B (getrennt durch eine gepunktete Linie), einen acht-Bit Digital-Analog-Umrichter (DAC) 10, einen vier-Bit DAC 11 und einen VCO 12. Der DAC 0 wird auf eine vorgewählte mittlere Frequenz für den VCO 12 einge stellt, zum Beispiel 10 MHz; der DAC 11 wird auf die Mitte einer vorgewählten zulässigen Abweichung oder eines Synchronisationsbereichs (zum Beispiel ± 10 kHz) von der genannten Mittenfrequenz eingestellt. Ein Analog-Digital-Umrichter (ADC) 13, ein Phasenfehlergenerator 14 und eine Zeitgeber- Steuerlogik 15 bilden zusammen mit dem DAC 11 und dem VCO 12 eine PLL. Die Zeitgebersteuerung 15 umfaßt ein UND-Gatter 16, einen Addierer 17, ein Register 18, einen Multiplexer 20 und einen Addierer 21.
Von diesen logischen Komponenten bilden der Addierer 17, das Register 18 und der Multiplexer 20 einen Digital-Integrator 19, der ein digitales Phasenfehlersignal in ein digitales Frequenzfehlersignal umwandelt. Die PLL-Zeitgeber-Steuerlogik 15 steuert den vier-Bit DAC 11, um Phasenunterschiede zwischen der VCO-Ausgangsfrequenz und der Dateneingangsfrequenz zum ADC 13 auszugleichen, so daß normalerweise die PLL in dem vorgewählten Synchronisationsbereich gehalten wird. Die PLL synchronisiert einen Ausgang in der Leitung 22 mit einem über eine Eingangsleitung 23 zugeführten Signal auf einer gewünschten Abtastphase. Das Ausgangssignal in 22 wird von der PLL und anderen (iiicht dargestellten) Teilen eines Verbrauchergeräts, zum Beispiel einem magnetischen Aufzeichnungskanal, verwendet.
Die Schaltung umfaßt weiter eine mit der PLL kombinierte FLL. Mit der FLL wird zunächst die Freilauffrequenz des VCO 12 eingestellt, trotz Veränderung der Komponenten aufgrund von Prozeßschwankungen; danach dient sie zur dynamischen Regelung der Freilauffrequenz, um diese in dem vorgewählten Synchronisationsbereich der PLL zu halten, bei Abweichungen aufgrund von relativ großen Veränderungen in der Speisespannung und/oder Temperatur.
Die FLL umfaßt eine Leitung 29, über die Servo- und Bezugs- Taktimpulse aus einer (nicht gezeigten) Quelle eingespeist werden, drei Zähler 30, 31 und 32, zwei Komparatoren 33 und 34, zwei Register 35 und 36, einen Multiplexer 37, einen Addierer 38, der an ein UND-Gatter 39 angeschlossen ist, und einen Summierungsknoten 40, sowie den DAC 10 und den VCO 12. Das Register 36 und das Register 18 werden durch den VCO 12- Ausgang auf Leitung 28 getaktet. Der Knoten 40 summiert die Ströme von den DACs 10 und 11 und ihre Summe wird vom Widerstand 29 in eine analoge Vormagnetisierungsspannung umgewandelt.
Die VCO-Ausgangsfrequenz ist im typischen Fall ein Verhältnis von zwei ganzen Zahlen, N und R, deren Werte von der Servoarchitektur abhängen. R ist die gewünschte Zahl des Zählers 31 und N ist die Maximalzahl des Bezugszählers 30.
Im Betrieb wird, beim Einschalten des Systems oder bei einem Reset, durch das Programm oder durch die Hardware in der Leitung 41 ein Signal "Freilauffrequenz einrichten" aktiviert, und zwar für eine vorgewählte Zeitdauer, die ausreicht, um die Freilauffrequenz für VCO 12 einzurichten. Dieses Signal sperrt die PLL vorübergehend in der folgenden Weise. Das Signal in 41 wird über einen Inverter 42 an das UND-Gatter 16 angelegt; hierdurch wird der Ausgang vom Phasenfehlergenerator 14 abgeschnitten und der Ausgang von UND 16 zum Addierer 21 wird auf Null gezwungen. In der Zwischenzeit wird das Signal in 41 über das ODER-Gatter 43 an den Multiplexer 20 angelegt, um den "0"-Eingang mit dem Addierer 21 zu verbinden. Wenn beide Eingänge zum Addierer 21 auf Null gesetzt sind, wird der DAC 11 in Zweier-Komplement-Form im wesentlichen in der Mitte des vorgewählten PLL-Synchronisationsbereichs auf Null gesetzt. Schließlich bewirkt das Signal in 41 außerdem, daß der Multiplexer 37 den Zähler 32 mit dem Register 36 verbindet, um die FLL zu aktivieren, damit diese die Freilauffrequenz von VCO 12 einstellt.
Die FLL wird von den Zählern 30, 31 mit dem Bezugstakt synchronisiert. Der Wert N wird vom Komparator 33 gesteuert. Wenn der Zähler 30 N Bezugs-Taktimpulse gezählt hat, gibt der Komparator 33 einen Strobe-Impuls aus, der die Zähler 30, 31 zurücksetzt und bewirkt, daß der Zähler 31 seine gezählten VCO-Impulse im Register 35 speichert.
Der Komparator 34 wird von dem Strobe-Impuls veranlaßt, die tatsächliche Zahl N der VCO-Impulse, wie sie vom Zähler 31 dem Register 35 zugeführt wird, in Antwort auf den vorherigen Strobe-Impuls mit einer vorher gesetzten erwarteten Zahl R für die VCO-Impulse zu vergleichen. Ist M < R, wird der Zähler 32 vom Ausgang des Komparators 34 inkrementiert; ist dagegen M > R, wird der Zähler 32 vom Komparator 34 dekrementiert. Der Multiplexer 37 gibt den aktuellen Wert der VCO- Frequenz vom Zähler 32 an das Register 36 weiter, von wo er in den DAC 10 eingespeist und in eine entsprechende analoge Vormagnetisierungsspannung umgewandelt wird. Diese Spannung wird über die Summierungsschaltung 40 an den Eingang zum VCO 12 angelegt, um zu bewirken, daß die VCO-Frequenz inkrementiert oder dekrementiert wird, je nachdem, ob M < R oder M > R, bis der Inhalt des Registers 35 dem Wert von R entspricht.
Der VCO-Frequenzzähler 31 sollte in der gleichen Zeit bis R zählen, wie der Bezugstakt-Frequenzzähler 30 bis N zählt. Wenn zum Beispiel N=4, R=100 und M=97, ist die VCO-Mittenfrequenz 3 Einheiten zu niedrig. Der in den acht Bit DAC 10 eingespeiste aktuelle Wert sollte in Schritten von jeweils inkrementiert werden, wie dargestellt, um die VCO-Frequenz progressiv um 3 Einheiten anzuheben, bis die VCO-Ausgangsfrequenz genau R/N mal so groß ist, wie die Bezugstaktfrequenz; daraufhin wird die VCO-Freilauffrequenz eingerichtet und der Eingang zum acht Bit DAC 10 wird dann konstant gehalten. Danach übernimmt der vier Bit DAC 11, um für Phasenunterschiede zwischen der VCO-Ausgangsfrequenz und der Dateneingangsfrequenz zum ADC 13 einen Ausgleich zu schaffen.
Da die vom DAC 10 vorgewählte Freilauffrequenz und die erreichbare VCO-Frequenz in der Praxis im allgemeinen jedoch nicht identisch sind, würde man eine Toleranz von zum Beispiel R±2 erwarten. Man kann erkennen, daß durch Erhöhen des Werts für R der Toleranz-Prozentsatz gesenkt werden kann. Außerdem kann der Wert der Freilauffrequenz beliebig eng an der gewünschten Frequenz gesetzt werden, in Abhängigkeit von dem Wert für R und der Anzahl der Bits im DAC 10.
Nach der Anfangseinstellung der VCO-Freilauffrequenz durch die FLL wird die Frequenz von der PLL normalerweise in dem gewünschten Frequenzbereich gehalten. Wenn das PLL-Sperrsignal auf Leitung 41 nach unten geht, wird die PLL freigegeben. Der Phasenfehlergenerator 14 erzeugt anschließend ein digitales Phasenfehlersignal, das die Phasen- und/oder Frequenzdifferenz zwischen den Eingangsdaten und dem VCO-Ausgangssignal anzeigt. Der digitale Integrator 19 erzeugt ein digitales Frequenzfehlersignal aus dem Phasenfehlersignal. Die Frequenz- und Phasenfehlersignale werden vom Addierer 21 summiert und das Ergebnis wird dem DAC 11 in der PLL zugeführt; es ergibt sich ein analoges Ausgangssignal, das den PLL-Frequenzfehler anzeigt. Die Ausgänge der DACs 10 und 11 werden von der Summierschaltung 40 summiert und der sich daraus ergebende Strom wird vom Widerstand 29 in eine Vormagnetisierungsspannung umgewandelt, um die VCO-Frequenz so anzupassen, daß sie normalerweise in dem vom DAC 11 definierten Synchronisationsbereich gehalten wird.
Besteht keine Frequenzdifferenz zwischen dem Eingangssignal 23 und dem VCO-Ausgangssignal 28, müßte die PLL nur Phasenunterschiede zwischen den beiden Signalen ausgleichen, was vom Phasenfehlergenerator 14 bestimmt würde. Nehmen wir einmal an, daß der untere Zweig des Addierers 21 Null ist (das heißt, er hat keinen Einfluß auf die Schleife), dann würde der Phasenfehler durch den Addierer über den DAC 11 an VCO 12 weitergegeben. Dieser Fehler würde auf den VCO so einwirken, daß dieser Phasenfehler korrigiert würde. Nach mehreren Durchgängen durch die PLL wäre der Phasenfehler auf Null gesteuert.
Besteht zwischen dem Eingang 23 und dem VCO-Ausgang 28 ein Frequenzunterschied, wird der durch diesen Frequenzunterschied verursachte Phasenfehler bei jedem Taktzyklus zu dem Gesamtphasenfehler addiert. Um eine Synchronisation mit einem Signal zu vermeiden, das einen durch den Frequenzunterschied verursachten konstanten Phasenfehler aufweist, muß eine zweite Befehlsschleife verwendet werden. Dies geschieht durch Addieren des konstanten Phasenfehlers, der von dem digitalen Integrator 19 gemessen wird, zu dem gemessenen Phasenfehler. Wenn bei jedem Taktzyklus ein konstanter Phasenfehler vorhanden ist, integriert der digitale Integrator den Wert, wodurch der Ausgang des Integrators zum Wert des konstanten Phasenfehlers gesteuert wird. Der konstante Phasenfehler wird reduziert, wenn der Ausgang von 19 durch die Schleife zurückübertragen wird. Erreicht die Größe des Integrators 19 einen Wert, der den konstanten Phasenfehler auf Null steuert, wird die Integration gestoppt, weil der Phasenfehler gleich Null ist.
Wenn sich jedoch die Freilauffrequenz aus dem normalen Synchronisationsbereich der PLL bewegt, zum Beispiel aufgrund einer signifikanten VCO-Frequenzabweichung durch übermäßige Schwankungen der Temperatur und/oder der Stromversorgung und/oder durch Alterung von Komponenten, wird die VCO-Freilauffrequenz-Einstellung von der FLL dynamisch wieder so hergestellt, daß sie innerhalb des PLL-Synchronisationsbereichs liegt, und zwar wie folgt.
Der Phasenfehlerdetektor 14 erzeugt ein digitales Signal, das der Abweichung direkt proportional ist. Das UND-Gatter 16 gibt das Phasenfehlersignal an die Addierer 21, 17 weiter, weil das Signal in der Leitung 41 unten ist. Wenn der maximale Bereich des digitalen Integrators 17, 18, 20 in beiden Richtungen überschritten wird, findet im Addierer 17 ein Überlauf oder Unterlauf statt. Das resultierende Über-/Unterlaufsignal geht über das ODER-Gatter 43 zum Multiplexer 20, der dann seinen "0"-Eingang mit dem Addierer 21 verbindet. Zwischenzeitlich wird das Phasenfehlersignal von UND 16 in ein digitales Frequenzfehlersignal umgewandelt, wenn es über den Addierer 17 und das Register 18 zu UND 39 läuft. Das Vorzeichen-Bit, welches das höchstwertige Bit (MSB) im Register 18 ist, gibt an, ob ein Überlauf oder ein Unterlauf vorhanden ist. UND 39 wird jetzt vom Über- /Unterlaufsignal freigegeben und gibt den Inhalt von Register 18 an den Addierer 38. Da die Leitung 41 niedrig ist, gibt der Multiplexer 37 den Inhalt des Addierers 38 über das Register 36 an DAC 10. Das Phasenfehlersignal von DAC 11 und das Signal von DAC 10 (modifiziert durch das Frequenzfehlersignal) werden von der Summierungsschaltung 40 summiert und der resultierende Strom wird in eine Vormagnetisierungsspannung umgewandelt, um die VCO-Eingangsfrequenz zu erhöhen beziehungsweise zu senken, je nachdem, ob der Frequenzfehler darauf hinwies, daß die VCO-Frequenz zu niedrig oder zu hoch war, wodurch die VCO-Freilauffrequenz so angepaßt wird, daß sie im PLL-Synchronisationsbereich liegt.
Man beachte, daß zwischenzeitlich die vorherige VCO-Freilauffrequenz im Register 36 gespeichert wird; daß der Addierer 38 die aktuelle VCO-Frequenz enthält; und daß diese vorherige Frequenz durch den Addierer 38 zurückübertragen und im Register 36 gespeichert wird. Die Frequenzzahl im Addierer 38 wird also ständig mit jedem Ausgang vom Register 36 zum DAC 10 auf dem aktuellen Stand gehalten, weil das Register 36 durch den VCO-Ausgang in Leitung 28 getaktet wird.
Es sollte beachtet werden, daß das Verhältnis der VCO-Frequenz zur Bezugstaktfrequenz durch Programmierung eingerichtet oder verändert werden kann. Durch geeignete Programmierung können auch unterschiedliche Verhältnisse und somit unterschiedliche Frequenzen von einer einzigen Servo- oder einer anderen Bezugsfrequenz abgeleitet werden. Hierdurch ist das Gruppieren von Daten möglich, zum Beispiel bei magnetischen Aufzeichnungskanälen vom Typ Partial Response Maximum Likelihood (PRML) und vom Typ Peak Detection (PD).
Zusammenfassend wurde die Notwendigkeit einer Lasertrimmung eines VCO zum Einstellen der VCO-Freilauffrequenz beseitigt. Diese Frequenz wird zunächst von der FLL gesetzt. Danach wird die PLL freigegeben und hält die VCO-Freilauffrequenz normalerweise im PLL-Synchronisationsbereich. Diese Frequenz wird neu angepaßt, falls und wenn die PLL ihren Synchronisationsbereich überschreitet, was durch den digitalen Integrator 17, 18, 20 festgestellt wird. Dadurch wird die VCO-Freilauffrequenz im PLL-Synchronisationsbereich gehalten.

Claims

1. Eine Schaltung zum Steuern der Frequenz eines Spannungsgesteuerten Oszillators (VCO, 12), der Teil einer mit einer frequenzsynchronisierten Schleife (FLL) verbundenen phasensynchronisierten Schleife (PLL) ist, folgendes aufweisend:

einen Digital-Analog-Umrichter (DAC, 11) in der PLL, wobei der Ausgang des DAC mit dem Eingang des VCO verbunden ist;

Mittel zum Setzen des DAC, so daß dessen Ausgang im wesentlichen die Mitte eines vorgewählten PLL-Synchronisationsbereichs darstellt;

wobei die FLL zunächst die Freilauffrequenz des VCO auf einen vorgewählten Wert setzt, und die FLL folgendes aufweist:

einen ersten Zähler (31) zum Zählen der Ausgangsfrequenzimpulse vom VCO (12);

einen zweiten Zähler (30) zum Zählen der Frequenzimpulse von einem Bezugstaktgeber und Bereitstellen eines Strobe-Impulses beim Zählen bis zu einem vorgewählten Zählwert;

ein Register (35), in dem die dann vorhandene Zahl in dem ersten Zähler in Antwort auf den Strobe-Impuls gespeichert wird;

einen Komparator (34), der durch den Strobe-Impuls veranlaßt wird, die im Register gespeicherte Zahl mit einer vorgewählten erwarteten Zahl zu vergleichen, und einen Ausgang bereitstellt, wenn die gespeicherte von der erwarteten Zahl abweicht; und

Anpaßmittel (32, 37, 36, 10), die auf das Ausgangssignal vom Komparator reagieren und dem VCO ein Signal bereitstellen, um die Freilauffrequenz auf seinen vorgewählten Wert anzupassen;

die Schaltung umfaßt weiter Mittel (17, 39, 20) in der PLL, die auf eine Abweichung der VCO-Frequenz von einem vorgewählten Frequenzbereich reagieren, und an das genannte Anpaßmittel in der FLL ein Signal anlegen, wodurch die VCO-Freilauffrequenz so angepaßt wird, daß sie innerhalb des Frequenzbereichs liegt.

2. Eine Schaltung nach Anspruch 1, desweiteren Mittel aufweisend, mit denen die VCO-Frequenz in dem genannten vorgewählten Frequenzbereich gehalten wird, folgendes umfassend:

Mittel, die auf das VCO-Ausgangssignal und ein PLL-Eingangssignal reagieren und ein Signal erzeugen, das den PLL-Frequenzfehler anzeigt;

Steuermittel (40, 29) zum Summieren des PLL-Frequenzfehlersignals und eines Signals, das die VCO-Freilauffrequenz darstellt, und zum Einspeisen eines aus der resultierenden Summe abgeleiteten Steuersignals in den VCO, um die VCO-Frequenz so zu verändern, daß sie in dem Synchronisationsbereich gehalten wird.

3. Eine Schaltung nach Anspruch 2, bei der das PLL-Fehlergeneratormittel folgendes umfaßt:

Phasenfehlergenerator-Mittel (14) zum Erzeugen eines digitalen Phasenfehlersignals, das von dem VCO- Ausgangs signal und dem PLL-Eingangssignal abgeleitet wird;

Integratormittel (19) zum Ableiten eines digitalen Frequenzfehlersignals von dem digitalen Phasenfehlersignal;

PLL-Summierungsmittel (21) für das Summieren der Phasenund Frequenzfehlersignale;

wobei der PLL-DAC (11) auf die resultierende Summe reagiert und ein analoges PLL-Frequenzfehlersignal bereitstellt, das dem Addiermittel (40) in dem genannten Steuermittel zugeführt und mit einem analogen VCO-Frequenzsignal summiert wird, das von dem DAC-Mittel (10) in der FLL geliefert wird, um eine Vormagnetisierungsspannung zur Anpassung der VCO-Frequenz zu erzeugen.

4. Eine Schaltung nach Anspruch 3, bei der das auf die genannte Frequenzabweichung reagierende Mittel folgendes umfaßt:

Mittel (17) zum Anzeigen der genannten Abweichung;

Mittel (39), die auf die genannte Anzeige ansprechen und das von dem Integratormittel erzeugte Frequenzfehlersignal dem DAC-Mittel in der FLL zuführen; und

Mittel (20), welches das Frequenzfehlersignal an das PLL-DAC-Mittel auf Null setzt, bei dem der Ausgang des FLL-DAC-Mittels, der die VCO-Frequenz anzeigt, wie sie durch das vom Integratormittel erzeugte Frequenzfehlersignal verändert wurde, mit dem Ausgang des PLL-DAC-Mittels durch Addiermittel (40) summiert wird, um eine Vormagnetisierungsspannung zu erzeugen, welche die VCO-Frequenz so anpaßt, daß sie innerhalb des Frequenzbereichs liegt.

5. Eine Methode zur Steuerung der Frequenz eines spannungsgesteuerten Oszillators (VCO, 12), der Teil einer mit einer frequenzsynchronisierten Schleife (FLL) verbundenen phasensynchronisierten Schleife (PLL) ist, die, mit Hilfe der FLL, den Schritt des Einstellens der Freilauffrequenz des VCO auf einen vorgewählten Wert umfaßt, der folgende Schritte aufweist:

Setzen eines Digital-Analog-Umrichters (DAC, 11) in der PLL, wobei der Ausgang des DAC mit dem Eingang des VCO verbunden wird, so daß sein Ausgang im wesentlichen die Mitte eines vorgewählten PLL-Synchronisationsbereichs darstellt;

Zählen der Ausgangsimpulse vom VCO;

Zählen der Impulse von einem Bezugstaktgeber;

wenn die Anzahl der Bezugsimpulse einen vorgewählten Wert erreicht, Vergleichen der gezählten Anzahl von VCO- Ausgangsimpulsen mit einer vorgewählten erwarteten Zahl, die dem vorgewählten Freilauffrequenz-Wert entspricht; und

Inkrementieren oder Dekrementieren der VCO-Freilauffrequenz, je nachdem, ob die Anzahl der gezählten VCO-Impulse niedriger oder höher als die erwartete Zahl ist;

wobei die Methode desweiteren den folgenden Schritt umfaßt:

in Antwort auf eine Abweichung der VCO-Frequenz von einem vorgewählten Frequenz-Synchronisationsbereich, Anlegen eines Signals, das den Frequenzfehler von Mitteln in der PLL anzeigt, um in der FLL mit einem Signal kombiniert zu werden, das die VCO-Freilauffrequenz anzeigt, um die VCO-Freilauffrequenz so anzupassen, daß sie in dem genannten Frequenz-Synchronisationsbereich liegt.

6. Ein Verfahren nach Anspruch 5, bei dem der Inkrementier-/Dekrementierschritt folgendes umfaßt:

Übertragen eines Signals, das den Unterschied zwischen den erwarteten und den gezählten Impulswerten zu dem VCO anzeigt, zur Spannungsvormagnetisierung des VCO in ein oder mehreren Schritten, bis die Anzahl der gezählten VCO-Impulse der erwarteten Zahl entspricht und die VCO dadurch auf ihre Freilauffrequenz gesetzt wird.

7. Ein Verfahren nach Anspruch 5 oder Anspruch 6, desweiteren den Schritt des Haltens der VCO-Frequenz in einem vorgewählten Frequenzbereich umfassend, folgende Schritte aufweisend:

Freigabe der PLL;

Erzeugen eines Phasenfehlersignals, das die Phasenund/oder Frequenzdifferenz zwischen dem VCO-Ausgangssignal und dem ankommenden Signal an die PLL anzeigt;

Erzeugen eines Frequenzfehlersignals aus dem Phasenfehlersignal;

Addieren des Phasenfehler- und Frequenzfehlersignals zur Erzeugung eines Signals, das den PLL-Frequenzfehler wiedergibt; und

Summieren des PLL-Frequenzfehlersignals und des Signals, das die VCO-Frequenz anzeigt, um eine Spannung zu erzeugen, die die VCO-Frequenz so anpaßt, daß sie in dem vorgewählten Frequenzbereich gehalten wird.

8. Ein Verfahren nach Anspruch 7, in Antwort auf die genannte Abweichung der VCO-Frequenz von dem Frequenzbereich, den Schritt des dynamischen Anpassens der VCO- Frequenz umfassend, durch Kombinieren des aus dem Phasenfehlersignal erzeugten Frequenzfehlersignals mit einem Signal, das die VCO-Frequenz anzeigt, und Summieren des kombinierten Signals und des PLL-Phasenfehlersignals, zur Erzeugung einer Spannung, durch die die VCO- Frequenz wieder hergestellt wird, so daß sie in dem genannten Frequenzbereich liegt.