DE68922005T2

DE68922005T2 - Elektrisch löschbare und programmierbare Nur-Lesespeicherzelle.

Info

Publication number: DE68922005T2
Application number: DE68922005T
Authority: DE
Inventors: Arrigo Sebastiano D; Manzur Gill; Sung-Wei Lin
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1988-02-05
Filing date: 1989-01-20
Publication date: 1995-08-10
Anticipated expiration: 2009-01-21
Also published as: EP0326879A3; KR890013778A; EP0326879A2; JPH025574A; EP0326879B1; DE68922005D1

Description

HINTERGRUND DER ERFINDUNG

Diese Erfindung bezieht sich auf eine elektrisch löschbare, elektrisch programmierbare Speicherzelle mit schwimmendem Gate, entsprechend dem Oberbegriff des Anspruchs 1.
EPROMs oder elektrisch programmierbare ROMs sind Feldeffekt-Bauteile, die ein schwimmendes Gate besitzen. Das schwimmende Gate eines EPROMs wird durch Anlegen entsprechender Spannungen an das Source-, Drain- und Steuer-Gate einer jeden Zelle programmiert, die einen hohen Strom durch die Source- Drain-Strecke sowie eine Aufladung des schwimmenden Gates durch heiße Elektronen hervorrufen. EPROMs werden durch ultraviolettes Licht gelöscht. Daher sind bei EPROMS Gehäuse erforderlich, die ein Quarzfenster oberhalb des Halbleiter- Chips besitzen. Gehäuse dieser Art sind kostspielig im Vergleich zu Plastikgehäusen, die gewöhnlich für andere Speicherelemente, wie DRAMs (dynamic-random-access-memories) verwendet werden. EPROMs sind daher im allgemeinen kostspieliger als Bauteile mit Plastikgehäusen.
EEPROMs oder elektrisch löschbare, elektrisch programmierbare ROMs sind durch verschiedene Verfahren, die zur Fertigung von Feldeffekt-Bauteilen verwendet werden, hergestellt worden. Diese ziehen gewöhnlich sehr viel größere Zellenausinaße nach sich, als sie bei Standard-EPROMs erforderlich sind und beinhalten aufwendigere Fertigungsprozesse. EEPROMs können in lichtdichte Plastikgehäuse eingebaut werden, wodurch die Gehäusekosten reduziert werden können. Dennoch waren EEPROMS pro Bit der gespeicherten Information wegen der größeren Zellenausmaße und der aufwendigeren Herstellungsverfahren bisher teurer als EPROMs.
Flash-EEPROMs haben gegenüber Standard-EEPROMs den Vorteil einer geringeren Zellengröße, weil die Zellen nicht einzeln gelöscht werden, sondern die Matrix der Speicherzellen insgesamt gelöscht wird.
Gegenwertig erhältliche Flash-EEPROMs erfordern zwei Energieversorgungen, eine zur Programmierung und Löschung und eine weitere zum Auslesen. Gewöhnlich wird eine 12-Volt- Energieversorgung zur Programmierung und zur Löschung verwendet und eine 5-Volt-Energieversorgung zum Auslesen. Es wäre jedoch vorteilhaft, für die Vorgänge der Programmierung, Löschung und Auslesung eine einzige Energieversorgung mit einer relativ geringen Spannung zu verwenden.
US-A-4, 258, 466 zeigt eine kontaktlose, elektrisch programmierbare Speicherzelle mit einem schwimmenden Gate, und EP- A-0 105 802 zeigt eine elektrisch programmierbare und löschbare Speicherzelle mit einem schwimmenden Gate, die auf dem Tunneleffekt basiert.
Es ist das Ziel dieser Erfindung, ein elektrisch programmierbares Speicherelement oder ein elektrisch löschbares und elektrisch programmierbares Speicherelementzu schaffen, das eine einzige externe Energieversorgung relativ geringer Spannung sowohl für die Programmierung als auch für die Löschung verwendet, wodurch das Speicherelement kompatibel wird mit einer Programmierung im Aufbau oder in der Schaltung, wo nur ein einziges externes Netzgerät verwendet wird. Ein weiteres Ziel ist die Schaffung eines Elementes mit nichtflüchtigem Speicher, das in ein preisgünstiges Plastikgehäuse eingebaut werden kann. Ein weiteres Ziel ist die Schaffung eines elektrisch programmierbaren Speicherelementes, das keinen hohen Strom zur Programmierung benötigt. Weiterhin ist es das Ziel der Erfindung, ein verbessertes Verfahren zur Herstellung eines EEPROMs oder eines Flash- EEPROMs zu schaffen, sowie eine verbesserte Zelle für einen EEPROM oder einen Flash-EEPROM, wobei die hergestellte Zelle von einer dickenOxidisolation zwischen den Wort leitungen und den Bitleitungen gebraucht macht und eine verbesserte Kopplung zwischen dem Steuer-Gate und dem schwimmenden Gate für die Programmier- und Löschoperationen ermöglicht.
Diese Ziele werden durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 erreicht.

ZUSAMMENFASSUNG DER ERFINDUNG

Bei einer Ausführungsform der Erfindung wird ein elektrisch löschbares PROM oder ein EEPROM unter Verwendung eines mit einem Anreicherungstransistorvereinigten Transistors mit einem schwimmenden Gate hergestellt. Der Transitor mit dem schwimmenden Gate besitzt ein kleines, an die Source-Zone angrenzendes Tunnelfenster in einer kontaktfreien Zellenanordnung, wodurch die Fertigung erleichtert und die Größe der Zelle verringert wird. Die Vorrichtung besitzt Bitleitungen (Source-/Drain-Zonen), die unterhalb von relativ dicken Siliziumoxidschichten vergraben liegen, was ein vorteilhaftes Verhältnis der Kapazitäten des Steuer-Gates und des schwimmenden Gates ermöglicht. Die Programmierungs- und Löschungsoperationen werden durch Nutzung der Fläche des Tunnelfensters in der Nähe der Source-Zoneermöglicht. Das Fenster besitzt ein dünneres Dielektrikum als das übrige schwimmende Gate, um Fowler-Nordheim-Tunneln zu ermöglichen. Durch Verwendung eigens bestimmter Drain- und Source-Leitungen anstelle eines Schaltungsentwurfs, bei dem eine virtuelle Masse verwendet wird, und durch Verwendung dicker Oxidzonen zur Isolation zwischen den Bitleitungen angrenzender Zellen kann sich das schwimmende Gate auf angrenzende Bitleitungen und Isolationbereiche ausdehnen, wodurch ein vorteilhaftes Kopplungsverhältnis ermöglicht wird. Die Isolation zwischen den Wortleitungen bzw. den Steuer-Gates wird bei einer bevorzugten Ausführungsform ebenfalls durch dickes, thermisch gewachsenes Oxid erreicht, wodurch ermöglicht wird, daß sich das schwimmende Gate und das Steuer-Gate über das an den Kanal angrenzende Oxid hinaus ausdehnen. Hierdurch wird das Kopplungsverhältnis weiter verbessert.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die neuartigen Merkmale, die wir als charakteristisch für diese Erfindung ansehen, werden in den beigelegten Ansprüchen ausgeführt. Die Erfindung selbst kann jedoch, ebenso wie ihre weiteren Ziele und Vorteile am besten unter Zuhilfenahme der folgenden Beschreibung spezieller Ausführungsformen verstanden werden, die man zusammen mit den begleitenden Figuren lesen sollte, in denen
Figur 1 eine Draufsicht eines Halbleiter-Chips mit Speicherzellen entsprechend einer speziellen Ausführungsform ist,
die Figuren 2a-2e Vorderansichten in Schnitten durch den Halbleiterbaustein von Figur 1 längs der Linien a-a, b-b, c-c, d-d und e-e in Figur 1 sind,
Figur 3 eine elektrische Schemazeichnung der Zellen aus den Figuren 1 und 2a-2e ist, und
die Figuren 4a-4d Vorderansichten des in den Figuren 1 und 2a-2e dargestellten Bauteils in aufeinanderfolgenden Abschnitten des Herstellungsprozesses in Schnitten entsprechend Figur 2a sind.

DETAILLIERTE BESCHREIBUNG EINER SPEZIELLEN AUSFÜHRUNGSFORM

Im folgenden beziehen wir uns auf die Figuren 1, 2a-2e und 3. Dort ist eine Matrix elektrisch löschbarer, elektrisch programmierbarer Zellen 10 gezeigt, die auf einer Fläche eines Siliziumsubstrats 11 gebildet wurde. Nur ein sehr kleiner Teil des Substrates ist in den Figuren dargestellt, wobei zu verstehen ist, daß diese Zellen Teil einer Matrix einer sehr großen Anzahl solcher Zellen sind. Eine Anzahl von Wortleitungen bzw. Steuer-Gates 12 werden durch Streifen aus polykristallinem Silizium auf der zweiten Ebene gebildet, die entlang der Fläche des Substrates 11 verlaufen, und Bitleitungen 13 werden unterhalb von dicken Schichten thermisch gewachsenem Siliziumoxids 14 auf der Fläche gebildet. Die vergrabenen Bitleitungen 13 bilden dieSource-Zone 15 und die Drain-Zone 16 für jede der Zellen 10. Ein schwimmendes Gate 17 für jede Zelle wird durch eine erste Schicht aus polykristallinem Silizium auf der ersten Ebene gebildet , die sich über etwa die Hälfte der Zelle erstreckt und über eine Bitleitung hinweg verläuft und sich bis zu einer weiteren angrenzenden Bitleitung 13 erstreckt. Zwei "horizontale" oder in x-Richtung verlaufende Ränder des schwimmenden Gates 17 einer Zelle sind auf die Ränder einer Wortleitung bzw. eines Steuer-Gates 12 ausgerichtet. Eine Tunnelzone 19 zur Programmierung und Löschung istnahe der Source-Zone 15 einer jeden Zelle 10 gebildet, und das Siliziumoxid ist an diesem Fenster 19 dünner (etwa 100 A entsprechend 10 nm) im Vergleich zur dielektrischen Beschichtung 20 (350 A entsprechend 35 nm) für den Rest des Kanals unterhalb des schwimmenden Gates 17. Die Programmierungs- und Löschungsoperationen können unter Verwendung einer relativ niedrigen, von außen angelegten Spannung vorgenommen werden, wenn die Struktur der Erfindung verwendet wird, wobei das Fowler- Nordheim-Tunneln einen sehr geringen Strom erfordert. Die Kopplung zwischen den Schichten 12 und 17 ist gegenüber der Kopplung zwischen dem schwimmenden Gate 17 und der Source- Zone 15 oder dem Substrat 11 vorteilhaft , weil sich das schwimmende Gate über die Bitleitungen 13 und den Isolierbereich 22 erstreckt. Daher wird ein größerer Bruchteil der Programmierungs- bzw. Löschungsspannungen, die zwischen dem Steuer-Gate 12 und der Source-Zone 15 angelegt werden, zwischen dem schwimmenden Gate 17 und der Source-Zone 15 auftreten. Die Zelle 10 wird als "kontaktfrei" bezeichnet, in der Hinsicht, daß kein Source/Drain-Kontakt in der Nähe der Zelle selbst benötigt wird.
Die Bereiche 21 aus dickem Feldoxid ("LOCOS") werden benutzt, um die Zellen voneinander in der y-Richtung zu isolieren. Streifen 22 von dickem LOCOS-Feldoxid trennen die Bitleitungen 13 zwischen den Zellen in der x-Richtung. Ein Vorteil der Benutzung der LOCOS-Isolation zwischen den Wortleitungen und zur Source/Drain-Isolation liegt darin, daß sowohl die Teilung in x- und y-Richtung (der Abstand zwischen entsprechenden Punkten benachbarter Zellen) als auch die Teilung der Zellenmatrix (das Verhältnis von Länge zu Breite) so eingerichtet werden können, daß sie den Dekodierern der Matrix oder anderen äußeren Schaltungen angepaßt werden können und das Kopplungsverhältnis dennoch günstig bleibt, da die Überlappung zwischen dem Steuer-Gate und dem schwimmenden Gate über das Oxid der vergrabenen Bitline 14 und auch über die LOCOS-Oxide 21 und 22 abgestimmt werden können. Ein weiterer Vorteil ist die verbesserte Isolation von Wortleitung 12 zu Wortleitung 12 und von Bitleitung 13 zu Bitleitung 13. Weiterhin ist die Kapazität zwischen jeder der Bitleitungen 13 und dem Substrat 11 geringer als die Kapazität, die bei der Verwendung von Übergangsisolationen anfällt, wie bei dem in der obigen Anmeldung dargelegten Bauteil. Weiterhin wird die Kanalbreite zu einem frühen Punkt des Herstellungsprozesses festgelegt, an dem die Oberfläche des Substrates 11 noch weitgehend eben ist.
Es sei bemerkt, daß die Zeilenmatrix 10 nicht von der Art der Schaltungen mit einer virtuellen Masse ist. Das heißt, daß es zwei Bitleitungen 13 oder Zeilenleitungen (eine für die Source-Zone und eine für die Drain-Zone) für jede Zeile von Zellen (y-Richtung) gibt, wobei eine der Bitleitungen 13 eine reservierte Masse ist und die andere die Eingangs/Ausgangsleitung für die Daten und die Leseleitung ist.
Die in den Figuren 1, 2a-2e und 3 dargestellten EEPROM-Zellen 10 werden mit einer Spannung Vpp von etwa +16 V bis +18 V in Bezug auf die Source-Zone 15 der gewählten Zelle 10 programmiert, die an die gewählte Wortleitung 12 angelegt wird. Die Source-Zone 15 der gewählten Zelle 10 liegt auf Masse oder einer anderen Bezugsspannung. Wenn z.B. in Figur 3 die Zelle 10a programmiert werden soll, wird die Wortleitung 12, die mit WL1 bezeichnet ist, auf die Spannung +Vpp gebracht, und diemit S0 bezeichnete Source-Zone wird auf Masse gelegt. Die Spannung +Vpp kann intern durch Ladungspumpen auf dem Chip erzeugt werden, wobei die extern angelegte Versorgungsspannung ein relativ geringes positives Potential hat, beispielsweise +5 V. Die ausgewählte Drain- Zone 16 (in diesem Beispiel mit D0 bezeichnet), wird unter diesen Programmierungsbedingungen schwimmend gehalten, so daß es keinen oder nur einen geringen Strom durch die Source-Drain-Strecke gibt. Das Fowler-Nordheim-Tunneln durch das Tunneloxid 19 mit einer Dicke von etwa 10 nm (100 A) lädt das schwimmende Gate der gewählten Zelle 10a, was zu einer Änderung der Schwellenspannung um etwa 3-6 V nach einem Programmierungsimpuls mit einer Dauer von etwa 10 Millisekunden führt. Eine gewählte Zelle wird durch Anlegung einer intern generierten Spannung Vee von beispielsweise -10 V an die ausgewählte Wortleitung bzw. das ausgewahlte Steuergate 12 und eine Spannung von etwa +5 V an die Source-Zone 15 oder Bitleitung 13 gelöscht. Die Drain-Zone 16 (die andere Bitleitung 13) wird schwimmend gehalten. Während des mit dem Löschungsvorgang verbundenen Tunnelns fließen Elektronen vom schwimmenden Gate 17 zur Source-Zone 15, weil das Steuer-Gate 12 gegenüber der Source-Zone 15 negativ ist.
Wenn eine "Flash-Löschung" durchgeführt wird, wenn also alle Zellen 10 zur gleichen Zeit gelöscht werden, können alle Drain-Zonen 16 im Array schwimmen, alle Source-Zonen 15 liegen auf dem Potential Vdd, und alle Wortleitungen/Steuergates 12 liegen auf dem Potential -Vee.
Um einen den Schreibvorgang behindernden Zustand während des Programmierungsbeispiels (während die Zelle 10a programmiert wird) zu verhindern, werden alle Source-Zonen 15 der nicht ausgewählten Zellen an derselben Wortleitung WL1 in Figur 3, wie z.B. Zelle 10b, auf dieselbe Spannung Vb1 gelegt, welche sich im ungefähren Bereich von +5 V bis +7 V bewegt. Die Drain-Zonen 16 der nicht ausgewählten Zellen, wie Zelle 10a, werden schwimmend gelassen, wodurch das Fließen eines Stromes zwischen den Source- und den Drain-Zonen verhindert wird.
Die an die Source-Zone angelegte Spannung Vb1 verhindert, daß die elektrischen Felder an den Tunneloxiden 19 der Zellen, einschließlich der Zelle 10b des Beispiels, groß genug werden, um das schwimmende Gate 17 aufzuladen.
Ein weiterer Zustand, der verhindert werden muß, ist die "Belastung der Bitleitung" oder Deprogrammierung, die aus einem hohen elektrischen Feld am Tunneloxid einer programmierten Zelle resultiert, wenn die Source-Zone der Zelle auf einem Potential nahe Vb1 liegt. Um diese Belastungszustand der Bitleitung zu verhindern, werden die nicht ausgewählten Wortleitungen bzw. Steuer-Gates WL0 und WL2 der Zeichnung 3 auf einer Spannung im ungefähren Bereich von +5 V bis +10 V gehalten. Hierdurch reduziert sich das elektrische Feld am Tunneloxid 10 der nicht ausgewählten programmierten Zellen. Eine programmierte Zelle, wie die Zelle 10c, hat an ihrem schwimmenden Gate ein Potential von etwa -2 V bis -4 V, so daß das Feld am Tunneloxid dazu neigt, die Zelle zu deprogrammieren, wenn die Spannung Vb1 an der Source-Zone S1 einer solchen Zelle 10c im Bereich von +5 V bis +7 V liegt. Das Feld wird jedoch reduziert, wenn an der Wortleitung WL2 eine Spannung im Bereich von +5 V bis +10 V anliegt. Die Spannung an der Wortleitungbzw. dem Steuer-Gate ist jedoch nicht groß genug, um eine Änderung der Schwellenspannung Vt einer Zelle zu verursachen, die keine Ladung auf ihrem schwimmenden Gate hat.
Die oben beschriebenen Zellen können mit einer kleinen Spannung ausgelesen werden. Zum Beispiel kann eine Reihe von Zelle durch Anlegen von +3 V an die ausgewählte Wortleitung bzw. das ausgewählte Steuer-Gate und durch Anlegen von 0 V an alle Source-Zonen sowie +1.5 V an alle Drain-Zonen ausgelesen werden. In diesem Zustand ist die Source-Drain- Strecke einer Zelle leitend in einem gelöschten oder nicht Programmierten Zustand (eine Zelle mit ladungsfreiem schwimmenden Gate), sie speichert also eine logische Eins. Eine programmierte Zelle (programmiert auf den höheren Schwellenzustand mit negativer Ladung auf dem schwimmenden Gate) ist nichtleitend und speichert demnach eine logische Null.
Ein Herstellungsverfahren zur Fertigung des in den Figuren 1 und 2a-2e dargestellten Bauteils wird in den Erläuterungen zu den Zeichnungen 4a-4d beschrieben.Das Ausgangsmaterial ist eine Scheibe aus p-dotiertemSilizium, von der das Substrat 11 nur einen kleinen Teil ausmacht. Die Scheibe hat beispielsweise einen Durchmesser von 6 Zoll, während der in Zeichung 1 dargestellte Teil nur einige Mikrometer breit ist. Eine Reihe von Herstellungsschritten müßten durchgeführt werden, um Transistoren außerhalb der Matrix zu erzeugen. Dies soll im folgenden nicht diskutiert werden. Das Speicherelement kann z.B. vom komplementären Feldeffekt-Typ sein, bei dem n- und p-Wannen als Teil des Herstellungsprozesses peripherer Transitoren erzeugt werden. Der erste Schritt, der sich auf die Zellenmatrix der Erfindung bezieht, ist das Aufbringenvon Oxid- und Siliziumnitrit-Beschichtungen (30 und 31 in der Zeichnung 4a) sowie das Strukturieren dieser Beschichtungen unter Verwendung von Fotolack, so daß Nitrid über dem übrigbleibt, was zu den Kanalbereichen, den Source- und Drain-Zonen und den Bitleitungen 13 wird, wobei die Bereiche, in denen das dicke Feldoxid 21 und 22 gebildet werden soll, belichtet werden. Eine Bor-Implantation wird bei einer Dosierung von etwa 8x10¹² cm&supmin;² durchgeführt, um eine (P+) -Kanalbegrenzung unterhalb des Feldoxids 21 und 22 zu erzeugen. Durch einen mehrere Stunden dauernden Aufdampfprozeß bei einer Temperatur von etwa 900ºC wird dann das Feldoxid 21 und 22 bis zu einer Schichtdicke von etwa 900 nm aufgewachsen. Das thermisch wachsende Oxid bildet sich unterhalb der Ränder des Nitrids 31 und formt eine "Vogelkopfstruktur" 22a anstelle eines scharfen Übergangs.
Der folgende Abschnitt bezieht sich auf Figur 4b. Das Nitrid 31 wird entfernt und es wird in dem Bereich, in dem die Bitleitungen 13 gebildet werden sollen, eine Arsen-Implantation bei einer Dosierung von etwa 6x10¹&sup5; cm&supmin;² und einer Spannung von 135 KeV durchgeführt, wobei Fotolack als Implantationsmaske verwendet wird, um die Source/Drain-Zonen und die Bitleitungen zu erzeugen. Daraufhin wirdweiteres thermisches Oxid bis zu einer Dicke von etwa 250-350 nm auf den vergrabenen (N+) - Bitleitungen aufgewachsen. Gleichzeitig wächst thermisches Oxid bis zu einer Dicke von etwa 30 nm über den nicht dotierten Kanalbereichen (infolge der unterschiedlichen Oxidation, die auftritt, wenn Bereiche stark dotierten und leicht dotierten Siliziums gleichzeitig der Oxidation ausgesetzt werden), und bildet die Oxidschichten 14 oberhalb der Source/Drain-Zonen und den Bitleitungen 13. Diese Oxidation wird in einer Dampfatmosphäre bei einer Temperatur von etwa 800 bis 900ºC durchgeführt. In den Übergangsbereichen 18, in denen die Vogelkopf struktur 22a gebildet wurde, hat der Rand des ursprünglich gebildeten thermisch gewachsenen Oxids als Maske bei der Arsenimplantation gewirkt, so daß die Konzentration hier niedriger ist und das Oxidwachstum in diesem Bereich geringer ist als das der Oxide 14 oder 22.
Unter Bezugnahme auf Zeichnung 4c wird ein Fenster 19 (auch sichtbar in Zeichnung 1) im Gate-Oxid 20 geöffnet. Dies wird erreicht, indem Fotolack als Maske verwendet wird und das Oxid 20 bis zum freien Silizium durchgeätzt wird und daraufhin ein dünnes Oxid 19 aufgewachsen, das das Tunnelfenster 19 bildet. Während der Herausbildung des Oxids, das das Tunnelfenster 19 bildet, wächst die Dicke des Oxids 20, das das Gate bildet, bis auf etwa 35 nm.
Der folgende Abschnitt bezieht sich auf Zeichnung 2a. Zunächst wird ein erste Schicht (N+) - dotierten Polysiliziums auf die Fläche der Siliziumscheibe aufgebracht und eine Oxidbeschichtung 34 oder Oxid-Nitrid-Oxid-Beschichtung wird aufgebracht, um die beiden Polysiliziumebenen zu trennen.
Das Polysilizium der ersten Ebene wird unter Verwendung von Photolack strukturiert, so daß längliche Streifen in der y- Richtung stehenbleiben. Teile dieser Streif en werden später die schwimmenden Gates 17 bilden. Ein Oxidationsvorgang, der durchgeführt wird, nachdem die erste Polysiliziumebene strukturiert wurde, bedeckt die Ränder der ersten Polysiliziumebene und bildet darüberhinaus das Oxid der Gate-Zone 35 des Serien-Anreicherungstransistors 36. Eine zweite Schicht aus polykristallinen Silizium wird aufgebracht, (N+) - dotiert und unter Verwendung von Fotolack strukturiert, um die Wortleitungen bzw. Steuer-Gates 12 zu erzeugen. Während die Wortleitungen bzw. Steuer-Gates 12 hergestellt werden, werden die Ränder der ersten Polysiliziumschicht so geätzt, daß die länglichen, in der x-Richtung verlaufenden Ränder der schwimmenden Gates automatisch auf die Ränder der Steuer -Gates ausgerichtet sind.
Wahlweise kann das Grenzschichtprofil auf der Kanalseite derSource-Zone 15 so ausgelegt werden, daß es sich nicht unterhalb des 35 nm dicken Oxids der Gate-Zone 20 erstreckt, das sich über die gesamte untere Oberfläche des Fensters 19 ausdehnt, so daß die Feldplatten-Durchbruchspannung der Grenzschicht der Source-Zone maximiert wird. Die Erweiterungen 15a und 15b der Source-Zone 15 erstrecken sich über den Bereich des Fensters 19 hinaus und verbessern die Möglichkeit, daß sich die Löschung ausschließlich durch Fowler- Nordheim-Tunnel ereignet und nicht durch heiße Ladungsträger. Zum Beispiel kann die Erweiterung 15a so geformt werden, daß sich die Source-Zone 15 völlig unterhalb der unteren Fläche des Fensters 19 erstreckt, indem n-leitende Störstellen in das Fenster 19 implantiert werden, bevor oder nachdem die 10 nm dicke Beschichtung aufgebracht wird. Ein alternatives Verfahren ist es, Phosphor zu den Dotierungsmaterialien hinzuzuziehen, die für die Herstellung der Source-Zone 15 benutzt werden und die Scheibe danach einer Temperaturphase zu unterziehen, die es erlaubt, daß das Phosphor seitlich unter das Fenster 19 diffundiert und die Erweiterung 15b bildet.

Claims

1. Elektrisch löschbare, elektrisch programmierbare Speicherzelle (10) mit schwimmendem Gate, enthaltend:

eine Source-Zone (15) und eine Drain-Zone (16) in der Fläche eines Halbleiterkörpers (11), wobei jede dieser Zonen (15, 16) eine stark dotierte Zone des Leitungstyps ist, der dem des darunterliegenden Materials des Körpers (11) entgegengesetzt ist, wobei sich die Source-Zone (15) auf der Fläche um einen Kanalbereich im Abstand von der Drain-Zone (16) befindet,

ein schwimmendes Gate (17) über einem Teil des Kanalbereichs, das von dem Kanalbereich der Fläche durch einen Gate-Isolator (20) getrennt ist, und

ein Steuer-Gate (12), das sich seitlich längs der Fläche über dem schwimmenden Gate (17) und über den Source- und Drain-Zonen (15, 16) erstreckt, wobei das Steuer-Gate (12) durch eine Isolatorbeschichtung (34) von dem schwimmenden Gate (17) getrennt ist und das Steuer-Gate mit den Rändern des schwimmenden Gates (17) in einer Linie verläuft, dadurch gekennzeichnet,

daß jede der Zonen (15, 16) unter einer relativ dicken Schicht aus thermisch gewachsenem Siliciumdioxid (14) auf der Fläche vergraben ist, wobei die Breite des Kanalbereichs duch das thermisch gewachsene Oxid festgelegt ist;

daß sich das schwimmende Gate (17) auf dem thermisch gewachsenen Siliciumoxid (l4) über die Source-Zone (15) und bis zu einer Isolationszone (22) bezüglich der Source-Zone gegenüber dem Kanalbereich und über einem Tunnel-Bereich (19) nahe der Source-Zone (15) erstreckt, wobei die Dicke eines unter dem schwimmenden Gate (17) liegenden Isolators bei dem Tunnelbereich (14) wesentlich kleiner als die Dicke des Gate-Isolators (20) unterhalb anderer Bereiche des schwimmenden Gates (17) ist;

daß die Zelle (10) seitlich durch dicke Oxidzonen (22) isoliert ist; und

daß die Source- und Drain-Zonen (15, 16) in Bit-Leitungen enthalten sind.

2. Speicherzelle (10) nach Anspruch 1, bei welcher der Halbleiterkörper (11) aus Silicium besteht und die Source- und Drain-Zonen vom N&spplus;-Typ sind.

3. Speicherzelle (10) nach Anspruch 1 oder 2, bei welcher das schwimmende Gate (17) und das Steuer-Gate (12) polykristalline Siliciumschichten sind.

4. Speicherzelle (10) nach einem der Ansprüche 1 bis 3, bei welcher das thermisch gewachsene Siliciumoxid (14) viel dicker als die Gate-Isolator-Beschichtung (20) ist und bei welcher das Feldoxid (22) dicker als das Siliciumoxid (14) ist.

5. Speicherzelle (10) nach einem der Ansprüche 1 bis 4, bei welcher das Steuer-Gate (12) Teil einer länglichen Wortleitung ist, die sich längs der Fläche erstreckt, und bei welcher die Source- und Drain-Zonen (15, 16) Teile von länglichen Bitleitungen (13) sind, die sich längs der Fläche senkrecht zu der Wortleitung erstrecken.

6. Speicherzelle (10) nach einem der Ansprüche 1 bis 5, bei welcher der Tunnelbereich (19) zwischen der Source-Zone (15) und der Drain-Zone (16) auf der Fläche angeordnet ist.

7. Speicherzelle (10) nach einem der Ansprüche 1 bis 5, bei welcher der Tunnelbereich (19) über wenigstens einem Teil der Source-Zone (15) angeordnet ist.

8. Speicherzelle (10) nach einem der Ansprüche 1 bis 5, bei welchem der Tunnelbereich (19) vollständig über der Source- Zone (15) angeordnet ist.

9. Matrix aus Speicherzellen, wobei jede der Zellen eine Speicherzelle gemäß einem der vorhergehenden Ansprüche ist.

10. Matrix aus Speicherzellen nach Anspruch 9, bei welcher das schwimmende Gate (17) einer Speicherzelle (10) eine Bitleitung (13) einer angrenzenden Zelle überdeckt.

11. Matrix aus Speicherzellen nach Anspruch 9 oder Anspruch 10, bei welcher mehrere Steuer-Gates (12) zur Bildung einer zusammenhängenden Wortleitung angeordnet sind.

12. Matrix nach Anspruch 11, bei welcher banachbarte Zellen in einer Richtung senkrecht zur Wortleitung durch Oxidzonen (21) isoliert sind.