JPH025574A - 電気的に消去可能で、電気的にプログラム可能な、読出し専用メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

産業上の利用分野 本尺明番ま全般的に半導体メｔり装置に関連し、川に具
体的に占えば、浮＠（）［１−ティング）ゲ１−τ！の
、　ｒｉ電気的消去可能で、電気的に１［］ゲノム可能
なＲＯＭ（読出（〕専用メＵす）と、その様’Ｊ装置の
製造方法に１！１連Ｊ−る。 ｔ、Ｙｇ来の技術及び間２１９点 ）Ｅ　Ｐ　ＲＯＭ、または電気的にプログラム可能なＲ
０１ｖ１１．ｔ　、浮立グー１−横ｊｈを持つ電界効実
装買゛（゛（１す６゜ＦＰＲＯＭ浮遊ゲー１−グー適切
イ６　．ｉｆｆ圧を各セルのソース、ドレイン、及び制
御グー！−に印加１することでプログラムされ、これに
よりソース・ドレイン路に高電流が生じ、またホット・
・■レフ１−ロンにより浮遊グーｌ−が充電される。 ＥＥ　Ｐ　ＲＯＭ型のＸ４′Ｉｔｉま紫外線光に、Ｊ、
り消去される。 ４これには半導体チップ十に水晶の窓のδりる装置パッ
ケージが必要とされる。この種のパッケージは、ＤＲＡ
Ｍ　（ダイブミック・ランダム・アクセス・メモリ）の
ような他のメモリ装置に一般的に用いられる、プラスチ
ックのパッケージと比べて高価である。このためＥＰＲ
ＯＭＬよ一般的に、プラスチックでパッケージされた装
置よりも高価である。 ＥＥＰＲＯＭ、または゛電気的に消去可能Ｃ１′市気的
にプログラム可能なＲＯＭは、様々な電界効果型の１稈
で製造されて４３す、−船釣に標準型のＦＰＲＯＭより
も大きなヒル４法を必要とし、またより複雑な製造工程
を必要とする。 トＥＰＲＯＭは、パッケージの］ス１−を削減する、不
透明なプラスブーツクのパッケージに搭載され（する。 しかしながらトＦ　ＰＲＯＭは、より大きなセル寸法と
五り神雑な￥Ｊ造工稈のために、ＥＰＲＯＭと比べて、
１ピッ］−当たりではより高価である。 フラッシュＥＥＰＲＯＭは、セルが個々に消去されない
ので、標準ＥＥＰＲＯＭと比べて、セル寸法が小さいと
いう利点がある。その代わりに、１！ルの７１ノーはま
とめて消去される。 ｈ）近のフラッシュＥＥＰＲＯＭは、二つの電源を必要
どする。一方はプログラムと消去用で、もう−，６ｔｉ
ｔ読出し用Ｃある。通常では、１２ポル］−の電源がプ
［１グラムと消去に用いられ、５ボルトの電源が読出（
〕仙作のときに用いられる。、（）かし４ｃがら、１０
グラム、消去、及び読出しの全ての仙作に対しＣ１比較
的に低電圧な甲−の電源を用いることが望ましい。 本発明の目的は、プログラムど消去の両方に対し、て、
比較的に低電１１１な甲−の外部電源を用いる、Ｊ、う
＜１．電気的にプログラム可能なメモリ、もしくは電気
的に消去−ｎｌ能で、電気的にプログラム可能なメ［り
を提供し、メ１；り装置が、システムに甲−の外部電源
のある、基根上のまた１よ回路中のプログラムと両立性
を持つようにすることである。。 それほど高価ではない、不透明なプラスチックのパッケ
ージに実装−Ｃきる、不揮発性のメ七りを提供すること
も［１的である。プ１コグラムに高゛市流を必要としな
い、電気的にプログラム可能なメモリを（７供すること
もまた目的ひある。史にＥＥＰＲＯＭまたはフラッシュ
ＥＥＰＲＯＭの改良された製造方法を提供すること、及
び［三ＥＰＲＯＭまたはフラッシコーＥＥＰＲＯＭｋ二
改良されたセルを提供することも目的であり、製造され
たセルは、ワード線とビット線の間に厚い酸化絶縁物を
用い、プログラムと潤人彷作に対して、ルリ罪グー１−
と浮遊グー１−の間に、改良されたカップリングを提供
する。 問題点を解決するための手段及び作用 本発明の一つの実施態様によると、電気的に消去可能な
ＰＲＯＭＩなわちＥ　Ｅ　Ｆ）　＋せＯＭＧＩｒ％ｙｆ
１ゲート・トランジスタと併合されｌ、：１ンハンスメ
ント・トランジスタを用いで製造される。浮遊ゲート・
１ヘランジスタは、］ンタク１−のないヒル・レイアラ
１−の中で、ソースに隣接する小さい１−ンネル窓を持
ち、製造を容易にし、１ご小寸法を小さくする。装置に
は比較的に厚いシリコン酸化物の下に埋込まれた、ビッ
ト線（ソース・ドレイン領域）があり、浮遊ゲート・キ
ャパシタンスに対して、制御ゲートの割合を好ましいも
のにする。プログラムと消去は、ソース付近のトンネル
窓領域を用いて行われる。窓は浮遊ゲートのその他の領
域よりも薄い誘電体を持ち、ファウラー・ノルドハイム
・トンネリング（Ｆａｗｌｅｒ−Ｎｏｒｄｈｃｉｍｔｕ
ｌＩｌｅｌｉｎｇ　）を許す。仮想接地レイアウトでは
なく、専用のドレイン及び接地線を用いることにより、
また隣接するセルのピット線間の絶縁に、厚い酸化物を
用いることにより、浮遊ゲートは隣接するビット線と絶
縁領域の上へと延び、好ましいカップリング率が生じる
。ワード線・制御ゲート間の絶縁もまた、好ましい実施
態様では厚い熱酸化物によるもので、浮遊ゲートと制御
ゲートを、チャンネルに隣接するこの酸化物上に延ばし
、更にカップリング率を改良する。 本発明に特徴的と思われる新）Ａな特徴は、特許請求の
範囲に記載される。しかしながら、発明そのものは、こ
の発明の他の目的及び利点と同様、図面を参照とした以
下の実施例の説明から良く理解されるであろう。 実施例 第１図、第２ａ図〜第２ｅ図、及び３図において、電気
的に消去可能で、電気的にプログラム可能なメモリ・セ
ル１０のアレーが、シリコンｌ１ｆｊ１１の表面に形成
されている。図面には、基板のほんの僅かな部分しか示
されていないが、これらのセルは、多数のこの様なセル
のアレーの一部であると理解されたい。幾つかのワード
線・制御ゲート１２が、基板１１の表面に沿って延びる
第二のレベルの多結晶シリコン（ポリシリコン）ストリ
ップにより形成され、またビット線１３が、基板面で厚
い熱シリコン酸化物層１４の下に形成される。埋込まれ
たビット線１３は、各セル１０に対して、ソース領域１
５とドレイン領１ｉｉ！１６を形成する。各セルに対１
“る浮遊ゲート１７は、セルのおよそ半分と一本のビッ
ト線に渡って延び、また別の隣接するビット線１３の上
へと延びる、第一のレベルのポリシリコン層により形成
される。 各セルに対する浮遊ゲート１７の二つの「水平」な、す
なわちＸ方向の端は、ワード線・制御ゲート１２の端で
整合される。１０グラムと消去用のトンネル領域１９は
、各セル１ｏのソース１５付近に形成され、この窓１９
のシリコン酸化物は、浮遊ゲート１７の下のチャンネル
の残りの領域に対する、約３５ＯＡの誘電体コーティン
グ２ｏに比べて薄く、約１００Ａである。本発明による
構造が利用されれば、ファウラー・ノルドハイム・トン
ネリングは極僅かの電流しか必要としないので、プログ
ラムと消去は、比較的に低い外部から印加された電圧を
使用して行われ得る。浮遊ゲートはビット線１３と絶縁
領域２２に渡って延びるので、浮遊ゲート１７とソース
１５または基板１１の間のカップリングと比べて、層１
２と層１７の間のカップリングはより好ましい。従って
、制御ゲート１２とソース１５の間に印加される、プロ
グラム・消去電圧の大部分は、浮遊ゲート１７とソース
１５の間に現れる。セル自体の近辺には、ソース・ドレ
イン・コンタクトの必要がないので、セル１ｏは「コン
タクト・フリー」と呼ばれる。 ｒＬＯｃＯ８Ｊの厚いフィールド酸化物のｆｆｌ域２１
は、セルをＹ方向にそれぞれ分離するように用いられる
。ＬＯＧＯ８の厚いフィールド酸化物のストリップ２２
は、セルの間のビット線１３を、Ｘの方向に分離する。 ワード線間で、及びソース・ドレインの分離のために、
ＬＯＧＯ８分離を用いる一つの利点は、ＸとＹのピッチ
（隣接するセルの共通点間の距１１）、及びセル・アレ
ーのピッチ（長さの幅に対する割合）が、アレー・デコ
ーダまたは他の周辺回路と合うように調節できることで
あり、しかも制御ゲート１２と浮遊ゲート１７の重なり
が、埋込まれたビット線酸化物１４と、ＬＯＧＯ８Ｉ化
物２１と２２の上で調節され１ｑるので、カップリング
の割合は好ましいままである。 もう一つの利点は、ワード線１２からワード線１２、及
びピッ、ト線１３からビット線１３への絶縁が改良され
ることである。更に、各ビット線１３と基板１１間のキ
ャパシタンスは、これまでの出願で述べられてきた装置
のものよりも、接合分離の使用軒関与４るキャパシタン
スよりｔ″）少ない、。 加えてヂトンネル幅は、■稈の♀い段階で定められ、こ
の段階では、基板１１の表面ｔ；にまだかなり１ｊら（
ブレーナ）である。 （フル１０のアレーが「仮想接地回路」望で（，１ない
ことに留意されたい。ずなわら、セルの各列（Ｙ方向）
に対１ノで、二つのヒツト線１３または列線（−１ｙは
ソース用、もう一方はドレイン川）があり、一方のピッ
１−線１３が専用の接地で、もう一方１まデータ入力・
出力及び１ごンス線である。 第１図、第２ａ図Ｍ第２ｅ図、及び３図のＥＦＰＲＯＭ
セル１０は、所定のセル１ｏのソース１５に関して、所
定のワード線１２に印加された、約＋１６乃至＋１８ｖ
の電圧Ｖ　でプロゲラ１ｐ ムされろ。所定のセル１０のソース１５は、接１１）λ
（）シ＜は他のり準電圧にある。例えば第３図じおい−
（、もしセル１０ａがブ［コグラムされるよう選ｌ沫”
れたならば、Ｗ　１．、１と示されるワード線１２は＋
Ｖ１．にされ、ＳＯと示されるソースは接地されろ９、
電圧＋Ｖ９．は、チップ上のヂャージ・ポンプ１、、′
″′、より内部で生じさｔ！られ、外部から印加された
電源電圧は、約４５■の比較的に低い正電位を持′）。 所定のドレイン１６（この例ｒはＤｏど示される）は、
これらのプログラム状態で浮遊

【ノ、それゆえソース・
トレイン路にはほとんど、もしくは全く電流がみられな
い。トンネル酸化物１９（厚さ約１００Δ）に渡るファ
ウラー・ノルドハイム・ト・ンネリングは、所定のセル
１０ａの浮遊グーｉ・１７を充電１ノ、これにより約１
０ミリセコンドの長さのプログラム・パルスの後、約３
乃〒６ボルトのしきい値電圧にシフ１−が生じる。 所定のセル１０は、約−１０Ｖ１７）電Ｆ＋：Ｖ　ｅｅ
　（内部より生じる）を所定のワード線・制御ゲート１
２に印加し、まｌこ約４−５ｖの電圧を、ソース１５、
ｉ　／、二はビット線１３に印加することで消去ｉ、Ｘ
れる。 １１ツイン１６　（（ＩｔＮ方のヒラ１〜線１３）は浮
遊する。 ン肖５り１−ンオリングの１ｆｆｉ、制御グー１−１２
がソース′１５に関して負であるので、電子は浮遊ゲー
ト１７からソース１５へと流れる。 「フラッシュ消去」が行われる（セル１０全でがｌｌｉ
ｌ時に消去される）とき、アレー中の全てのドレイン１
６は浮遊し、ソース１５の全て（，１電位ｖｄｄにあり
、またワード線・υ制御グー１へ１２の全ては電位−Ｖ
。０にある。 プログラムの例の間（セル１０ａがプログラムされてい
る間）に、書き込み防雪状態を防ぐＩこめに、第３図の
同じワード線Ｗ１−１上にある、セル１０ｂのＪ：うな
選ばれていないセルのソース１５の全てが、およそ＋５
乃〒＋７ボルトの範囲にある電圧Ｖ　ｌ）　１に保たれ
る。１０ｂのような選ばれていないセルのドレイン１Ｇ
は浮遊し、ソース・ド１メイン電流が流れるのを防ぐ。 ソース１５に印加されに電Ｉ］′１Ｖｂ１は、例に挙げ
たセル１０ｂを含めて、１′！ルのトンネル酸化物１９
に渡る電Ｗが、浮遊グー１−１７を充電する程大きくな
るのを妨げる。 もう一つ避けなければいけない状態に、セルのソースが
Ｖ　ｂ　１　（１近の電位にあるとき、プログラムされ
たセルの１−ンネル酸化物に渡る高７を界と関連１する
、Ｆビット線ストレス１まＬ＝はデプログラミングがあ
る。このビット線ス１−１ノス状態を防ぐために、第３
図の選ばれていないワード線・電１１ｍ５ゲー１−ＷＬ
Ｏ及びＷＬ２が、約ト５乃至」−１０ボルトの範囲の電
圧に保たれ、これ１．こより選ばれていないプログラム
されたセルそれぞれの、トンネル酸化物１９に渡る電界
が減少される。１０ｃのようなプログラムされたセルは
、その浮遊グーｈに約−２乃至−４ボルトの電位をイｉ
し、よってその様なセル１０ＧのソースＳ１の電圧Ｖｂ
ｌが、−ト５乃至＋７ボルＩ−の範囲のとき、トンネル
酸化物に渡る電界は、セルをアブ１コグラムする傾向を
示すが、ワード線ＷＬ２の電圧が（−５乃至＋１０ポル
１への範囲だと、電界は減少する。しかしながら、ワー
ド線・制御ゲートの電圧は、その浮遊ゲートに全く電荷
のないセルのしきい（１α電圧Ｖｔに、変化を起こづほ
と大きくはない。 前）本のセルは、低電圧で読み出され１する。例えばセ
ルの行は、所定のワード線・ｆｉｌｌｌｌｌゲートにト
３ボルト、その信金てのワード線・制りｕゲートにｐ口
・ボルト、全てのソースにぜ口・ボルト、及び全てのド
レインに＋１．５■を印加することで、読み出され得る
。この状態でセルのソース・ドレイン路は、消去された
、もしくはプログラムされていない状態（その浮遊ゲー
トに電荷のないセル）で、導電性と、なるであろう。す
なわちロジック・ワンを記憶するであろう。プログラム
された（浮遊ゲートに負の電荷があり、高いしきい値状
態にプログラムされた）セルは、導通しないであろう。 すなわら、ロジック・ゼロを記憶するであろう。 枚のＰ型シリコンのスライスにより、工程が開始される
。このうら基板１１の部分はほんの僅かである。スライ
スは直径約６インチであるが、第１図で示される部分は
、幅たった数ミクロンである。 幾つかの工程段階を経て、アレー周辺のトランジスタが
形成されるが、ここではその説明を省く。 例えば、メモリ装置は相補形電界効果型であってよく、
ここではＮウェルとＰウェルが、周辺トランジスタを形
成する工程の一部として、基板１１に形成される。本発
明のセル・アレーに関連する第一の段階では、第４ａ図
に示されるように、酸化物コーティング３０及びシリコ
ン窒化物コーティング３１を塗布し、これらのコーティ
ングに７オトレジストを用いてパターン処理し、チャン
ネル領域、ソース、ドレイン、及びビット線１３となる
ところの窒化物は残し、一方厚いフィールド酸化物２１
及び２２が形成されるべきところを露出する。約８　Ｘ
　１０１２ａｓ−２のホウ素注入が行われ、フィールド
酸化物２１と２２の下に、Ｐ十チャンネル・ストップを
形成する。その後フィールド酸化物２１及び２２が、摂
氏約９００度の熱気に数時間さらされ、約９０００Ａの
厚さに成長される。 熱酸化物は窒化物３１の端の下で成長し、急な）り移で
はなく、「鳥のくらばし」状の２２ａを形成する。 第４ｂ図では、窒化物３１が取り除かれ、ビット線１３
が形成されるべきところでは、ヒ素注入が、１３５Ｋｅ
Ｖｒ、約６　Ｘ　１０　”’ｃｙｒ−２（Ｄ　ｆｌｉ　
テ、フォトレジストを注入マスクとして用いて行われ、
ソース・ドレイン領域及びビット線を形成する。 次に表面上にもう一つの熱酸化物が、Ｎ十埋込みビット
線上で、約２５００乃至３０００Ａの厚さに成長され、
この間（多量にドーピングされたシリコン領域、及び少
量ドーピングされたシリコン領域が、同時に酸化される
際に生じる酸化の差のため、）約３０ＯＡの熱酸化物が
、ドーピングされていないチャンネル領域上に成長され
、ソース・ドレイン領域及びビット線１３上に酸化物層
１４を形成する。この酸化は、摂氏約８００乃至９００
度の蒸気中で行われる。鳥のくちばし状の２２ａが形成
されていた遷移領域１８では、甲くに形成されていた熱
酸化物の端が、ヒ素注入をマスクし、それゆえ濃度はよ
り低く、またその領域の酸化物成長は、酸化物１４また
は酸化物２２の成長よりも少ない。 第４Ｃ図では、窓１９（第１図でも示された）が、ゲー
ト酸化物２ｏの中で開かれる。ここではフォトレジスト
をマスクとして用い、酸化物２゜を介してシリコンまで
エツチングし、それから簿い酸化物１９を成長して、ト
ンネル窓１９を形成する。トンネル窓゛１９酸化物の形
成の間、ゲート酸化物２０の厚さは、約３５０Ａまで増
加する。 第２ａ図では、第一のポリシリコン層が、シリコン・ス
ライスの表面に形成され、Ｎ＋にドーピングされ、酸化
物のまたは酸化物−窒化物一酸化物のコーティング３４
が、二つのレベルのポリシリコンを分離するよう塗布さ
れる。第一のレベルのポリシリコンが、フォトレジスト
を使って、Ｙ方向に細長いストリップを残すように定め
られ、そのある部分は浮遊ゲート１７になる。第一のレ
ベルのポリシリコンが定められた後に行われる酸化は、
第一のポリシリコンの端を覆い、直列エンハンスメント
・トランジスタ３６にゲート酸化物３５を形成する。第
二のポリシリコン層が被着され、Ｎ＋にドーピングされ
、フォトレジストを使ってパターン処理され、ワード線
・制御ゲート１２を形成する。ワード線・制御ゲート１
２が定められるのと同時に、第一のレベルのポリシリコ
ンの端がエツチングされ、浮遊ゲートのＸ方向の細良い
端が、制御ゲート・の喘で自己整合される。 、ｔたは選択的に、ソース１５のチ１アンネル側の接合
部プロファ、イルは、それが３５０Ａのゲート・酸化１
カ２０の下で終り、窓１９の低い全表面に渡って延び、
よってソース接合のフィールド・プレー・ト降伏電汁を
礒低眼に１ろことを確かにするよへ合わせられる。ソー
ス１５の延長部１５８及び１５　ｂ　ｉｔ、窓１９領域
を越えて延び、消去１ま小ツ！へ・キャリヤでは４〈り
、他ならぬファウラー・ノルドハイム・トンネリングに
より行われるＤＩ能性々（い（、二増や１ｊｏ例λば匪
（※部１５ａは、１０〇八σ）丁】−ティングの形成前
もしくは後で、窓１９ｊ７）中にＮ望不純物を注入でｊ
ることにより、窓１９の低い表面の下金体に、ソース１
５を延ばして形成されてし良い。別のＴ稈で１１ソース
１５の形成り二用いられるドーピング物質の一゛つとし
てリンが含まれ、スライスに温度り一、イクルを受けさ
せ、窓１９の下でリンを横方向に拡散させ、延長部１５
ｂを形成する。 へＲｎを実施１忠様へ参照として説明してきたが、これ
はＲ明を制限づる０のではない。この説明を参照とすれ
ＩＪ当業名も二し、１、この実施態様の様々な修正及び
、本発明の他の実施態様は明白であろうゆ従って、特許
請求の範囲は、本発明の範囲内にあるこれらの修正また
は実ｆＭ　Ｂ楳を含むものであるゆ以−１−の説明にＩ
ＩＱ連して、更に以下の項を（ｍホする。 （１）電気的に消去可能で、電気的１こプログラム可能
な、浮遊グーｌ−を持つメｔす・セル（１０）において
、 半導体基体（１１）の面に形成されたソース領域（１５
）及びドレイン領域（１６）乞含み、前記各領域（１５
，１６）は、下にある萌記Ｍ体（１１）の物′δ１と【
、１反対の導電型の、多槽にドーピングされた領域であ
り、に１記各領ｌ或（１５，１６）は、前記面に二の熱
成長シリコン醇化物（１４）の比較的に厚い層の下に埋
込まれており、前記ソース領１或（１５）は、前記面上
でチャンネル領域により、前記ドレイン領域（′１６）
から分離され、前記チャンネル領域の幅は、チャンネル
領域の各側の熟成レフイールド酸化物（１４）により定
められ、 前記ｆＩ−ンネル領域の部分−１−にあり、ソース頃域
（１５）−Ｌの熱成長シリコン醇化物（１４）＼延び、
チャンネル領域の陵対の絶縁領域へと匪びる浮遊ゲート
（１７）を含み、更に浮遊ゲート（１７）は、前記チャ
ンネル領域の各側に４６イ）、前記熱成長フィールド酸
化物（１４）のｒへ、５．横１ｊ向に延び、？１逅ゲー
ｔ−（１７）はゲトイｊ！縁物（２０）により、前記面
のチャンネル１≧１はｂ＼ら分離され、浮遊ゲート（１
７）Ｇま前記ソース領域（１５）付近の１−ンネル領１
ｊ！Ｉ（１９）をｔ）覆い、前記１−ンネル領域（１９
）におけ６１１ｎ　記浮遊グーｈ＜１７）の下にある絶
縁物の厚さｔよ、浬遊グー１−　（１７）の他の領１或
の下の前記ゲート絶縁１力（２０）の厚さより、著しく
薄く、また、 １ν１記面に沿って、前記浮遊グー１−（１７）のト、
境び前記ソース及びドレイン領１ｍ＜１５゜１６）■−
に延びる光り郊ゲート（１２）を含み、番（１述ゲート
（１２）は、絶縁Ｔ１−ティング（３４）により、浮遊
グー１−（１７）から分離され、制御ゲート（１２）は
、前記浮ガｌグー１−　（１’７　）の端により、ワー
ド線（１２）の方向に自己整合され、 前記ソース及びドレイン領域（１５、′１６）は、ビッ
ト線（１３）に含まれ、 Ｗｊ　Ｅセル（１０）は、フィールド酸化物附暎（２２
）により、ピッ１−線（１３）ｒ絶縁さね７、前記セル
（１０）は、フィールド醒ＩＬ物？ｊ、ソ・＼（２１）
ｋ、、、上り、ワー・ド′ｆＡ（１２）で絶縁され、ま
た、 前記セル（１０）の付近においＵＳ前記面には］ンタク
ト・領域が全く見られないこと８持敞とする、電気的に
消去可能で、電気的にプログラム可能な、浮遊グー（へ
を持つメ［す・セル（１０）。 （２）　　前記第１項に２叔したメ七り・セル（１０）
においＣ，前記半導体基体（１１）はシリニｌンであり
、前記ソース及びドレイン領１４はＮ＋〒である。 （３）　　前記第１項に記載したメモリ・セル（１０）
において、浮遊ゲート（１７）と制御ゲート（１２）は
、多結晶シリコン層である。 （４）　　前記第１項に記載したメモリ・セル（１ｏ）
において、前記熱成長シリコン酸化物（１４）ｔよ、前
記ゲート絶縁物コーティング（２０）よりもかなり厚く
、前記フィールド酸化物（２２）は、前記シリコン酸化
物（１４）よりも厚い。 （５）　　前記第１項に記載したメモリ・セル（１ｏ）
において、制御ゲート（１２）は、前記面にそって延び
る長細いワード線の部分であり、前記ソース及びドレイ
ン領域（１５，１６）は、前記ワード線に垂直な、前記
面に沿って伸びる長細いビット線（１３）の部分である
。 （６）　　前記第１項に記載したメモリ・セル（１０）
において、前記トンネル領域（１９）は、前記面上、前
記ソース及びドレイン領域（１５，１６）の間に置かれ
る。 （７）　　前記第１項に記載したメモリ・セル（１０）
において、前記トンネル領域（１９）は、前記ソース領
域（１５）の少なくとも一部分上に置かれる。 （０）　　前記第１項に記載したメモリ・セル（１０）
において、前記トンネル領１ｉ１（１９）は、前記ソー
ス領域（１５）全体の上に置かれる。 （９）　　電気的に消去可能で°、ブＯグラム可能なＲ
ＯＭのセル、マタ１．ｔ　Ｅ　Ｅ　Ｐ　ＲＯＭ　（７）
　ｔ　）Ｌｉ　（１０）は、浮遊ゲート・トランジスタ
と併合されたエンハンスメント・トランジスタを用いて
形成される。この浮遊ゲート・トランジスタには、コン
タクトのないレイアウトの中に、小さなトンネル窓（１
９）があり、製造を容易にし、またセル寸法を小さくす
る。ビット線（１３）と、ソース・ドレイン領域（１５
，１６）は、比較的に厚いシリコン酸化物（１４）の下
に埋込まれ、これにより浮遊ゲート（１７）キャパシタ
ンスに対する、制御ゲート（１２）の好ましい割合が得
られる。プログラムと消去は、ソース〈１５）のチャン
ネル側付近もしくはその上の、トンネル窓領域く１９）
により行われる。窓（１９）は、浮遊ゲート（１７）の
他の部分よりも、薄い誘電体を持ち、ファウラー・ノル
ドハイム・トンネル領域を起こす。仮想接地レイアウト
ではなく、専用のドレイン（１６）もしくは接地線を用
いることにより、またビット線（１３）間の絶縁に厚い
酸化物（２２）を用いることにより、浮遊ゲート（１７
）は、隣接するビット線（１３）及び絶縁領域（２２）
へと延びることができ、カップリングの割合が好ましい
ものとなる。ビット線（１３）とワード線（１２）間の
距離は、最適のピッチまたは縦横比を考慮して、選んで
良い。ビット線〈１３）から基板（１１）へのキャパシ
タンスは最低限にされる。セル（１０）間のビット線（
１３）間の絶縁は、厚い熱酸化物領域（２２）により行
われる。セル（１０）間のワード線（１２）間の絶縁は
、厚い熱酸化物領Ｌ１（２１）により行われる。

【図面の簡単な説明】

第１図は、実施態様の一つによるメモリ・セルを持つ、
半導体チップの小部分の平面図である。 第２ａ図乃至第２ｅ図は、第１図の半導体装置の、線ａ
−ａ、ｂ−ｂ、ｃ−ｃ、ｄ−ｄ、及びｅ−ｅに沿った、
正面断面図である。 第３図は、第１図及び第２ａ図乃至第２ｅ図のセルの、 概略ダイアグラムである。 第４ａ図−第４ｄ図は、第１図及び第２ａ図Ｍ第２ｅ図
の装置の第２ａ図に対応し、連続する製造段階における
正面断面図である。 主な符号の説明 １０：メモリ・セル １１：シリコン基板 １２：ワード線・制御ゲート １３；ビット線 １５：ソース領域 １６：ドレイン領域 １７：）フ遊ゲート １８：ｉ！！移領域 １９：１ヘンネル領域／窓

Claims (1)

【特許請求の範囲】
1. （１）電気的に消去可能で、電気的にプログラム可能な
   、浮遊ゲートを持つメモリ・セルにおいて、半導体基体
   の面に形成されたソース領域及びドレイン領域を含み、
   前記各領域は、下にある前記基体の物質とは反対の導電
   型の、多量にドーピングされた領域であり、前記各領域
   は、前記面上の熱成長シリコン酸化物の比較的に厚い層
   の下に埋込まれており、前記ソース領域は、前記面上で
   チャンネル領域により、前記ドレイン領域から分離され
   、前記チャンネル領域の幅は、チャンネル領域の各側の
   熱成長フィールド酸化物により定められ、 前記チャンネル領域の部分上にあり、ソース領域上の熱
   成長シリコン酸化物へ延び、チャンネル領域の反対の絶
   縁領域へと延びる浮遊ゲートを含み、更に浮遊ゲートは
   、前記チャンネル領域の各側にある、前記熱成長フィー
   ルド酸化物の上へと横方向に延び、浮遊ゲートはゲート
   絶縁物により、前記面のチャンネル領域から分離され、
   浮遊ゲートは前記ソース領域付近のトンネル領域をも覆
   い、前記トンネル領域における前記浮遊ゲートの下にあ
   る絶縁物の厚さは、浮遊ゲートの他の領域の下の前記ゲ
   ート絶縁物の厚さより、著しく薄く、また、 前記面に沿つて、前記浮遊ゲートの上、及び前記ソース
   及びドレイン領域上に延びる制御ゲートを含み、制御ゲ
   ートは、絶縁コーティングにより、浮遊ゲートから分離
   され、制御ゲートは、前記浮遊ゲートの端により、ワー
   ド線の方向に自己整合され、 前記ソース及びドレイン領域は、ビット線に含まれ、 前記セルは、フィールド酸化物領域により、ビット線で
   絶縁され、 前記セルは、フィールド酸化物領域により、ワード線で
   絶縁され、また、 前記セルの付近において、前記面にはコンタクト領域が
   全く見られないことを特徴とする、電気的に消去可能で
   、電気的にプログラム可能な、浮遊ゲートを持つメモリ
   ・セル。