DE68919960T2

DE68919960T2 - Vorladungssteuerung für Leseverstärker.

Info

Publication number: DE68919960T2
Application number: DE68919960T
Authority: DE
Inventors: Bruce E Engles
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1988-09-15
Filing date: 1989-09-14
Publication date: 1995-07-06
Anticipated expiration: 2009-09-15
Also published as: JPH02121195A; EP0359561A3; US4879682A; DE68919960D1; EP0359561B1; KR900005440A; EP0359561A2

Description

Hintergrund der Erfindung

Ein Leseverstärker zur Verwendung in einem nichtflüchtigen Speicher wurde in US Patent Nuinmer 4,713,797 von Morton et al und US-Patent Nummer 4,727,519 von Morton et al geoffenbart. Der in diesen beiden Patenten geoffenbarte Leseverstärker verglich den Strom in einer Bezugsbitleitung mit dem Strom in einer ausgewählten Bitleitung. Die Bezugsbitleitung simulierte sehr genau Bitleitungen in der Mehrfachanordnung, so daß die Stromvergleichstechnik sehr wirksam war, um ein zuverlässiges Lesen zu liefern. Der Leseverstärker war vielen Bitleitungen mit einem Spaltendecodierer gemeinsam, denn nur die ausgewahlte Bitleitung mit dem Leseverstarker koppelte. Der Spaltendecodierer für viele Bitleitungen war somit auch mit dem Leseverstärker gekoppelt, aber nur an der Seite des Leseverstärkers, die init der ausgewählten Bitleitung gekoppelt war. Der Spaltendecodierer addierte somit Kapazitat zu der ausgewählten Seite des Leseverstarkers. Die Wiedergabe des Spaltendecodierers auf der Bezugsseite dieses Leseverstärkers verlangte zuviel Raum und war praktisch nicht in Betracht gezogen worden. Das Ergebnis war, daß das Aufladen der Bezugsbitleitung schneller als das Aufladen des Leseverstärkers war. Dies beeinflußte die Fähigkeit des Leseverstärkers nicht nachteilig, eine zuverlässige Erfassung zu liefern, beeinflußte aber nachteilig die Erfassungsgeschwindigkeit.

Zusammenfassung der Erfindung

Demgemäß ist es eine Zielsetzung der Erfindung, einen nichtflüchtigen Speicher mit einem verbesserten Leseverstärker zu schaffen. Eine noch andere Zielsetzung der Erfindung ist es, einen verbesserten Leseverstarker für einen nichtflüchtigen Speicher zu schaffen.
Gemäß der vorliegenden Erfindung wird geschaffen:
ein Speicher, der eine Mehrfachanordnung von nichtflüchtigen, mit einem Bezugspotential gekoppelten Speicherzellen hat, die entweder in einem programmierten oder in einem nicht programmierten Zustand sind, wobei der programmierte Zustand dadurch gekennzeichnet ist, daß er eine erste Leitfähigkeit hat, und der unprogrammierte Zustand dadurch gekennzeichnet ist, daß er die zweite Leitfähigkeit hat, wobei die genannten Speicherzellen an Schnittstellen von Wortleitungen und Bitleitungen angeordnet sind, wobei der genannte Speicher umfaßt: einen Leseverstarker, der einen ersten Eingang und einen zweiten Eingang und einen Ausgang hat; ein Decodiereinrichtung zum selektiven Koppeln einer der genannten Bitleitungen an den ersten Eingang des genannten Leseverstärkers; eine erste Voraufladungseinrichtung, die mit den Bitleitungen gekoppelt ist, um die Bitleitungen auf eine erste Spannung während einer Voraufladungsdauer voraufzuladen; und eine Bezugsbitleitung wobei der genannte Speicher ferner gekennzeichnet ist durch: eine zweite Voraufladungseinrichtung, die mit der Bezugsbitleitung gekoppelt ist, um die Bezugsbitleitung auf eine zweite Spannung wahrend der genannten Voraufladungsdauer voraufzuladen, wobei die genannte zweite Spannung näher an den Bezugspotential als die erste Spannung ist; und eine Kopplungseinrichtung, um die Bezugsbitleitung an den zweiten Eingang des Leseverstärkers nach der Voraufladungsdauer zu koppeln.

Kurze Beschreibung der Zeichnungen

Fig. 1 ist ein kombiniertes Block- und Schaltungsdiagramm eines nichtflüchtigen Speichers gemäß einer bevorzugten Ausführungsform der Erfindung, und
Fig. 2 ist ein kombiniertes Block- und Logikdiagramm einer Schaltung zur Verwendung in dem Speicher der Fig. 1.

Beschreibung der Erfindung im einzelnen

In Fig. 1 ist ein Speicher 10 gezeigt, der allgemein einen Leseverstärker 11, eine Speichermehrfachanordnung 12, einen Spaltendecodierer 13, einen Zeilendecodierer 14, einen Ausgangspuffer 16, eine Steuertakteinrichtung 17, eine Bezugsspannungserzeugungseinrichtung 18, Kopplungstransistoren 19, 20, 21, 22, 23, 24, 26 und 27, Bitleitung-Vorladungssteuertransistoren 28, 29, 30 und eine Datenleitung 31 umfaßt. Die Transistoren 19-24 und 26-30 sind Transistoren mit N Kanal. Der Speicher 10 hat Transistoren mit N und P Kanal zum Steuern der Mehrfachanordnung 12. Die Transistoren mit N Kanal weisen eine Schwellenspannung zwischen 0,5 und 0,8 Volt auf. Die Transistoren mit P Kanal weisen eine Schwellenspannung von zwischen -0,5 und -0,8 Volt auf. Die Mehrfachanordnung 12 umfaßt Transistoren mit schwimmenden Gate, die entweder in einem niederen oder einem hohen Schwellenzustand sind. Die Transistoren mit schwimmenden Gate, die in Fig. 1 gezeigt sind, die die Mehrfachanordnung 12 umfaßt, sind die Transistoren 32, 33, 34, 35, 36 und 37; die Bitleitungen 38, 39 und 40 und die Wortleitungen 41 und 42. Die Transistoren mit schwimmenden Gate sind EPROM Zellen (elektronisch programmierbare nur Lesespeicher-Zellen), die auf den niederen Schwellenspannungszustand durch Beaufschlagen mit ultraviolettem Licht geloscht werden und elektrisch auf den hohen Schwellenzustand programmiert werden. Dies ist bei EPROM- Zellen herkömmlich. Der Leseverstarker 11 umfaßt Transistoren N mit Kanal 44, 45, 46 und 47 und Transistoren mit P Kanal 51, 52, 53 und 54.
Der Spaltendecodierer 13 liefert eine Mehrzahl von Ausgängen, um auszuwahlen welche Bitleitung Daten an die Datenleitung 31 liefert. Der Spaltendecodierer 13, wie er durch eine Spaltenadresse festgelegt ist, die an den Spaltendecodierer 13 gekoppelt wird, bewirkt, daß zwei dieser Ausgänge aktiv werden, um die Bitauswahl auszuführen. Die Ausgänge, die in Fig. 1 gezeigt sind, sind die Signale C1, C2, C3 und C4. Der Transistor 19 hat eine Drain, die mit der Datenleitung 31 verbunden ist, ein Gate zum Empfang des Signals C2 von dem Spaltendecodierer 13 und eine Source. Der Transistor 19 hat eine Drain, die mit der Datenleitung 31 verbunden ist, ein Gate zum Empfangen des Signals C2 von dem Spaltendecodierer 13 und eine Source. Der Transistor 20 hat eine Drain, die mit der Source des Transistors 19 verbunden ist, ein Gate zum Empfangen des Signals C4 von dem Spaltendecodierer 13 und eine Source die mit der Bitleitung 38 verbunden ist. Der Transistor 21 hat eine Drain, die mit der Datenleitung 31 verbunden ist, ein Gate zum Empfangen eines Signals C1 von dem Spaltendecodierer 13 und eine Source. Der Transistor 22 hat eine Drain, die mit der Source des Transistors 21 verbunden ist, ein Gate zum Empfangen des Signals C3 von dem Spaltendecodierer 13 und eine Source, die mit der Bitleitung 39 verbunden ist. Wenn die Bitleitung 38 durch die Spaltenadresse ausgewählt wird, steuert der Spaltendecodierer 13 die Signale C2 und C4 aktiv auf ein logisches Hoch, so daß die Transistoren 19 und 20 die Bitleitung 38 an die Datenleitung 31 koppeln. Wenn die Bitleitung 39 durch die Spaltenadresse ausgewahlt wird, steuert der Spaltendecodierer 13 die Signale C1 und C3 aktiv auf ein logisches Hoch, so daß die Transistoren 21 und 22 die Bitleitung 39 an die Datenleitung 31 koppeln. Die Transistoren 23 und 24 werden verwendet, um Transistorkopplungspaare 19-20 und 21-22 zu simulieren. Der Transistor 23 hat ein Gate zum empfangen eines Bezugsspalten-Decodiersignals RCD, eine Drain und eine Source. Transistor 24 hat eine Drain, die mit der Source des Transistors 23 verbunden ist, ein Gate, das mit der positiven Anschlußklemme einer Stromversorgung VDD verbunden ist, um eine positive Versorgungsspannung, wie 5 Volt, zu erhalten, und eine Source, die mit der Bitleitung 40 verbunden ist. Der Transistor 23 liefert zusätzlich dazu, Transistor-Kopplungspaare 19-20 und 21-22 zu simulieren, auch eine verbesserte Voraufladungsarbeitsweise.
Die Bezugsspannungserzeugungseinrichtung 18 hat einen Ausgang, der eine Bezugsspannung VR bei ungefähr 2,1 Volt liefert. Die Spannung VR wird verwendet, die Spannung auf einer ausgewählten Bitleitung zu begrenzen, wie eine der Bitleitungen 38 und 39. Die Spannung VR begrenzt die Bitleitung 31 über den Transistor 26. Der Transistor 26 hat eine Drain, die mit einem Dateneingang des Leseverstärkers 11 verbunden ist, ein Gate zum Empfangen einer Spannung VR von der Bezugsspannungserzeugungseinrichtung 18 und eine Source die mit der Datenleitung 31 verbunden ist. Die Spannung auf der Datenleitung 31 wird somit auf die Spannung VR von ungefähr 2,1 Volt minus die Schwellenspannung des Transistors 26 begrenzt. Diese Schwellenspannung, die den Raumereffekt (body effect) einschließt, was aus dem Stand der Technik gut bekannt ist, ist nominal 0,9 Volt. Infolgedessen wird die Spannung aur der Datenleitung 31 auf ungefahr 2,1 minus 0,9 begrenzt, das gleich 1,2 Volt ist. Nit der spannungsmäßig begrenzten Datenleitung 31 wird eine ausgewählte Bitleitung ebenfalls so begrenzt. Der Transistor 27 wird verwendet, die Wirkung des Transistors 26 anzupassen. Der Transistor 27 hat eine Drain, die mit einem Bezugseingang des Leseverstärkers 11 verbunden ist, ein Gate zum Empfangen der Spannung VR von der Erzeugungseinrichtung 18 und eine Source, die mit der Drain des Transistors 23 verbunden ist. Der Transistor 27 begrenzt die Spannung an der Drain des Transistors 23 in der gleichen Weise, wie der Transistor 26 die Spannung an der Datenleitung 31 begrenzt. Mit der spannungsmäßig begrenzten Drain des Transistors 23 ist die Bitleitung 40 spannungsmäßig in der gleichen Weise begrenzt, wie eine ausgewählte Bitleitung in bezug auf die Spannung begrenzt ist.
Die Transistoren 28-30 werden verwendet, die Bitleitungen 38-40 auf eine Spannung nahe dem Massepotential in Reaktion auf ein Bitleitungs-Vorladungssignal BP zu laden, das von der Steuertakteinrichtung 17 erzeugt wird. Der Transistor 30 hat eine Verstärkung, die ungefähr siebenmal größer als die der Transistoren 28 und 29 ist, um sicherzustellen, daß die Bezugsbitleitung 40 auf Masse voraufgeladen ist. Jeder der Transistoren 28, 29 und 30 hat ein Gate zum Empfangen eines Signals BP von der Takteinrichtung 17, eine Source, die mit Masse verbunden ist, und eine Drain. Die Drains der Transistoren 28, 29 und 30 sind mit Bitleitungen 38, 39 bzw. 40 verbunden. Wenn die Takteinrichtung 17 das Signal BP aktiv auf ein logisches Hoch steuert, führen die Transistoren 28, 29 eine Vorladung bei den Bitleitungen 38 und 39 durch, indem die Bitleitungen 38 und 39 weit unterhalb die Spannung entladen werden, auf die die Bitleitungen 38 und 39 durch die Spannung VR und die Transistoren 26 und 27 begrenzt sind.
Die Transistoren 32-37 sind entweder auf eine hohe Schwellenspannung oder eine niedere Schwellenspannung programmiert. Der niedere Schwellenzustand ist der gelöschte Zustand, der nach dem Aussetzen von ultraviolettem Licht erhalten wird. Die Programmierung der Mehrfachanordnung 12 wird erreicht, in dem selektiv die Schwellenspannung der Transistoren mit schwimmenden Gate erhöht wird, die die Mehrfachanordnung 12 umfaßt, wie die Transistoren 32-35. Die Transistoren 36 und 37 werden als Bezüge verwendet und sind nur in dem gelöschten Zustand. Der Transistor 32 hat eine Drain, die mit der Bitleitung 38 verbunden ist, ein Gate, das mit der Wortleitung 41 verbunden ist, und eine Source, die mit Masse verbunden ist. Der Transistor 33 hat eine Drain, die mit der Bitleitung 38 verbunden ist, ein Gate, das mit der Wortleitung 42 verbunden ist, und eine Source, die mit Masse verbunden ist. Der Transistor 34 hat eine Drain, die mit der Bitleitung 39 verbunden ist, ein Gate, das mit der Wortleitung 41 verbunden ist, und eine Source, die mit Masse verbunden ist. Der Transistor 35 hat eine Drain, die mit der Bitleitung 39 verbunden ist, ein Gate, das mit der Wortleitung 42 verbunden ist, und eine Source, die mit Masse verbunden ist. Der Transistor 36 hat eine Drain, die mit der Bitleitung 40 verbunden ist, ein Gate, das mit der Wortleitung 41 verbunden ist, und eine Source, die mit Masse verbunden ist. Der Transistor 37 hat eine Drain, die mit der Bitleitung 40 verbunden ist, ein Gate, das mit der Wortleitung 42 verbunden ist, und eine Source, die mit Masse verbunden ist. Der Zeilendecodierer 14 hat eine Mehrzahl von Zeilendecodierausgangssignalen, um eine Wortleitung freizugeben, die durch eine Zeilenadresse ausgewählt worden ist, die von dem Zeilendecodierer 14 empfangen worden ist. In Reaktion auf die Zeilenadresse bewirkt der Zeilendecodierer 14, daß eines dieser Zeilendecodierausgangssignale aktiv wird. Diese Art von Zeilendecodierer ist auf dem Gebiet der Technik gut bekannt. Die Zeilendecodierausgangssignale R1 und R2 sind als Ausgänge des Zeilendecodierers 14 dargestellt. Der Zeilendecodierer 14 gibt das Signal R1 auf die Wortleitung 41 und das Signal R2 an die Wortleitung 42 aus. Eine Wortleitung ist freigegeben, wenn das dazu entsprechende Zeilendecodierausgangssignal aktiv bei einem logischen Hoch ist. Die Wortleitung 41 wird freiegeben, wenn der Zeilendecodierere 14 das Signal R1 mit einem logischen Hoch bereitstellt. Die Wortleitung 42 wird freigegeben, wenn der Zeilendecodierere 14 das Signal R2 mit einem logischen Hoch bereitstellt.Wenn die Wortleitung 41 freigegeben ist, werden die Transistoren 32, 34 und 36 gemäß der Schwellenspannung aktiviert, auf die sie programmiert sind. Es ist wünschenswert, daß die hohe Schwellenspannung oberhalb von VDD ist, so daß der Transistor der Speicherzelle, der auf den hohen Spannungszustand programmiert worden ist, vollständig nichtleitend ist, wenn die Wortleitung mit der er verbunden ist, freigegeben wird. Der niedere Spannungszustand ist wünschenswerterweise weit unterhalb der Spannung einer freigegebenen Wortleitung, so daß der Transistor einer Speicherzelle, der den niederen Spannungszustand aufweist, stark leitend ist, wenn die Wortleitung freigegeben ist, mit der er verbunden ist.
In der Praxis jedoch kann die hohe Schwellenspannung VDD nicht überschreiten. Ein Transistor einer Speicherzelle, der auf den hohen Spannungszustand programmiert ist, kann tatsächlich leitend sein, wenn die Wortleitung freigegeben ist.
Der hohe und der niedere Schwellenspannungszustand müssen dann auf der Grundlage des relativen Leitfähigkeitsgrades unterschieden werden, statt einfach dadurch, daß zwischen Speicherzellen unterschieden wird, die leitend oder nichtleitend sind. Die Bitleitung 40 und die mit ihr verbundenen Speicherzellen werden als ein Bezug verwendet, um nicht programmierte Zellen zu emulieren. Der Leseverstärker 11 vergleicht die Leitfähigkeit seines Bezugseingangs mit der seines Dateneingangs, um zu bestimmen, ob die ausgewählte Speicherzelle, die mit dem Dateneingang gekoppelt ist, in dem niederen oder hohen Schwellenzustand ist. Der Leseverstärker 11 liefert ein Leseverstärkerausgangssignal SO bei einem logischen Hoch, wenn die ausgewählte Speicherzelle in dem niederen Schwellenzustand ist, der der relativ höhere Leitfähigkeitszustand ist. Das Signal SO wird mit einem logischen Niedrig bereitgestellt, wenn die ausgewählte Speicherzelle in dem hohen Schwellenspannungszustand ist, der der relativ niederere Leitfähigkeitszustand ist. Der Puffer 16 hat einen Eingang zum Erhalten des Signals SO und einen Ausgang, um ein Datenausgangssignal DO zu liefern. Der Puffer 16 erhält ein Chipfreigabesignal CE und ein Pufferfreigabesignal BE. Das Chipfreigabesignal CE wird von einem extern erzeugten Signal *CE abgeleitet, das den Speicher 10 bei einem logischen Niedrig freigibt und den Speicher 10 bei einem logischen Hoch sperrt. Diese Arbeitsweise des Speichers 10 in Reaktion auf das *CE ist herkömmlich. Das Signal CE ist komplementär zu dem Signal *CE. Der Verstärker 11 wird freigegeben, wenn das Signal CE ein logisches Hoch ist und gesperrt, wenn das Signal CE ein logisches Niedrig ist. Der Puffer 16 wird durch ein Pufferfreigabesignal BE getaktet, das von der Takteinriohtung 17 erhalten wird. Wenn das Signal BE aktiv ist, liefert der Puffer 16 in Reaktion auch das logische Zustandssignal SO ein Signal DO. Wenn das Signal BE inaktiv ist, ist der Puffer 16 inaktiv und liefert das Signal DO als eine hohe Impedanz. Ein Puffer mit diesem hohen Impedanzmerkmal ist allgemein als ein Drei-Zustand- Puffer bekannt. Die Takteinrichtung 17 schließt ein Zeitgabemerkmal ein, so daß das Signal BE in dem aktiven Zustand gerade dann bereitgestellt wird, wenn der Leseverstärker 11 ein Signal SO als eine Gultigangabe des Programmzustands der ausgewählten Speicherzelle liefert. Der Puffer 16 hat eine vergleichsweise große Ansteuerfähigkeit, die bewirkt, daß er einen beträchtlichen Strom zieht, wenn er seinen Zustand ändert. Das Signal BE wird verwendet, den Puffer 16 in einem bestimmten Zustand des Drei-Zustands zu halten, bis das Signal SO den logischen Zustand der Speicherzelle auf die zugegriffen worden ist, angibt. Dies verhindert, daß irgendein Abschnitt des aktuellen Lesevorgangs durch Schaltspitzen oder durch Rauschen gestort wird, das in die Mehrfachanordnung 12 gekoppelt wird, was auftritt, wenn der Puffer 16 die logischen Zustände umschaltet.
Der Transistor 51 hat eine Drain und ein Gate, die als die Dateneingabe des Leseverstärkers 11 wirken, und mit der Drain des Transistors 26 verbunden sind, und eine Source, die mit VDD verbunden ist. Der Transistor 52 hat eine Source, die mit VDD verbunden ist, ein Gate, das mit der Drain und dem Gate des Transistors 51 verbunden ist, und eine Drain als Ausgang des Leseverstärkers 11. Der Transistor 44 hat eine Drain, die mit der Drain des Transistors 52 verbunden ist, ein Gate zum Erhalten eines Leseverstärker-Rücksetzsignals SR von der Takteinrichtung 17 und eine Source, die mit einem Knoten 56 verbunden ist. Der Leseverstärker 11 wird durch ein Signal SR zuruckgesetzt, das bei einem logischen Hoch aktiv wird, was veranlaßt, daß das Signal SO ein logisches Niedrig wird. Der Knoten 56 ist durch den Transistor 47 während des Betriebs des Leseverstärkers 11 auf Masse geklemmt. Der Transistor 47 hat eine Drain, die mit dem Knoten 56 verbunden ist, und ein Gate zum Erhalten eines Chipfreigabesignals CE. Der Leseverstarker 11 wird durch das Chipfreigabesignal CE, das aktiv ist, freigegeben.
Wenn das Signal CE aktiv ist, klemmt der Transistor 47 den Knoten 56 auf Masse. Das Signal CE ist ein Signal, das extern an den Speicher 10 geliefert wird. denn das Signal CE aktiv ist, zeigt dies an, daß der Speicher 10 auf die Adressen reagiert, die er erhält, um entweder ein Lesen oder Schreiben durchzuführen. Somit kann für den Zweck der Betriebsweise der Knoten 56 als Masse betrachtet werden. Transistor 45 hat eine Drain, die mit der Drain des Transistors 52 verbunden ist, eine Source, die mit dem Knoten 56 verbunden ist, und ein Gate. Der Transistor 46 hat eine Source, die mit dem Knoten 56 verbunden ist, eine Drain und ein Gate, die mit dem Gate des Transistors 45 verbunden sind. Der Transistor 53 hat eine Source, die mit VDD verbunden ist, ein Gate, das mit dem Gate und dem Drain des Transistors 54 verbunden ist, und eine Drain, die mit dem Gate und dem Drain des Transistors 46 verbunden ist.
Der Leseverstärker 11 wird für einen neuen Lesevorgang initialisiert, wenn das Signal SR aktiv wird, was das Signal SO auf ein logisches Niedrig setzt. Das Signal SR ist als ein logisch hoher Impuls von 45-85 Nanosekunden (ns) Dauer aktiv. Diese Dauer des Signals SR bei einem logischen Hoch ändert sich mit den Änderungen bei der Herstellung. Das Signal SR wird in Reaktion auf einen Adressenübergang oder in Reaktion auf das Signal CE aktiv, das aktiv wird. Wenn sich eine Adresse geandert hat, wird eine neue Bitleitung und/oder eine neue Wortleitung ausgewählt. In Reaktion auf den Adressenübergang wird auch das Signal BP als ein logisch hoher Impuls von ungefahr 10 ns aktiviert. Dieser führt eine Vorladung bei den Bitleitungen durch, einschließlich der Bitleitung 38, unterhalb der Spannungsgrenze von ungefähr 1,2 Volt, die durch das Signal VR über den Transistor 26 geliefert wird. Wegen der hohen Verstärkung des Transistors 30 und wegen des Transistors 23, der nichtleitend ist, wird die Bezugsbitleitung 40 ganz auf Massepotential voraufgeladen. Der Transistor 23, der nichtleitend ist, verhindert, daß Strom von der Bitleitung 40 zu dem Transistor 54 fließt. Dies stellt sicher, daß die bestimmte Bezugsspannung der Masse auf der Bitleitung 40 während der Voraufladung erreicht wird. Es bei angenommen, daß der Transistor 32 die neu ausgewählte Speicherzelle ist, die von dem Zeilendecodierer 14, der die Wortleitung 41 auswählt, und dem Spaltendecodierer 13 ausgewählt worden ist, der die Bitleitung 38 auswählt. Die Wortleitung 41 wird freigegeben und die Bitleitung 38 wird mit der Datenleitung 31 gekoppelt. Die Transistoren 32 und 36 erhalten demgemäß an ihren Gates logisch hohe Eingänge. Es sei auch angenommen, daß Transistor 32 im dem gelöschten oder niederem Schwellenzustand ist. Alle Transistoren in der Mehrfachanordnung l2 sind eng angepaßt. Infolgedessen haben die Transistoren 32 und 36 nahezu die gleiche Leitfähigkeit.
Ein Strom wird von dem Transitor 51 der Bitleitung 38 geliefert. Dieser Strom wird durch die Leitfähigkeit des Transistors 32 und die Spannungsbegrenzungswirkung des Signals VR bestimmt. Der Transistor 54 liefert ähnlich einen Strom an die Bitleitung 40. Der Strom, der über den Transistor 54 der Bitleitung 40 zugeführt wird, wird durch die Leitfähigkeit des Transistors 36 und die Spannungsbegrenzungswirkung des Signals VR bestimmt. Mit den Bitleitungen 38 und 40 auf der gleichen Spannung und den Transistoren 32 und 36, die die gleiche Leitfähigkeit haben, sind die Strome durch die Transistoren 51 und 54 die gleichen. Die Transistoren 51 und 54 werden beide in den Arbeitssättigungsbereich wegen der Verbindung des Gates mit der Drain gesteuert. Der Arbeitssättigungsbereich ist dadurch gekennzeichnet, daß er der Arbeitsbereich ist, in dem der Strom durch den Transistor durch die Spannung zwischen dem Gate und der Source begrenzt ist und nur geringfügig mit der Größe der Drain-Source-Spannung zunehmen kann.
Die Transistoren 52 und 53 bilden Stromspiegel mit den Transistoren 51 und 54. Die Transistoren 51 und 52 bilden einen Stromspiegel 61, in dem der Transistor 51 der Bestimmende und der Transistor 52 der Folgende ist. Die Transistoren 53 und 54 bilden einen Stromspiegel 62, in dem der Transistor 54 der Bestimmende und der Transistor 53 der Folgende ist. Die Verstärkungen und Schwellen der Transistoren 53 und 54 sind angepaßt, daß sie die gleichen sind. Die tatsächlichen Werte der Verstärkungen und Schwellen der Transistoren sind schwierig über Schwankungen bei der Herstellung konstant zu halten, die auftreten mogen. Die relativen Verstärkungen und Schwellen von Transistoren des gleichen Typs jedoch sind ziemlich konstant mit Herstellungsvariationen, wenn bei dem Layout der Transistoren aufgepaßt wird. Die Fähigkeit, relative Verstärkungen und Schwellen beizubehalten, ist auf dem Gebiet der Technik bekannt. Infolgedessen kann davon ausgegangen werden, daß die Verstarkungen und Schwellen der Transistoren 53 und 54 die gleichen sind. Der Strom, der durch den Transistor 54 fließt, wird somit von dem Transistor 53 im Verhältnis eins zu eins reflektiert. In einer Stromspiegelausgestaltung wird der Bestimmende in den Sättigungsbereich gesteuert, und der Folgende hat die gleiche Gate-Source-Spannung wie der Bestimmende, so daß der Strom, der durch den Folgenden fließt, proportional zu dem Strom ist, der durch den Bestimmenden fließt, wie es durch die Verstärkungsverhältnisse von Bestimmende und Folgende bestimmt wird, solange es nicht irgend einen anderen Mechanismus gibt, der wirkt, den Strom unterhalb davon zu begrenzen, was durch die Verstärkungsverhältnisse bestimmt wird. Die Transistoren 46 und 47 sind in Reihe mit dem Transistor 53, haben aber eine ausreichende Verstärkung, damit sie durch den Transistor 53 keine Strombegrenzung bewirken. Der Strom durch den Transistor 53 ist sehr nahe dem Strom, der durch den Transistor 54 fließt. Der Transistor 46 hat den gleichen Strom wie der Transistor 53 und deshalb den gleichen wie der Transistor 54. Die Transistoren 45 und 46 bilden einen Stromspiegel 63, in dem der Transistor 46 der Bestimmende und der Transistor 45 der Folgende ist. Der Transistor 45 wird so gewählt, daß er die gleiche Verstärkung wie der Transistor 46 hat, so daß der Transistor 45 darauf begrenzt ist, nicht mehr als den Strom zu führen, der durch den Transistor 54 fließt.
Der Transistor 52 ird ausgewählt, daß er die doppelte Verstärkung wie der Transistor 51 hat, so daß das Stromführungsvermögen des Transistors 52 das Doppelte des Stroms ist, der durch den Transistor 51 fließt. Eine geeignete Technik, um eine doppelte Verstärkung zu erhalten, ist, zwei identische Transistoren parallel herzustellen. Dies ist auch geeignet, um eine angepaßte Schwellenspannung zu erhalten. In dem Fall, bei dem eine nicht programmierte Speicherzelle ausgewählt wird, ist der Strom, der durch die Transistoren 51 und 52 fließt, nahezu derselbe. Dies ergibt, daß der Transistor 52 das doppelte Stromführungsvermögen des Transistors 45 hat. In einem solchen Fall befindet sich der Transistor 45 in dem Sattigungsbereich, aber Transistor 52 ist in dem Triodenbereich. Die sich ergebende Spannung des Signals SO ist sehr nahe bei VDD. Der Puffer 16 erkennt somit ohne weiteres das Signal SO als logisch hoch für den Fall, bei dem eine ausgewählte Speicherzelle in dem niederen Schwellenzustand ist.
In dem Fall, bei dem die ausgewählte Speicherzelle, der Transistor 32 bei dem vorliegenden Beispiel, in dem hohen Schwellenspannungszustand ist, ist die Leitfahigkeit der ausgewählten Speicherzelle viel kleiner als die der ausgewahlten Bezugszelle, die Bezugszelle 36 bei dem vorliegenden Beispiel. Der Strom durch den Transistor 32 als ausgewählte Speicherzelle wird durch die Spannung auf der Bitleitung 38 und die Leitfähigkeit des Transistors 32 bestimmt. Mit der Leitfähigkeit, die im wesentlichen fur den hohen Schwellenzustand verringert ist, und gleicher Bitleitungsspannung, wird der Strom wesentlich im Vergleich mit dem niederen Schwellenspannungszustand verringert. Typischerweise ist die Leitfähigkeit des Transistors 32 mindestens 10-mal kleiner für den hohen Schwellenspannungszustand als für den niederen Schwellenspannungszustand. Nimmt man beispielsweise ein Verhältnis von vier zu eins zwischen den logischen Zuständen an, so ist der von dem Transistor 51 durch den Transistor 32 gezogene Strom ein Viertel von dem von dem Transistor 54 durch den Transistor 36 gezogenen Strom. Das Stromführungsvermögen des Transistors 45 ist gleich dem Strom, der durch den Transistor 54 fließt. Weil in diesem Beispiel der Strom, der durch den Transistor 54 fließt, viermal derjenige ist, der durch den Transistor 51 fließt, ist das Stromführungsvermögen des Transistors 45 viermal dem Strom, der durch den Transistor 51 fließt. Deshalb ist das Stromführungsvermögen des Transistors 45 das Doppelte derjenigen des Transistors 52. Die sich ergebende Spannung des Signals SO ist sehr nahe bei Null oder Massepotential. Diese Spannung kann ohne weiteres von dem Puffer 16 als ein logisches Niedrig für den Fall erkannt werden, bei dem die ausgewählte Speicherzelle auf den hohen Schwellenspannungszustand programmiert ist.
Wenn das Stromführungsvermogen des Transistors 52 doppelt so groß wie dasjenige des Transistors 45 ist, liefert der Leseverstärker 11 ein Signal SO bei einer Spannung, die ohne weiteres als ein logisches Hoch erkennbar ist. Wenn das Stromführungsvermögen des Transistors 45 doppelt so groß ist wie diejenige des Transistors 52, liefert der Leseverstärker 11 ein Signal SO bei einer Spannung, die ohne weiteres als ein logisches Niedrig erkennbar ist. Die Transistoren 54, 53 und 56 wirken, das Stromführungsvermögen des Transistors 45 in bezug auf die Konduktanz einer ausgewählten Bezugsspeicherzelle zu begrenzen. Der Transistor 51 wirkt, das Stromführungsvermögen des Transistors 52 in bezug auf die Leitfähigkeit der ausgewahlten Speicherzelle zu begrenzen. Der Transistor 54 stellt einen Bezugsstrom dort hindurch her, der mit der Leitfähigkeit einer Bezugszelle in Beziehung steht. Die Transistoren 46, 53 und 54 bewirken, daß der Transistor 45 strommaßig auf den Bezugsstrom begrenzt ist. Die Leitfähigkeit der Bezugszelle wird so gemacht, daß sie nahezu die gleiche wie die Leitfähigkeit einer Speicherzelle in dem niederen Spannungszustand ist, weil die Bezugszelle gleich einer Speicherzelle gemacht ist und in dem nicht programmierten Zustand gelassen wird, der der niedere Spannungszustand ist. Der Transistor 51 stellt einen Strom hierdurch her, der fur den logischen Zustand der ausgewählten Speicherzelle reprasentativ ist. Wenn der logische Zustand der ausgewählten Speicherzelle von demjenigen der Bezugszelle unterschiedlich ist, bewirkt der Strom durch den Transistor 51, daß das Stromführungsvermögen des Transistors 52 beträchtlich kleiner als das Stromführungsvermögen des Transistors 45 ist.
Der Leseverstärker 11 hat somit einen Kreuzungspunkt zwischen einem logischen Niedrig und einem logischen Hoch bei dem Punkt des halben Stroms zwischen der Bezugsbitleitung 40 und der ausgewählten Bitleitung. Der logische Zustand, der von dem Leseverstärker 11 erfaßt wird, wenn der Strom der Bezugsbitleitung das Doppelte der ausgewählten Bitleitung ist, ist unbestimmt. denn die ausgewählte Bitleitung weniger als den halben Strom von dem zieht, der von der ausgewählten Bitleitung gezogen wird, erfaßt der Leseverstärker 11, daß die freigegebene Speicherzelle auf der ausgewählten Bitleitung auf die hohe Schwellenspannung programmiert ist. Der Knoten 31 hat eine zusätzliche Kapazität wegen der vielen Bitleitungen, wie die Bitleitungen 38 und 39, die an den Leseverstärker 11 gekoppelt werden können. Der Knoten 31 wirkt als eine Datenleitung, mit der viele Spaltendecodierer-Kopplungstransistoren, wie die Transistoren 19 und 21 gekoppelt sind. Dies ergibt mehr Kapazität, die an die ausgewählte Seite des Leseverstärkers 11 über den Transistor 26 gekoppelt wird als an die Bezugsseite des Leseverstarkers 11 über den Transistor 27 gekoppelt wird. Wenn somit der Leseverstärker 11 damit beginnt, zu lesen, wird mehr Strom von der ausgewahlten Seite als von der Bezugsseite verlangt, um die Kapazität aufzuladen, die wahrend der Voraufladung entladen worden ist, wie von den Transistoren 28-30 durchgeführt worden ist. Dies rief ein Problem bei der Erfassungsgeschwindigkeit in dem Leseverstärker, wie es in dem US-Patent 4,713,797 beschrieben ist, für den Fall hervor, bei dem die freigegebene Zelle in der ausgewählten Bitleitung auf die hohe Schwellenspannung programmiert worden war. Der hohe Schwellenspannungszustand ist der niedere Stromzustand. Der zusätzliche Strom, der benotigt wird, die zusatzliche Kapazität aufzuladen, die mit dem Knoten 31 verbunden ist, verlangsamte die Zeit, die benötigt wird, den Überkreuzungspunkt zu erreichen. Indem der Transistor 30 eine größere Verstärkung als die Transistoren 28 und 29 hat, wird die Bezugsbitleitung auf eine niederere Spannung als die Bitleitungen in der Mehrfachanordnung voraufgeladen. Dies erhöht dann die Größe des Stroms, der von der Bezugsbitleitung 40 zu Beginn des Lesens geführt wird.
Der Transistor 23 wird durch das Bezugsspalten-Decodierersignal RCD getaktet, das gegenüber der Zeit verzögert ist, zu der die Bitleitungen 38-40 voraufgeladen werden. Dies stellt ferner sicher, daß der Startstrom auf der Bitleitung 40 größer als auf der ausgewahlten Bitleitung ist. Die Verzögerung zum Freigeben des Transistors 23 spannt die Eingänge des Leseverstärkers 11 wirksam vor, den programmierten Zustand erfassen. Die Überkreuzung zu dem nicht programmierten Zustand tritt früher und zuverlassiger als die Überkreuzung von dem programmierten Zustand zu dem nicht programmierten Zustand bei dem Leseverstärker nach dem Stand der Technik auf, wo die Eingänge des Leseverstarkers unmittelbar nach der Voraufladung vorgespannt wurden, um den nichtprogrammierten Zustand zu erfassen. Der Strom in der Bezugsbitleitung 40 lädt schnell die Kapazität auf der Bitleitung 40 auf, so daß bei dem Fall, bei dem die freigegebene Speicherzelle in der ausgewählten Bitleitung in dem niedereren Schwellenspannungszustand ist, der von dem Leseverstärker 11 auf der Bezugsseite gezogene Strom schnell auf einen Wert abnimmt, der kleiner als das doppelte desjenigen ist, der auf der ausgewählten Seite des Leseverstärkers 11 gezogen wird.
Das Signal RCD wird gegenüber dem Signal BP durch eine Taktschaltung 70, die in Fig. 2 gezeigt ist, verzögert. Die Taktschaltung 70 umfaßt eine Umkehrschaltung 71, eine Verzögerungsschaltung 72, eine NICHT-UND-Torschaltung 73 und eine Umkehrschaltung 74. Die Umkehrschaltung 71 hat einen Eingang zum Erhalten des Signals BP und einen Ausgang. Die Verzögerungsschaltung 72 hat einen Eingang, der mit dem Ausgang der Umkehrschaltung 71 verbunden ist, und einen Ausgang. Die NICHT-UND-Torschaltung 73 hat einen ersten Eingang, der mit dem Ausgang der Umkehrschaltung 71 verbunden ist, einen zweiten Eingang, der mit dem Ausgang der Verzögerungsschaltung 72 verbunden ist, und einen Ausgang. Die Umkehrschaltung 74 hat einen Eingang, der mit dem Ausgang der NICHT-UND-Torschaltung 73 verbunden ist, und einen Ausgang, der mit dem Gate des Transistors 23 verbunden ist und ein Signal RCD liefert. Wenn das Signal BP auflogisch Hoch umschaltet, um die Bitleitungen 38-40 aufzuladen, gibt die Umkehrschaltung 71 ein logisches Niedrig an die NICHT-UND- Torschaltung 73 aus, was bewirkt, daß die NICHT-UND-Torschaltung 73 ein logisches Hoch ausgibt und die Umkehrschaltung 74 ein Signal RCD bei einem logischen Niederig ausgibt. Die Verzögerungsschaltung 72 antwortet auf den Ausgang der Umkehrschaltung 71, indem sie ein logisches Niederig an den zweiten Eingang der NICHT-UND-Torschaltung 73 ausgibt. Nach der Voraufladungsdauer schaltet das Signal BP auf ein logisches Niedrig um, was bewirkt, daß die Umkehrschaltung 71 ein logisches Hoch ausgibt. Der erste Eingang NICHT-UND-Torschaltung 73 wird somit auf ein logisches Hoch geschaltet. Der zweite Eingang der NICHT-UND-Torschaltung 73 bleibt bei einem logischen Niedrig während einer vorbestimmten Verzögerungsdauer, die durch die Verzogerungsschaltung 72 gesetzt wird. Die NICHT-UND-Torschaltung 73 fährt somit fort, einen logisch hohen Ausgang zu liefern, bis die Verzogerungsdauer abläuft und die Verzögerungsschaltung 72 ein logisches Hoch ausgibt. Wenn die Verzogerungsschaltung 72 ein logisches Hoch ausgibt, was nach der vorbestimmten Verzogerungsdauer nach dem Übergang des Ausgangs der Umkehrschaltung 71 ist, antwortet die NICHT-UND-Torschaltung 73, indem sie ein logisches Niedrig ausgibt. Die Umkehrschaltung 74 antwortet, indem sie das Signal RCD mit einem logischen Hoch ausgibt.
Die Schaltung 70 antwortet somit auf das Signal BP, wobei auf ein logisches Hoch umgeschaltet wird, indem der Transistor 23 nichtleitend gemacht wird. Der Transistor 23 wird wieder während einer vorbestimmten Verzögerungsdauer nach dem Signal BP leitend, das auf ein logisches Niederig schaltet. Unmittelbar, nachdem das Signal BP auf ein logisches Niedrig schaltet, beginnt die ausgewählte Bitleitung mit dem Aufladen, wobei aber das Aufladen der Bezugsbitleitung durch die Verzögerungsschaltung 70 verzögert wird. Die Verzögerung, die den Transistor 23 freigibt und das Voraufladen der Bezugsbitleitung 40 auflasse gleicht die zusätzliche Kapazität bei dem Knoten 31 aus und verringert somit die Zeitgröße des Leseverstärkers 11, den logischen Zustand der freigegebenen Speicherzelle der ausgewählten Bitleitung zu bestimmen.
Während die Erfindung bei einer bestimmten Ausführungsform beschrieben worden ist, ist es für den Durchschnittsfachmann offensichtlich, daß die geoffenbarte Erfindung in vielfältiger Weise abgeändert werden kann, und daß viele Ausführungsformen angenommen werden konnen, die von der besonders dargestellten und oben beschriebenen unterschiedlich sind. Demgemäß ist es durch die beigefügten Ansprüche beabsichtigt, alle Abänderungen der Erfindung zu überdecken, die innerhalb des Erfindungsbereiches fallen.

Claims

1. Ein Speicher (10), der eine Mehrfachanordnung (12) von nichtflüchtigen, mit einem Bezugspotential gekoppelten Speicherzellen (32-37) hat, die entweder in einem programmierten oder in einem nichtprogrammierten Zustand sind, wobei der programmierte Zustand dadurch gekennzeichnet ist, daß er eine erste Leitfähigkeit hat, und der unprogrammierte Zustand dadurch gekennzeichnet ist, daß er die zweite Leitfähigkeit hat, wobei die genannten Speicherzellen (32-37) an Schnittstellen von Wortleitungen (41,42) und Bitleitungen (38,39) angeordnet sind, wobei der genannte Speicher umfaßt:

einen Leseverstärker (11) , der einen ersten Eingang und einen zweiten Eingang und einen Ausgang hat;

ein Decodiereinrichtung (13,19-22) zum selektiven Koppeln einer der genannten Bitleitungen an den ersten Eingang des genannten Leseverstärkers;

eine erste Voraufladungseinrichtung (28,29), die mit den Bitleitungen (38,39) gekoppelt ist, um die Bitleitungen (38,39) auf eine erste Spannung wahrend einer Voraufladungsdauer voraufzuladen; und

eine Bezugsbitleitung (40);

wobei der genannte Speicher (10) ferner gekennzeichnet ist durch:

eine zweite Voraufladungseinrichtung (30), die mit der Bezugsbitleitung (40) gekoppelt ist, um die Bezugsbitleitung (40) auf eine zweite Spannung während der genannten Voraufladungsdauer voraufzuladen, wobei die genannte zweite Spannung naher an den Bezugspotential als die erste Spannung ist; und

eine Kopplungseinrichtung (23,70), um die Bezugsbitleitung (40) an den zweiten Eingang des Leseverstarkers (11) nach der Voraufladungsdauer zu koppeln.

2. Der Speicher (10) des Anspruchs 1, in dem die Kopplungseinrichtung (23) umfaßt:

einen ersten Transistor (23), um die Bezugsbitleitung (40) an den zweiten Eingang des Leseverstärkers (11) in Reaktion auf ein Bezugssignal zu koppeln; und

eine Verzögerungseinrichtung (70) zum Bereitstellen des Bezugssignals in Reaktion auf ein Voraufladungssignal, wobei das genannte Bezugssignal gegenüber dem genannten Voraufladungssignal verzögert ist.

3. Der Speicher (10) des Anspruchs 2, in dem die Verzögerungseinrichtung (70) umfaßt:

eine erste Umkehrschaltung (71), die einen Eingang zum Erhalten des Voraufladungssignals und einen Ausgang hat;

ein Verzögerungsschaltung (72), die einen mit dem Ausgang der Umkehrschaltung (71) gekoppelten Eingang und einen Ausgang hat;

eine NICHT-UND-Torschaltung (73), die einen ersten, mit dem Ausgang der ersten Umkehrschaltung (71) gekoppelten Eingang, einen zweiten, mit dem Ausgang der Verzögerungsschaltung (72) gekoppelten Eingang und einen Ausgang hat; und

eine zweite Umkehrschaltung (74), die einen mit dem Ausgang der NICHT-UND-Torschaltung gekoppelten Eingang und einen Ausgang hat, um das Bezugssignal bereitzustellen.

4. Der Speicher (10) des Anspruchs 2 oder 3, in dem das Voraufladungssignal dadurch gekennzeichnet ist, daß es als ein logisch hoher Impuls einer ersten Dauer aktiv ist, und das Bezugssignal gekennzeichnet ist, als daß es aktiv als ein logisches Hoch und niedrig während einer zweiten Dauer ist, wobei die genannten zweite Dauer größer als die genannte erste Dauer ist.

5. Der Speicher (10) des Anspruchs 2, 3 oder 4, in dem die zweite Voraufladungseinrichtung (30) einen zweiten Transistor (30), der eine erste, mit der Bezugsbitleitung (40) gekoppelte Stromelektrode, eine zweite, mit einer ersten Stromversorgungsklemme gekoppelte Stromelektrode und eine Steuerelektrode zum Erhalten des Voraufladungssignals umfaßt.