JPH02121195A - センス増幅器のプリチャージ制御 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野） 本発明はセンス増幅器に関するものであり、更に詳細に
は不揮発性メモリの記憶素子に格納されているデータを
検出する技術に関する。

（従来の技術および発明が解決しようとする課題）不揮
発性メモリに使用するセンス増幅器はモ・−トン（Ｈｏ
ｒｔｏｎ　）等の米国特許箱４．７１３．７９７号およ
びモートン等の米国特許箱４．７２７．５１９号に開示
されている。これら二つの特許に開示されているセンス
増幅器は基準ビット線の電流を選択ビット線の電流と比
較する。基準ビット線はアレイ内のビット線を非常に正
確に模擬しているので電流比較法は確実な検出を行うの
に非常に有効であった。

センス増幅器は列デコーダを有する多くのビット線を共
有し、列デコーダは選択ビット線だけをセンス増幅器に
結合していた。多数のビット線に対する列デコーダはま
たセンス増幅器にも結合されるが、選択ビット線に結合
されるセンス増幅器の一方の側にだ【プ結合される。こ
のように、列デコーダはセンス増幅器の選択側にキャパ
シタンスを付加した。センス増幅器の基準側に列デコー
ダを再生すれば非常に大きな空間が必要になり実用的と
は考えられない。センス増幅器の選択側にキャパシタン
スが付加されるため、基準ビット線の充電は選択ビット
線の充電より速いという結果になった。これは正確な検
出を行うというセンス増幅器の能力には悪影響を及ぼさ
ないが、検出速度に悪影響を及ぼす。

したがって、本発明の目的は改良されたセンス増幅器を
提供することである。

本発明の仙の目的は改良されたセンス増幅器を備えてい
る不揮発性メモリを提供することでおる。

本発明の更に他の目的は不揮発性メモリに使用する改良
されたセンス増幅器を提供することでおる。

本発明のこれらのおよび他の目的を遂行することにＪ：
す、一つの形態で、既プログラム状態または未プログラ
ム状態にある不揮発性メモリ・セルのアレイを備えた記
憶装置が提供される。

（課題を解決するための手段） 既プログラム状態は第１導電率を有することを特徴とし
、未プログラム状態は第２導電率を有することを特徴と
している。記憶セルはワード線とビット線との交点に設
置されている。記憶装置はセンス増幅器、デコーダ、プ
リチャージ回路、基準ビット線、および結合回路を備え
ている。センス増幅器は第１入力および第２入力を備え
、前記第１入力から流入する電流を前記第２入力から流
入する電流と比較して出力信号を導出する。デコーダ回
路は前記ビット線の一つをセンス増副器の第１入力に選
択的に結合する。第１プリチャージ回路はプリチャージ
信号がアクティブであることに応答してビット線を第１
電圧までプリチャージする。結合回路は基準信号がアク
ティブになることに応答して基準ビット線をセンス増幅
器の第２入力に結合する。基準信号はプリチャージ信号
がもはやアクティブではなくなってから予め定める時間
後アクティブになる。

（実施例） 第１図はセンス増幅器１１、記憶アレイ１２、列デコー
ダ１３、行デコーダ１４、出力バッファ１６、制御クロ
ック１７、基準電圧発生器１８、結合トランジスタ１９
．２０．２１．２２．２３．２４．２Ｂ、および２７、
ビット線プリチャージ・トランジスタ２Ｂ、　２９．３
０、およびデータ線３１から一般に構成される記憶装置
１０である。トランジスタ１９〜２４およσ２６〜３０
はＮチャンネル・トランジスタである。記憶装置１０は
アレイ１２を制御するＮチャンネルおよびＰチャンネル
のトランジスタを有する。Ｎチャンネル・トランジスタ
は０．５ボルトと０．８ボルトとの間にあるしきい値電
圧を有する。Ｐチャンネルは−０，５ボルトと−０，８
ボルトとの間にあるしきい値電圧を有する。アレイ１２
は低しきい値状態または高しきい値状態のいずれかにあ
る浮動ゲート・トランジスタから構成されている。アレ
イ１２を構成している第１図に示す浮動ゲート・１〜ラ
ンジスタはトランジスタ３２．３３．３４．３５．３６
．および３７、ビット線３８゜３９、および４０、ワー
ド線４１および４２である。浮動ゲート・トランジスタ
はＥＰＲＯＭセルで市って、紫外線を照射することによ
り低しきい値電圧状態に消去され、高しきい値状態に電
気的にプログラムされる。これはＥＰＲＯＭセルにとっ
ては伝統的なことである。センス増幅器１１はＮチャン
ネル・トランジスタ４４．４５．４６．および４７、な
らびにＰチャンネル・トランジスタ５１．５２．５３．
および５４から構成されている。

列デコーダ１３はどのビット線がデータをデータ線３１
に供給するかを選択する複数の出力を発生ずる。列デコ
ーダ１３は、列デコーダ１３に結合された列アドレスで
決まるように、ビット選択を行うためにこれら二つの出
力をアクティブにする。第１図に示す出力は信号ＣＩ、
　Ｃ２，Ｃ３，およびＣ４で必る。

トランジスタ１９はデータ線３１に接続されたドレイン
、信号Ｃ２を列デコーダ１３から受取るゲート、および
ソースを備える。トランジスタ２０はトランジスタ１９
のソースに接続されたトレイン、信号Ｃ４を列デコーダ
１３から受取るゲート、おにびビット線３８に接続され
たソースを備える。トランジスタ２１はデータ線３１に
接続されたドレイン、信号Ｃ１を列デコーダ１３から受
取るゲート、およびソースを備える。トランジスタ２２
はトランジスタ２１のソースに接続されたトレイン、信
号Ｃ３を列デコーダ１３から受取るゲート、およびビッ
ト線３９に接続されたソースを備える。ビット線３８が
列アドレスによって選択されると、列デコーダ１３は信
号Ｃ２およびＣ４を論理「高」でアクティブにするので
トランジスタ１９および２０はビット線３８をデータ線
３１に結合する。ビット線３９が列アドレスにより選択
されると、列デコーダ１３は信＠Ｃ１およびＣ３を論理
「高」でアクティブにするのでトランジスタ２１オよび
２２はビット線３９をデータ線３１に結合する。トラン
ジスタ２３オよび２４はトランジスタ結合対１９−２０
および２１−２２を模擬するのに使用される。トランジ
スタ２３は基準列デコーダ信＠ＲＣＤを受けるゲート、
ドレイン、およびソースを協える。トランジスタ２４は
トランジスタ２３のソースに接続されたトレイン。

正電源端子ｖＤＤに接続されて５ボルトのような正電源
電圧を受けるゲート、およびビット線４０に接続された
ソースを備える。トランジスタ２３は、トランジスタ結
合対１９−２０および２１−２２を模擬する伯に、プリ
チャージ動作を改善する。

基準電圧発生器１８は約２．１ボルトの基準電圧■Ｒを
発生する出力を備える。電圧ＶＲはビット線３８および
３９の一つのような選択ビット線にかかる電圧を制限す
るのに使用される。電圧ＶＲはトランジスタ２６を介し
てビット線３１を制限する。トランジスタ２６はセンス
増幅器１１のデータ入力に接続されたドレイン、電圧Ｖ
Ｒを基準電圧発生器１８から受けるゲート、おにびデー
タ線３１に接続されたソースを備える。このように、デ
ータ線３１にかかる電圧は約２．１ボルトの電圧ＶＲか
らトランジスタ２６のしきい値電圧を差引いた値に制限
される。

人体効果（ｂｏｄｙ　ｅｆｆｅｃｔ　）を含むこのしき
い電圧は、当業界では周知であるが、公称０．９ボルト
である。したがって、データ線３１にかかる電圧は約２
．１マイナス０．９ボルト、すなわち１．２ボルトに制
限される。データ線３１の電圧を制限すれば、選択ビッ
ト線もそのように制限される。トランジスタ２７はトラ
ンジスタ２６の効果を整合するのに使用される。トラン
ジスタ２７はセンス増幅器１１の基準入力に接続された
ドレイン、電圧ＶＲを発生器１８から受けるゲート、お
よびトランジスタ２３のトレインに接続されたソースを
備える。トランジスタ２７はトランジスタ２６がデータ
線３１にかかる電圧を制限するのと同じ方法でトランジ
スタ２３のドレインにかかる電圧を制限する。トランジ
スタ２３のトレインの電圧を制限した状態で、ビット線
４０の電圧は選択ビット線の電圧が制限されるのと同じ
ようにして制限される。

トランジスタ２８〜３０は制御クロック１７により発生
されるビット線プリチャージ信号ＢＰに応答してビット
線３８〜４０を接地電位に近い電圧までプリチャージす
るのに使用される。トランジスタ３０はトランジスタ２
８および２９のゲインより約７倍大ぎいゲインを備え、
基準ビット線４０が大地に確実にプリチャージされるよ
うにしている。トランジスタ２８．２９．および３０は
各々信号ＢＰをクロック１７から受けるゲート、接地さ
れたソース、およびトレインを備える。トランジスタ２
８．２９．および３０のドレインはそれぞれビット線３
８．３９．および４０に接続される。クロック１７が信
＠ＢＰを論理［高］でアクティブにすると、トランジス
タ２８および２９はビット線３８および３９をビット線
３８および３９が電圧ＶＲおよびトランジスタ２６およ
び２７により制限される電圧より充分低い値まで放電す
ることによりビット線３８および３９をプリチャージす
る。

トランジスタ３２〜３７は高しきい値電圧または低しき
い値電圧のいずれかにプログラムされる。低しきい鎖状
態は紫外線による照射後ｊｑられる消去状態である。ア
レイ１２のプログラムはトランジスタ３２〜３５のよう
なアレイ１２を構成する浮動ゲート・トランジスタのし
きい値電圧を選択的に上昇さゼることにより行われる。

トランジスタ３６および３７は基準として使用され、消
去状態としてのみ存在する。トランジスタ３２はビット
線３８に接続されたトレイン、ワード線４１に接続され
たゲート、および接地されたソースを備える。トランジ
スタ３３はビット線３８に接続されたドレイン、ワード
線４２に接続されたゲート２および接地されたソースを
備える。トランジスタ３４はビット線３９に接続された
トレイン、ワード線４１に接続されたゲート、および接
地されたソースを備える。トランジスタ３５はビット線
３９に接続されたドレイン、ワード線４２に接続された
ゲート、および接地されたソースを備える。トランジス
タ３６はビット線４０に接続されたドレイン、ワード線
４１に接続されたゲート、および接地されたソースを備
える。トランジスタ３７はビット線４０に接続されたト
レイン、ワード線４２に接続されたゲート、および接地
されたソースを備える。行デコーダ１４は行デコーダ１
４が受取った行アドレスにより選択されたワード線をイ
ネーブルにする複数の行デコーダ出力信号を備える。行
アドレスに応答して、行デコーダ１４はこれらの行デコ
ーダ出力信号の一つをアクティブにする。この種の行デ
コーダは当業界では周知である。行デコーダ出力信号Ｒ
１およびＲ２は行デコーダ１４の出力であるとして示さ
れている。行デコーダ１４は信号Ｒ１をワード線４１上
に出力し、信号Ｒ２をワード線４２上に出力する。ワー
ド線はそれに対応する行デコーダ出力信号が論理「高」
でアクティブであるときイネーブルとなる。ワード線４
１は行デコーダ１４が信号Ｒ１を論理「高」にするとイ
ネーブルになる。ワード線４２は行デコーダ１４が信号
Ｒ２を論理「高」にするとイネーブルになる。ワード線
４１がイネーブルになると、トランジスタ３２゜３４、
および３６はそれらがプログラムされているしきい値電
圧にしたがって作動する。高電圧状態にプログラムされ
ている記憶セル・トランジスタが、それに接続されてい
るワード線がイネーブルであるとき、完全に非導通にな
るように、高しきい値電圧はＶＤＤより高いことが望ま
しい。低電圧状態はイネーブル状態のワード線の電圧よ
り充分低いことか望ましく、その結果低電圧状態にある
記憶セル・トランジスタは、それに接続されているワー
ド線がイネーブルでおるとき、充分に導通状態となる。

しかし、実際には、高しきい値電圧はＶＤＤを超えるこ
とができない。高電圧状態にプログラムされている記憶
セル・トランジスタはワード線がイネーブルであるとき
事実上導通することができる。したがって、高しきい鎖
状ｇおよび低しきい鎖状態は記憶レルが導通か非導通か
を単に区別するのではなく、導電率の相対的な程度に基
いて区別しな（ブればならない。ビット線４０およびこ
れに接続されている記′填セルは未プログラム・セルを
エミュレートする基準として使用される。センス増幅器
１１はその基準入力の導電率をそのデータ入力の導電率
と比較してデータ入力に結合されている選択された記憶
セルが低しきい鎖状態にあるか高しきい鎖状態にあるか
を判定する。センス増幅器１１は選択された記憶セルが
比較的高い導電状態である低しきい鎖状態にあるとき論
理「高」のセンス増幅器出力信号ＳＯを導出する。信号
ＳＯは選択された記憶セルが比較的低い導電状態である
高しきい値電圧にあるとき論理「低」が導出される。バ
ッファ１６は信号ＳＯを受信する入力およびデータ出力
信号Ｄｏを導出する出力を備える。バッファ１６はチッ
プ・イネーブル信号ＧＥ、ｆｆよびバッファ・イネーブ
ル信号ＢＥを受信する。チップ・イネーブル信号ＧＥは
外部で発生する信号＊ＣＦから得られ、＊ＣＥは論理「
低」で記憶装置１０をイネーブルとし、論理「高」で記
憶装置１０をディセーブルにする。信号＊ＣＥに応答す
る記憶装置１０のこの動作は新規なものではない。信号
ＣＥは信号＊ＣＥに対し相捕的である。増幅器１１は信
号ＧＥが論理「高」のときイネーブルとなり、信号ＣＥ
が論理「低」のときディセーブルとなる。

バッファ１６はクロック１７から受信するバラフッイネ
ーブル信号ＢＥによりクロックされる。信号ＢＥがアク
ティブであれば、バッファ１６は信号ＳＯの論理状態に
応答する信号ＤＯ＠導出する。信号ＢＥが非アクティブ
であれば、バッファ１６は非アクティブであり、信号Ｄ
ｏを高インピーダンスとして導出する。この高インピー
ダンス特性を有するバッフｊ・はトライステート・バッ
ファとして一般に知られている。クロック１７は、セン
ス増幅器１１か信号ＳＯを選択された記憶セルの有効な
プログラム状態の指示として発生するアクティブ状態で
信号ＢＥが導出されるようなタイミング機能を備える。

バッファ１６は状態を変えるときかなりの電流を引き出
せる比較的大きな駆動能力を備える。

信号ＢＥは、信号ＳＯがアクセスされた記憶セルの論理
状態を表わすまで、バッファ１６を所定の状態、すなわ
ら三状態、に保持するのに使用される。

これによって実際に検出動作を行っているいずれの部分
も、切り換え遷移または、バッファ１６の論理状態か切
替わるときにアレイ１２に入る雑音によって妨害される
ことが無くなる。

トランジスタ５１は、トランジスタ２６のドレインに接
続され、センス増幅器１１のデータ入力として働くドレ
インおよびゲート、およびｖＤＤに接続されたソースを
備える。トランジスタ５２はＶＤＤに接続されたソース
、トランジスタ５１のドレインおよびゲートに接続され
たゲート、およびセンス増幅器１１の出力としてのトレ
インを備える。トランジスタ４４はトランジスタ５２の
ドレインに接続されたドレイン、センス増幅器リセット
信号ＳＲをクロック１７から受信するゲート、およびノ
ード５６に接続されたソースを備える。センス増幅器１
１は論理「高」でアクティブになる信号ＳＲによりリセ
ットされ、これにより信号ＳＯを論理「低」にする。ノ
ード５６はセンス増幅器１１の動作中トランジスタ４７
により大地にクランプされる。トランジスタ４７はノー
ド５６に接続されるドレインおよびチップ・イネーブル
信号ＣＥを受信するゲートを備える。センス増幅器１１
はチップ・イネーブル信号ＣＥがアクティブであること
によりイネーブルとなる。

信号ＣＥがアクティブで市るとき、トランジスタ４７は
ノード５６を大地にクランプする。信号ＣＥは外部から
記憶装置１０に供給される信号である。

信号ＧＥがアクティブであるとき、これは記憶装置１０
が受取ったアドレスに応答して読取りまたは書込みを行
うべきことを表わす。したがって、動作目的に対しては
、ノード５６は大地と見ることができる。トランジスタ
４５はトランジスタ５２のトレインに接続されたドレイ
ン、ノード５６に接続されたソース、およびゲートを備
える。トランジスタ４６はノード５６に接続されたソー
ス、ドレイン、およびトランジスタ４５のゲートに接続
されたゲートを備える。トランジスタ５３はＶＤＤに接
続されたソース、トランジスタ５４のゲートおよびトレ
インに接続されたゲート、およびトランジスタ４６のゲ
ートおよびドレインに接続されたトレインを備える。

センス増幅器１１は信号ＳＲがアクティブとなると信号
ＳＯを論理「低」にリセットし、新しい検出動作のため
の初期設定がなされる。信号ＳＲは接続時間が４８〜８
５ナノ秒（ｎｓ）の論理「高」パルスとしてアクティブ
である。信号ＳＲの論理「高」の接続時間はプロセスの
変動とともに変化する。

信＠ＳＲはアドレスの遷移に応答してまたは信号ＣＥが
アクティブになることに応答してアクティブになる。ア
ドレスが変ると、新しいビット線および／または新しい
ワード線が選択される。アドレスの遷移に応答して、信
号ＢＰも約１ｏｎｓの論理「高コバルスとして作動する
。これによりビット線３８を含むビット線がトランジス
タ２６を介して信号ＶＲにより供給される約１．２ボル
トの電圧限界より下にプリチャージされる。トランジス
タ３０のゲインが高くまたトランジスタ２３が非導通で
あるため、基準ピッ１へ線４０は終始接地電位にプリチ
ャージされる。非導通のトランジスタ２３は電流がトラ
ンジスタ５４からビット線４０に流れるのを阻止する。

これによりプリチャージ期間中大地の一定基準電圧がビ
ット線４０に確実に到達する。トランジスタ３２はワー
ド線４１を選択する行デコーダ１４およびビット線３８
を選択する列デコーダ１３により選択される新しく選択
された記憶セルであると仮定する。ワード線４１がイネ
ーブルとなり、ビット線３８はデータ線３１に結合され
る。したがって、トランジスタ３２′Ｉ３よび３６はそ
れらのゲートで論理「高」の入力を受信する。またトラ
ンジスタ３２は消去状態または低しきい鎖状態にあると
仮定する。アレイ１２のすへてのトランジスタは厳密に
整合している。したがって、トランジスタ３２および３
６はほとんど同じ導電率を有する。

電流はトランジスタ５１からビット線３８に供給される
。この電流は１〜ランジスタ３２の導電率および信号Ｖ
Ｒの電圧制限効果によって決められる。トランジスタ５
４は電流をビット線４０に同様に供給する。トランジス
タ５４を介してビット線４０に供給される電流はトラン
ジスタ３６の導電率および信号ＶＲの電圧制限効果によ
って決められる。ビット線３８および４０が同電圧であ
り、トランジスタ３２および３６の導電率が同じである
とき、トランジスタ５１および５４を流れる電流は同じ
である。ｌ・ランジスタ５１および５４は、ゲート・ド
レイン接続のため、共に飽和動作領域に追い込まれる。

飽和動作領域はトランジスタを流れる電流がゲート対ソ
ース電圧により制限されトレイン対ソース電圧の大きさ
が増大すると共にごくわずか増加することが動作領域で
あると特徴付けられる。

トランジスタ５２および５３はトランジスタ５１オよび
５４と共に電流ミラーを形成している。トランジスタ５
１および５２はトランジスタ５１がマスクでありトラン
ジスタ５２がストレープである電流ミラ６１を形成して
いる。トランジスタ５３および５４はトランジスタ５４
がマスクでありトランジスタ５３がストレープである電
流ミラー６２を形成している。トランジスタ５３および
５４のゲインおよびしきい値は同じになるように整合さ
れている。トランジスタのゲインおよびしきい値の実際
の値を起り得るプロセス変動に対して一定に維持するこ
とは困難である。

しかし、同じトランジスタ形式の相対的ゲインおよびし
きい値は、トランジスタの配置に注意を払えば、プロセ
スの変動に対して極めて一定となる。

相対的ゲインおよびしきい値を維持する技術は当業者に
は既知である。したがって、トランジスタ５３および５
４のゲインおよびしきい値は同じであるとすることがで
きる。トランジスタ５４を流れる電流は１対１の比でト
ランジスタ５３に反射される。

電流ミラー構成において、マスクは飽和領域に追い込ま
れ、スレーブのゲート対ソース電圧はマスクと同じであ
るから、スレーブを流れる電流は、電流をゲイン比によ
って確定した値より低く制限するように働く何等かの他
のゲイン機構が存在しないかぎり、マスクおよびスレー
ブのゲイン比によって決まるマスクを流れる電流に比例
することになる。トランジスタ４６および４７はトラン
ジスタ５３と直列であるが、トランジスタ５３による電
流制限を生じない程充分なゲインを備えている。トラン
ジスタ５３を流れる電流はトランジスタ５４を流れる電
流に非常に近い。トランジスタ４６の電流はトランジス
タ５３の電流と同じであり、したがってトランジスタ５
４の電流と同じである。トランジスタ４５および４６は
トランジスタ４６がマスクでありトランジスタ４５がス
レーブである電流ミラーを形成している。トランジスタ
４５はトランジスタ４６と同じゲインを有するように選
定されるので、トランジスタ４５はトランジスター５４
を流れる電流より多くを流さないように制限される。

トランジスタ５２はトランジスタ５１の２倍のゲインを
備えるように選定されるので、トランジスタ５２の電流
搬送能力（ＣＬｌｒｒｅｎｔ　Ｃａｒｒｙｉｎ（］　ｃ
ａｐａｂｉｌｉｔｙ）はトランジスタ５１を通る電流の
電流搬送能力の２倍である。ゲインを２倍にする便利な
技法は同じ二つのトランジスタを並行して製作すること
である。こうすれば整合するしきい値電圧を得るにも便
利である。未プログラム記憶セルを選択する場合には、
トランジスタ５１および５２を流れる電流は実質上同じ
である。これによりトランジスタ４５の電流搬送能力の
２倍を有するトランジスタ５２が得られる。このような
場合トランジスタ４５は飽和領域にあるが、トランジス
タ５２は三極管領域（ｔｒｉ−ｏｄｅ　ｒｅｇｉｏ口）
にある。得られる信号ＳＯの電圧はｖＤＤに非常に近い
。したがって、バッファ１６は選択された記憶セルが低
しきい鎖状態にある場合に信号ＳＯを論理「高」として
容易に認識する。

選択された記憶セル、現在の例ではトランジスタ３２が
高しきい値電圧状態にある場合について、選択された記
憶セルの導電率は選択された基準セル、現在の例では基
準素子３６よりはるかに小さい。

選択された記憶セルとしてのトランジスタ３２を通る電
流はビット線３８にかかる電圧およびトランジスタ３２
の導電率によって決まる。導電率を高しきい鎖状態に対
して実質的に減らし、ビット線の電圧も同じにした状態
で、電流は低しきい値電圧状態と比較して実質的に減少
する。典型的には、トランジスタ３２の導電率は高しき
い値電圧状態の場合が低しきい値電圧状態の場合より少
くとも１０倍小さい。たとえばトランジスタ５１からト
ランジスタ３２により引出される電流がトランジスタ５
４からトランジスタ３６により引出される電流の１７４
であるように論理状態間に４対１の比を仮定する。トラ
ンジスタ４５の電流搬送能力はトランジスタ５４を流れ
る電流に等しい。この例では、トランジスタ５４を流れ
る電流はトランジスタ５１を流れる電流の４倍であるか
ら、トランジスタ４５の電流搬送能力はトランジスタ５
１を流れる電流の４倍である。それ故、トランジスタ４
５の電流搬送能力はトランジスタ５２の電流搬送能力の
２倍である。得られる信号ＳＯの電圧はＯすなわち接地
電位に非常に近い。

この電圧は選択された記憶セルが高しきい値電圧状態に
プログラムされている場合、バッファ１６により論理「
低」と容易に認識される。

トランジスタ５２の電流搬送能力がトランジスタ４５の
電流搬送能力の２倍大きいとき、センス増幅器１１は論
理「高」と容易に認識し得る電圧の信号ＳＯを導出する
。トランジスタ４５の電流搬送能力がトランジスタ５２
の電流搬送能力の２倍大きいとき、センス増幅器１１は
論理「低」と容易に認め得る電圧の信号ＳＯを発生する
。トランジスタ５４゜５３、および４６は選択された基
準記憶セルのコンダクタンス（Ｃｏｎｄｕｃｔａｎｃｅ
　）と関連してトランジスタ４５の電流搬送能力を制限
するように作用する。

トランジスタ５１は選択された記憶セルのコンダクタン
スと関連してトランジスタ５２の電流搬送能力を制限す
るように作用する。トランジスタ５４はそれを流れる基
準電流を確定し、この電流は基準セルの導電率に関連し
ている。トランジスタ４６．５３゜および５４はトラン
ジスタ４５の電流を基準電流に制限させる。基準セルの
導電率は、基準セルが記憶セルと同じように作られかつ
低電圧状態である未プログラム状態のままになっている
ので、低電圧状態にある記憶セルの導電率と実質上同じ
となるように作られる。トランジスタ５１はこれを通り
選択された記憶セルの論理状態を表わす電流を確定する
。選択された記憶セルの論理状態が基準セルの論理状態
と異なるとき、トランジスタ５１を流れる電流によりト
ランジスタ５２の電流搬送能力はトランジスタ４５の電
流搬送能力よりかなり少くなる。

したがって、センス増幅器１１は論理「低」と論理「高
」との間であって、基準ビット線４０と選択されたビッ
ト線との間の２分の１電流点に、交差点を持っている。

基準ビット線の電流が選択されたビット線の２倍である
とき、センス増幅器１１により検出される論理状態は不
確定である。選択されたビット線がそのビット線により
引出される電流の半分未満の電流しか引出さないとき、
センス増幅器１１は選択されたビット線上のイネーブル
にされた記憶セルが高しきい値電圧にプログラムされて
いることを検出する。ノード３１はセンス増幅器１１と
結合することができるビット線３８および３９のような
、多数のビット線による付加的なキャパシタンスを有す
る。ノード３１はデータ線として作用し、トランジスタ
１９および２１のようなトランジスタを接続する多数の
列デコーダが結合される。

この結果トランジスタ２６を介してセンス増幅器１１の
選択された側に結合するキャパシタンスがトランジスタ
２７を介してセンス増幅器１１の基準側に結合するもの
より多くなる。したがって、センス増幅器１１が検出を
始めると、トランジスタ２８〜３０によって行われたプ
リチャージ期間中に放電されているキャパシタンスを充
電するのに選択された側からの電流が基準側からの電流
より多く必要になる。このため選択されたビット線のイ
ネーブルにされたセルが高しきい値電圧にプログラムさ
れている場合に、米国特許第４．７１３．７９７号に）
ホベられているセンス増幅器では検出速度に関する問題
か生ずる。高しきい値電圧状態は低電流状態である。

ノード３１に関連する付加的なキャパシタンスを充電す
るのに必要な付加電流のために、交差点に到達するのに
必要な時間が長引く。トランジスタ３０にトランジスタ
２８および２９より大きいゲインを与えれば、基準ビッ
ト線が７レイ内のビット線より低い電圧にプリチャージ
される。これにより基準ビット線４０が検出の始めに流
す電流の伍が増大する。

トランジスタ２３はビット線３８〜４０がプリチャージ
される時間だけ遅れる基準列デコーダ信号ＲＣＤにより
クロックされる。これによってビット線４０の立上り電
流が選択されたビット線の立上り電流より更に確実に大
きくなる。トランジスタ２３をイネーブルする遅れはプ
ログラム状態を検知するセンス増幅器１１の入力を効果
的にプリバイアスする。未プログラム状態との交差が、
プリチャージに直ちに続くセンス増幅器の入力が未プロ
グラム状態を検出するためにプリバイアスされた従来の
センス増幅器に対し、未プログラム状態から既プログラ
ム状態へ切換ねるよりも早く且つ確実である。基準ビッ
ト線４０の電流はビット線４０のキャパシタンスを急速
に充電するので、選択されたビット線のイネーブルにさ
れた記憶セルが低しきい値電圧状態にある場合に、基準
側のセンス増幅器１１から引出される電流はセンス増幅
器１１の選択された側に引出されるものの２倍より少い
レベルにまで急速に減少する。

信号ＲＣＤは第２図に示すクロック回路７０によって信
号ＢＰ７！ｉｌ−遅延したものである。クロック回路７
０はインバータ７１．遅延回路７２．ＮＡＮＤゲート７
３．およびインバータ７４から構成される。インバータ
７１は信号ＢＰを受ける入力および出力を漏える。遅延
回路７２はインバータ７１の出力に接続された入力およ
び出力を備える。ＮＡＮＤゲート７３はインバータ７１
の出力に接続された第１の入力。

遅延回路７２の出力に接続された第２の入力、および出
力を備える。インバータ７４はＮＡＮＤゲート７３の出
力に接続された入力およびトランジスタ２３のゲートに
接続され、信号ＲＣＤを発生する出力を備える。信号Ｂ
Ｐが論理「高」に切替わってビット線３８〜４０をプリ
チャージすると、インバータ７１は論理「低」をＮＡＮ
Ｄゲート７３に出力するが、これによりＮＡＮＤゲート
７３は論理「高」を出力し、インバータ７４が論理「低
」の信号ＲＣＤを出力する。遅延回路７２はインバータ
７１の出力に応答して論理「低ＪをＮＡＮＤゲート７３
の第２入力に出力する。プリチャージ期間後、信号ＢＰ
は信号「低」に切替わりインバータ７１に論理「高」を
出力させる。したがって、ＮＡＮＤゲート７３の第１の
入力が論理「高」に切替わる。ＮＡＮＤゲート７３の第
２入力は遅延回路７２により設定された予め定める遅延
期間だけ論理「低」のままになっている。したがって、
ＮＡＮＤゲート７３は遅延期間が経過し遅延回路７２が
論理「高」を出力するまで、論理「高」の出力を導出し
続ける。遅延回路７２が論理「高」を出力すると、これ
はインバータ７１の出力の遷移に続く予め定める遅延期
間が過ぎてからであるが、ＮＡＮＤゲート７３がこれに
応答して論理「低」を出力する。インバータ７４は応答
して論理「高」の信号ＲＣＤを出力する。

このように、回路７０は論理「高」に切替える信号ＢＰ
に応答してトランジスタ２３を非導通にする。

トランジスタ２３は信号ＢＰが論理「低」に切替ってか
ら予め定める遅延時間の後再び導通する。信号ＢＰが論
理「低」に切替った直後に、選択されたビット線が充電
を始めるが、基準ビット線の充電は遅延回路７０により
遅れる。トランジスタ２３をイネーブルにする際の遅延
および基準ビット線４０を大地にプリチャージすること
によりノード３０の付加的なキャパシタンスが補償され
、したがってセンス増幅器１１が選択されたビット線の
イネーブルにされた記憶セルの論理状態を決める総時間
を減少させる。

本発明は特定の実施例について説明されたが、当業者に
は開示した発明が多くの方法で修正され、特別に提示し
上述したちの以外の多数の実施例を考えることができる
ことが明らかであろう。したがって、添付した特許請求
の範囲により本発明の真の精神および範囲の中に入る必
らゆる修正を包含する。

【図面の簡単な説明】

第１図は本発明の好適な実施例である不揮発性メモリの
ブロック図および回路図の組合せである。 第２図は第１図のメモリに使用する回路のブロック図お
よび論理図の組合せである。 １０・・・記憶装置、　　　　１１・・・センス増幅器
、１２・・・記憶アレイ、　　　１３・・・列デコーダ
、１４・・・行デコーダ、　　　１６・・・出力バッフ
ァ、１９〜２７・・・結合トランジスタ、 ２８〜３０・・・ビット線プリチャージ・トランジスタ
、３８〜４０・・・ビット線、　　４１．４２・・・ワ
ード線、６１．６２・・・電流ミラ、　　７０・・・遅
延回路。

Claims (1)

1. 【特許請求の範囲】 １、既プログラム状態または未プログラム状態にある不
   揮発性メモリ・セルのアレイを備え、既プログラム状態
   は第１導電率、未プログラム状態は第２導電率を有する
   ことを特徴とし、前記メモリ・セルがワード線とビット
   線との交点に配置される記憶装置において、 第１入力、第２入力、および出力を備えるセンス増幅器
   ； 前記ビット線の一つを前記センス増幅器の第１入力と選
   択的に結合させるデコーダ手段；ビット線と結合してお
   り、プリチャージ期間中ビット線を第１電圧までプリチ
   ャージする第１プリチャージ手段； 基準ビット線； 基準ビット線と結合しており、前記プリチャージ期間中
   基準ビット線を前記第１電圧とは異なる第２電圧にプリ
   チャージする第２プリチャージ手段；ならびに プリチャージ期間後あらかじめ定める時間、基準ビット
   線をセンス増幅器の第２入力に結合する結合手段； からなることを特徴とする記憶装置。 ２、前記結合手段は、 基準信号に応答して、基準ビット線をセンス増幅器の第
   ２入力に結合する第１トランジスタ；プリチャージ信号
   に応答して、該プリチャージ信号より遅れている基準信
   号を導出する遅延手段； からなることを特徴とする請求項１記載の記憶装置。 ３、既プログラム状態または未プログラム状態にある不
   揮発性メモリ・セルのアレイを備え、既プログラム状態
   は第１導電率、未プログラム状態は第２導電率を有する
   ことを特徴とし、前記メモリ・セルがワード線とビット
   線との交点に配置される記憶装置において、 第１入力および第２入力を備え、前記第１入力から引出
   される電流と前記第２入力から引出される電流とを比較
   して出力信号を導出するセンス増幅器手段； 前記ビット線の一つを前記センス増幅器の第１入力と選
   択的に結合するデコーダ手段； ビット線に結合され、プリチャージ信号がアクティブで
   あることに応答して、ビット線を第１電圧までプリチャ
   ージする第１プリチャージ手段； 基準ビット線；ならびに プリチャージ信号がもはやアクティブではなくなってか
   ら予め定める時間アクティブになる基準信号がアクティ
   ブになったことに応答して基準ビット線をセンス増幅器
   の第２入力に結合させる結合手段； からなることを特徴とする記憶装置。 ４、前記結合手段は、 基準信号に応答して、基準ビット線をセンス増幅器の第
   ２入力に結合する第１トランジスタ；第１のトランジス
   タに結合され、プリチャージ信号がもはやアクティブで
   はなくなってから予め定める時間だけ基準信号を非アク
   ティブにする遅延手段； からなることを特徴とする請求項３記載の記憶装置。